JP2008140431A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置において、動作電圧、動作温度、プロセスパラメータのばらつき等の動作環境の変化が生じても、充電、放電のタイミングを最適に自動調整して、高速読み出しを可能にする。
【解決手段】ビット線ＢＬに対応して、２倍の配線負荷を持つ第１及び第２のダミービット線ＤＢＬ１，ＤＢＬ２を設ける。そして、第１のダミービット線ＤＢＬ１の電圧を検知する第１の検知回路１７を設け、第１の検知信号ＭＯＮＩ（１）に基づいて充電時間を制御する。また、第２のダミービット線ＤＢＬ２の電圧を検知する第２の検知回路１９設け、第２の検知信号ＭＯＮＩ（２）に基づいて放電時間を制御する。そして、第２の検知信号ＭＯＮＩ（２）に応じて、ビット線ＢＬの電圧をセンスするセンスアンプ１２を活性化させる。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、メモリセルトランジスタが接続されたビット線を充電し、その後、メモリセルトランジスタに記憶されたデータに応じてビット線を放電することにより、メモリセルトランジスタに記憶されたデータの読み出しを行う半導体記憶装置に関する。

近年、不揮発性メモリは、携帯電話機やデジタルカメラ等の民生品にとどまらず、高いデータ保持の信頼性が求められる車載、航空、医療機器、ＩＤカードなどにも採用されている。

一般的な不揮発性メモリとしてＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）が知られている。これは、フローティングゲート（浮遊ゲート）に所定の電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、その電荷量に応じたチャネルの導通の変化を検知することで、デジタルデータを読み出すことができるものである。また、このＥＥＰＲＯＭは、半導体基板上にフローティングゲートと制御ゲートとが順次積層された構造を持つスタックゲート型（Stacked-Gate Type）と、フローティングゲートと制御ゲートとが共に半導体基板のチャネルと対向する構造を持つスプリットゲート型(Split-Gate Type)とに分類される。

図３は、スプリットゲート型ＥＥＰＲＯＭの１つのメモリセルトランジスタＭＴの構造を示す断面図である。Ｐ型半導体基板１０１の表面に所定間隔を隔ててｎ＋型のドレイン１０２及びｎ＋型のソース１０３が形成され、それらの間にチャネル１０４が形成されている。このチャネル１０４の一部上及びソース１０３の一部上には、ゲート絶縁膜１０５を介してフローティングゲート１０６が形成されている。フローティングゲート１０６上には、ゲート絶縁膜１０５に比して厚い絶縁膜１０７が形成されている。

また、フローティングゲート１０６の側面及び厚い絶縁膜１０７の上面の一部を被覆するようにトンネル絶縁膜１０８が形成されている。トンネル絶縁膜１０８上及びチャネル１０４の一部上には制御ゲート１０９が形成されている。

上述した構成のメモリセルトランジスタＭＴの動作を説明すると以下の通りである。まず、データ「０」の書き込み時には、制御ゲート１０９とソース１０３に所定の電圧（例えば、Ｐ型半導体基板１０１に０Ｖ、制御ゲート１０９に２Ｖ）、ソース１０３に高電圧（例えば、１０Ｖ）を印加し、チャネル１０４に電流を流すことにより、ゲート絶縁膜１０５を通してフローティングゲート１０６にチャネルホットエレクトロン（Channel Hot Electron）を注入する。フローティングゲート１０６に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート１０６内に保持される。

一方、前記メモリセルトランジスタＭＴに記憶されたデータ「０」を消去する時には、ドレイン１０２及びソース１０３を接地し、制御ゲート１０９に所定の高電圧（例えば、１３Ｖ）を印加することにより、トンネル絶縁膜１０８にファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）を流し、フローティングゲート１０６に蓄積された電子を制御ゲート１０９へ引き抜く。この消去により、メモリセルトランジスタＭＴに記憶されたデータは「１」になる。

また、前記メモリセルトランジスタＭＴに記憶されたデータを読み出す時は、制御ゲート１０９及びドレイン１０２に所定の電圧（例えば、制御ゲート１０９に３Ｖ、ドレイン１０２に１Ｖ）を印加する。すると、フローティングゲート１０６に蓄積された電子の電荷量に応じて、ソース・ドレイン間にセル電流Icが流れる。データ「０」が書き込まれている場合にはメモリセルトランジスタＭＴのしきい値は高くなるので、セル電流Icは通常０μＡ程度に小さくなり、データ「１」が書き込まれている場合にはメモリセルトランジスタＭＴのしきい値は低くなるので、セル電流Icは通常４０μＡ程度になる。上述した技術は例えば、特許文献１に記載されている。

データの読み出し方式として、セル電流Icを基準電流Irefと比較することによって、メモリセルトランジスタに記憶されたデータが「０」か、「１」かを判定する電流センス方式と、セル電流Icを電圧に変換し、その電圧と基準電圧Vrefと比較することによって、メモリセルトランジスタに記憶されたデータが「０」か、「１」かを判定する電圧センス方式がある。

以下、電圧センス方式の読み出し回路の構成について図４を参照して説明する。図３に示したメモリセルトランジスタが複数個マトリクス状に配置され、メモリアレイ１を形成している。図４においては、１つのメモリセルトランジスタＭＴだけを示している。メモリセルトランジスタＭＴはＹ方向に延びるビット線ＢＬと、Ｘ方向に延びるワード線ＷＬの交差点に対応して設けられ、メモリセルトランジスタＭＴのソース１０３はＸ方向に延びるソース線ＳＬに接続され、ドレイン１０２はビット線ＢＬに接続され、制御ゲート１０９はワード線ＷＬに接続されている。

２はビット線ＢＬの電圧と基準電圧Ｖref（０＜Ｖref＜Ｖcc）とを比較するセンスアンプであり、読み出し制御回路３からセンスイネーブル信号ＳＡＥＮＢによって活性化される。４はビット線をＨレベル（電源電圧Ｖcc）にプリチャージする、プリチャージトランジスタである。プリチャージトランジスタ４はＰチャネル型ＭＯＳトランジスタで形成され、そのゲートに読み出し制御回路３からのプリチャージイネーブル信号ＰＣがインバータ５を介して入力される。

読み出し制御回路３は、図５に示す回路で構成され、リードイネーブル信号ＲＤＥを遅延する第１の遅延回路３１、この第１の遅延回路３１の出力を遅延する第２の遅延回路３２、リードイネーブル信号ＲＤＥと第１の遅延回路３１の出力の反転信号の論理積をとるＡＮＤ回路３３を備える。第１及び第２の遅延回路３１、３２は抵抗と容量で構成されている。そして、ＡＮＤ回路３３の出力からプリチャージイネーブル信号ＰＣが得られ、第２の遅延回路３２の出力からセンスイネーブル信号ＳＡＥＮＢが得られる。

この読み出し回路の動作について図６を参照して説明する。ワード線ＷＬがＨレベルに立ち上がると、メモリセルトランジスタＭＴが選択状態になる。そして、リードイネーブル信号ＲＤＥがＨレベルに立ち上がると、プリチャージイネーブル信号ＰＣが期間ｔ１の間、Ｈレベルに立ち上がる。プリチャージイネーブル信号ＰＣがＨレベルに立ち上がると、プリチャージトランジスタ４がオンし、ビット線ＢＬがＨレベルに充電される。

その後、期間ｔ２が経過すると、センスイネーブル信号ＳＡＥＮＢがＨレベルに立ち上がり、センスアンプ２が活性化される。この期間ｔ２中に、メモリセルトランジスタＭＴに記憶されたデータの読み出しが行われる。つまり、メモリセルトランジスタＭＴに記憶されたデータが「１」である場合は、セル電流Icが流れ、ビット線ＢＬはＬレベル（接地電圧Ｖss）に放電される。この場合、センスアンプ２の出力は、Ｌレベルになる。一方、メモリセルトランジスタＭＴに記憶されたデータが「０」である場合は、セル電流Icはほとんど流れないので、ビット線ＢＬの電圧はＨレベルを維持する。この場合、センスアンプ２の出力は、Ｈレベルとなる。

期間ｔ１は第１の遅延回路３１の遅延時間によって決定され、期間ｔ２は第２の遅延回路３２の遅延時間によって決定される。
特開２０００−１７３２７８号公報

上述のように、読み出し動作において、ビット線ＢＬを充電し、その後、放電する動作が行われるが、充電及び放電に要する期間ｔ１、ｔ２（＝読み出し時間）はそれぞれ第１の遅延回路３１、第２の遅延回路３２によって設定される。そのため、この読み出し回路においては、動作電圧、動作温度、プロセスパラメータのばらつき等の動作環境を考慮して、それらのワーストケースにおいて、読み出し動作が可能となるように期間ｔ１、ｔ２を設定することになる。すると、ワーストケースでない条件下では、読み出し時間に不要なマージンが発生してしまい、高速読み出し動作ができないという問題があった。

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体記憶装置は、メモリセルトランジスタと、前記メモリセルトランジスタが接続されたビット線と、センスイネーブル信号によって活性化され、前記ビット線の電圧をセンスするセンスアンプと、第１のダミーメモリセルトランジスタと、前記第１のダミーメモリセルトランジスタが接続され、前記ビット線より大きな配線負荷を有する第１のダミービット線と、前記第１のダミービット線の電圧を検知する第１の検知回路と、前記ビット線及び第１のダミービット線を充電するプリチャージ回路と、第２のダミーメモリセルトランジスタと、前記第２のダミーメモリセルトランジスタが接続され、前記ビット線より大きな配線負荷を有する第２のダミービット線と、前記第ビット及び前記第２のダミービット線を放電する放電回路と、前記第２のダミービット線の電圧を検知する第２の検知回路と、リードイネーブル信号に応じて前記プリチャージ回路の充電動作を開始させ、前記第１の検知回路の第１の検知信号に応じて、前記プリチャージ回路の充電動作を終了させると共に前記放電回路の放電動作を開始させ、前記第２の検知回路の第２の検知信号に応じて、前記センスイネーブル信号を出力する読み出し制御回路を備えることを特徴とする。

本発明の半導体記憶装置によれば、動作電圧、動作温度、プロセスパラメータのばらつき等の動作環境の変化が生じても、充電、放電のタイミングを最適に自動調整することができる。これにより、不要な動作マージンを無くして、高速読み出しが可能になる。

次に、本発明の実施形態による半導体記憶装置について、図面を参照しながら説明する。図１は、本発明の半導体記憶装置の回路図である。図３に示したメモリセルトランジスタが複数個マトリクス状に配置され、メモリアレイ１１を形成している。図１においては、１つのメモリセルトランジスタＭＴ、これに対応する４つのダミーメモリセルトランジスタＤＭＴだけを示している。メモリセルトランジスタＭＴはＹ方向に延びるビット線ＢＬと、Ｘ方向に延びるワード線ＷＬの交差点に対応して設けられ、メモリセルトランジスタＭＴのソース１０３はＸ方向に延びるソース線ＳＬに接続され、ドレイン１０２はビット線ＢＬに接続され、制御ゲート１０９はワード線ＷＬに接続されている。

１２はビット線ＢＬの電圧と基準電圧Ｖref（０＜Ｖref＜Ｖcc）とを比較するセンスアンプであり、読み出し制御回路１３からのＨレベルのセンスイネーブル信号ＳＡＥＮＢによって活性化される。１４はビット線ＢＬをＨレベル（電源電圧Ｖcc）に充電する、プリチャージトランジスタである。プリチャージトランジスタ１４はＰチャネル型ＭＯＳトランジスタで形成され、そのゲートに読み出し制御回路１３からのプリチャージイネーブル信号ＰＣがインバータ１５を介して入力される。

また、Ｙ方向に延びる第１のダミービット線ＤＢＬ１が設けられている。この第１のダミービット線ＤＢＬ１はビット線ＢＬの充電を検知するために設けられ、２本のビット線ＢＬを配線ＭＬ１で直列に接続したものである。ワード線ＷＬと第２のダミービット線ＤＢＬ２の交差点に対応して、メモリセルトランジスタＭＴと同じ構造を有する２つのダミーメモリセルトランジスタＤＭＴが設けられている。ダミーメモリセルトランジスタＤＭＴのソース１０３は、メモリセルトランジスタＭＴと同様に、ソース線ＳＬに接続され、ドレイン１０２はビット線ＢＬに接続され、制御ゲート１０９はワード線ＷＬに接続されている。

第１のダミービット線ＤＢＬ１にはビット線ＢＬと同様に、プリチャージトランジスタ１６が接続されている。また、第１のダミービット線ＤＢＬ１の電圧を検知する第１の検知回路１７が設けられている。第１の検知回路１７は２段のＣＭＯＳインバータで形成されている。

第１の検知回路１７から第１の検知信号ＭＯＮＩ（１）が得られる。第１の検知信号ＭＯＮＩ（１）はビット線ＢＬがＨレベル（電源電圧Ｖcc）に充電されたことを検知する信号である。すなわち、ビット線ＢＬと第１のダミービット線ＤＢＬ１とは同時に充電される。第１のダミービット線ＤＢＬ１はビット線ＢＬの２倍の配線負荷を持っているので、第１のダミービット線ＤＢＬ１の電圧が１／２Ｖccに上昇した時点で、ビット線ＢＬはＶccに充電されていることになる。そこで、第１の検知回路１７の初段のＣＭＯＳインバータのしきい値を１／２Ｖccに設定しておけば、ビット線ＢＬはＶccに充電されたことを検知できる。ビット線ＢＬがＶccに到達したことを直接検知するには、検知回路を抵抗分割回路と作動アンプ等で構成しなければならず、複雑かつ検知速度が遅いが、本発明によれば、１／２Ｖccを検知すればよいので、単純なＣＭＯＳインバータで検知回路を構成でき、高速かつ超小型である。

また、Ｙ方向に延びる第２のダミービット線ＤＢＬ２が設けられている。この第２のダミービット線ＤＢＬ２はビット線ＢＬの放電を検知するために設けられ、２本のビット線ＢＬを配線ＭＬ２で直列に接続したものである。ワード線ＷＬと第１のダミービット線ＤＢＬ１の交差点に対応して、メモリセルトランジスタＭＴと同じ構造を有する２つのダミーメモリセルトランジスタＤＭＴが設けられている。ダミーメモリセルトランジスタＤＭＴのソース１０３は、メモリセルトランジスタＭＴと同様に、ソース線ＳＬに接続され、ドレイン１０２はビット線ＢＬに接続され、制御ゲート１０９はワード線ＷＬに接続されている。

第２のダミービット線ＤＢＬ２には、プリチャージトランジスタ１８が接続されている。プリチャージトランジスタ１８は、第１のダミービット線ＢＬ２よりも前に第２のダミービット線ＢＬ２のＶccへの充電を完了させる。そして、プリチャージトランジスタ１８は、ビット線ＢＬの充電を検知する第１の検知信号ＭＯＮＩ（１）に応じて、オフする。２つのダミーメモリセルトランジスタＤＭＴには予め、データ「１」を記憶しておく。これにより、第２のダミービット線ＤＢＬ２の放電が開始される。ビット線ＢＬに接続されたメモリセルトランジスタＭＴにデータ「１」が記憶されていれば、ビット線ＢＬと第２のダミービット線ＤＢＬ２の放電は同時に開始する。

また、第２のダミービット線ＤＢＬ２の電圧を検知する第２の検知回路１９が設けられている。第２の検知回路１９も、第１の検知回路１７と同様に、２段のＣＭＯＳインバータで形成されている。第２の検知回路１９の初段のＣＭＯＳインバータのしきい値は１／２Ｖccに設定されている。第２のダミービット線ＤＢＬ２はビット線ＢＬの２倍の配線負荷を持っているので、第２のダミービット線ＤＢＬ２の電圧が１／２Ｖccに低下した時点で、ビット線ＢＬはＬレベル（接地電圧Ｖss）に到達し、放電が完了していることになる。従って、第２の検知回路１９により、ビット線ＢＬの放電完了（ビット線ＢＬへのデータ「１」の読み出しの完了）を検知することができる。

上述の読み出し回路の動作について図２を参照して説明する。ワード線ＷＬがＨレベルに立ち上がると、メモリセルトランジスタＭＴが選択状態になる。初期状態で、ビット線ＢＬ及び第１のダミービット線ＤＢＬ１はＬレベル（接地電圧Ｖss）に設定され、第２のダミービット線ＤＢＬ２はＨレベル（電源電圧Ｖcc）に設定されているとする。
そして、リードイネーブル信号ＲＤＥがＨレベルに立ち上がると、プリチャージイネーブル信号ＰＣがＨレベルに立ち上がる。プリチャージイネーブル信号ＰＣがＨレベルに立ち上がると、プリチャージトランジスタ１４、１６がオンし、ビット線ＢＬ、第１のダミービット線ＤＢＬ１の充電が開始する。そして、第１のダミービット線ＤＢＬ１が１／２Ｖccに到達すると、第１の検知信号ＭＯＮＩ（１）がＨレベルに立ち上がり、これに基づいて、読み出し制御回路１３によりプリチャージイネーブル信号ＰＣはＬレベルに立ち下がる。これにより、プリチャージトランジスタ１４、１６はオフし、ビット線ＢＬのプリチャージが完了する。

すると、メモリセルトランジスタＭＴにデータ「１」が記憶されていれば、メモリセルトランジスタＭＴに流れるセル電流Icにより、ビット線ＢＬの放電が開始する。また、読み出し制御回路１３は第１の検知信号ＭＯＮＩ（１）の立ち上がりに基づいて、プリチャージトランジスタ１８をオフにするので、ダミーメモリセルトランジスタＤＭＴに流れるセル電流Icにより、第２のダミービット線ＢＬ２の放電も同時に開始する。

そして、第２のダミービット線ＤＢＬ２が１／２Ｖccまで低下すると、第２の検知信号ＭＯＮＩ（２）がＨレベルに立ち上がる。読み出し制御回路１３はこれに基づいて、Ｈレベルのセンスイネーブル信号ＳＡＥＮＢをセンスアンプ１２に出力する。これにより、センスアンプ１２が活性化され、ビット線ＢＬの電位と基準電圧Ｖrefを比較することで読み出しを行うことができる。なお、メモリセルトランジスタＭＴにデータ「０」が記憶されていれば、メモリセルトランジスタＭＴにはほとんど電流が流れないので、ビット線ＢＬの電圧はＶccを維持する。

以上のように、上述した回路によれば、動作電圧（Ｖcc）、動作温度、プロセスパラメータのばらつき等の動作環境の変化が生じてもビット線ＢＬの充電及び放電のタイミングを第１及び第２のダミービット線ＤＢＬ１，ＤＢＬ２の電圧を検知することにより、自動調整できる。これにより、不要な動作マージンを無くして、高速読み出しが可能になる。

なお、上述の回路においては、第１及び第２のダミービット線ＤＢＬ１，ＤＢＬ２は
通常の２本のビット線ＢＬを直列に接続して形成しているが、３本以上のビット線ＢＬを直列接続して形成してもよい。その場合には、第１及び第２の検知回路１７、１９のＣＭＯＳインバータのしきい値を調整する必要がある。

また、上述の回路において、第２の検知回路１９の第２の検知信号ＭＯＮＩ（２）により、第２のダミービット線ＤＢＬ２の放電時間を知ることができるが、この第２の検知信号ＭＯＮＩ（２）を用いて、ワード線ＷＬの読み出し時の電圧を調整することも可能である。すなわち、メモリセルトランジスタＭＴはデータの書き込み、消去を何回も繰り返すと劣化し、消去時（データ「１」）時）のセル電流Ｉcが減少し、ビット線ＢＬの放電が不十分になるという問題がある。そこで、読み出し制御回路１３は、第２の検知信号ＭＯＮＩ（２）に基づいて、放電時間がある時間より長くなったときに、ワード線ＷＬの読み出し時の電圧を高い値に変更し、セル電流Ｉcを増加させる。これにより、放電時間（読み出し時間）を短縮することができる。

本発明の実施形態による半導体記憶装置の回路図である。 本発明の実施形態による半導体記憶装置の動作タイミング図である。 従来の半導体記憶装置の回路図である。 図１の読み出し制御回路の回路図である。 従来の半導体記憶装置の動作タイミング図である。 スプリットゲート型ＥＥＰＲＯＭのメモリセルを説明する断面図である。

符号の説明

１，１１ メモリアレイ ２，１２ センスアンプ
３，１３ 読み出し制御回路 ４，１４，１６，１８ プリチャージトランジスタ
５，１５ インバータ １７ 第１の検知回路
１９ 第２の検知回路 ３１ 第１の遅延回路
３２ 第２の遅延回路 ３３ ＡＮＤ回路
１０１ Ｐ型半導体基板 １０２ ドレイン
１０３ ソース １０４ チャネル
１０５ ゲート絶縁膜 １０６ フローティングゲート
１０７ 厚い絶縁膜 １０８ トンネル絶縁膜
１０９ 制御ゲート ＢＬ ビット線
ＤＢＬ１ 第１のダミービット線
ＤＢＬ２ 第２のダミービット線
ＤＭＴ ダミーメモリセルトランジスタ
ＭＬ１，ＭＬ２ 配線 ＭＴ メモリセルトランジスタ
ＳＬ ソース線 ＷＬ ワード線

Claims (4)

1. メモリセルトランジスタと、
   前記メモリセルトランジスタが接続されたビット線と、
   センスイネーブル信号によって活性化され、前記ビット線の電圧をセンスするセンスアンプと、
   第１のダミーメモリセルトランジスタと、
   前記第１のダミーメモリセルトランジスタが接続され、前記ビット線より大きな配線負荷を有する第１のダミービット線と、
   前記第１のダミービット線の電圧を検知する第１の検知回路と、
   前記ビット線及び第１のダミービット線を充電するプリチャージ回路と、
   第２のダミーメモリセルトランジスタと、
   前記第２のダミーメモリセルトランジスタが接続され、前記ビット線より大きな配線負荷を有する第２のダミービット線と、
   前記第ビット線及び前記第２のダミービット線を放電する放電回路と、
   前記第２のダミービット線の電圧を検知する第２の検知回路と、
   リードイネーブル信号に応じて前記プリチャージ回路の充電動作を開始させ、
   前記第１の検知回路の第１の検知信号に応じて、前記プリチャージ回路の充電動作を終了させると共に前記放電回路の放電動作を開始させ、前記第２の検知回路の第２の検知信号に応じて、前記センスイネーブル信号を出力する読み出し制御回路を備えることを特徴とする半導体記憶装置。
2. 前記第１及び第２のダミービット線は、前記ビット線を複数本、直列に接続してなることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１及び第２の検知回路は、インバータから成ることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記読み出し制御回路は、前記第２の検知信号に基づいて、前記メモリセルトランジスタに接続されたワード線の読み出し時の電圧を調整することを特徴とする請求項１に記載の半導体記憶装置。

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