JPH05198175A - セルフタイム化ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】 【目的】 プリチャージフェーズ及び放電フェーズを有
し、かつクロック信号により刻時される２相読出し及び
書込み動作サイクルを有するセルフタイム化ＲＡＭ
（２）を実現する。 【構成】 セルフタイム化ＲＡＭはクロック信号の第１
の遷移に応じてプリチャージフェーズとそれに続く放電
フェーズを開始しかつ制御するための制御手段（１８，
２０，２４，２２，２６，２８，３０）を有する。該セ
ルフタイム化ＲＡＭはさらに前記２相動作サイクルのい
ずれかの相がクロック信号の次の遷移の間に完了してい
ない場合を決定しかつそれに応じてエラー表示手段（Ｅ
ＲＲＦＬＧ）をアクティベイトしてエラーがＲＡＭの動
作サイクル中に発生したことを表示する論理手段（３
０，ＲＲＦＬＧ）を有する。該ＲＡＭの制御システムは
次に前記エラー表示手段（ＥＲＲＦＬＧ）をチェックす
ることによりＲＡＭ動作サイクルの間にエラーが発生し
た可能性があることを判定できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はランダムアクセスメモ
リ（ＲＡＭ）かつより特定的にはセルフタイム化した
（ｓｅｌｆ−ｔｉｍｅｄ）ＲＡＭに関する。

【０００２】

【従来の技術】ＲＡＭが正しく機能するためには、２つ
の主な要求が満たされなければならない。すなわち、読
出し動作の間に記憶されたデータがＲＡＭ制御システム
におけるあるいはＲＡＭそれ自体における障害のため不
用意にも変更されてはならないこと、および書込み動作
の後に、ＲＡＭは制御システムに対し動作が首尾よく行
われたか否かを表示しなければならないことである。多
くの用途においては、与えられたメモリ位置における与
えられたデータワードの各々の個々の書込み動作を、同
じメモリ位置におけるそのデータの引続く読出しによっ
て、確認するために十分な時間を得ることはできない。

【０００３】ＲＡＭの正しい機能は電気的ノイズによっ
て乱されることがあり、かつこれは特に、テレビジョン
セットの内部あるいはエンジンのそばのような、ノイズ
の多い環境で動作しているＲＡＭにとっては正しい。

【０００４】電気的ノイズは幾つかの異なる発生源によ
って生成され、例えば、クロックのデューティサイクル
が５０％の理想的な場合からかなり変化し、クロックの
周波数が変化し、クロック信号に寄生スパイクが現れ、
かつ電源電圧が一時的に低下したりする。例えば、テレ
ビションセットにおいては、そのような影響は「フラッ
シュオーバ（ｆｌａｓｈｏｖｅｒ）」として知られる電
気的放電現象から生じ、かつまたＲＡＭを含む集積回路
（ＩＣ）パッケージングにおける寄生結合からあるいは
同じＩＣの他の部分から生じ得る。電気的ノイズはＲＡ
Ｍの動作を書込みおよび読出し動作が完全でなくなるほ
どまで妨害することがある。

【０００５】伝統的なＲＡＭにおいては、正しい動作は
通常入力クロック信号の品質に依存する。特に、クロッ
クのハイ（ＨＩＧＨ）およびロー（ＬＯＷ）の持続期間
は問題のない動作を保証するために十分長くなければな
らない。例えば電源電圧の低下、または寄生結合または
誘導結合から生ずるグランドの変動（ｂｏｕｎｃｅ）に
よる電気的ノイズの発生はクロック信号に影響を与え、
これはＲＡＭサイクル期間を、読出しおよび書込み動作
が完了しなくなるほど情報が十分に早く読出しまたは書
込みできない程度まで低下させる。

【０００６】これらの問題を克服するよう試みた知られ
た解決方法はＲＡＭにおいてセルフタイミング機能を使
用することである。セルフタイム化されたＲＡＭは技術
上よく知られておりかつ特に全体のシステムサイクルタ
イムを最小にすることを目標とする高速コンピュータ
（キャッシュメモリを備えたコンピュータ）において有
用である．

【０００７】セルフタイム化されたＲＡＭにおける読出
しおよび書込みサイクルは共にクロックエッジの立上り
または立下りのいずれかによってトリガされる。従っ
て、クロック周波数が指定された限界内にある限り、ク
ロックのデューティサイクルの５０％からの外れはＲＡ
Ｍの機能を妨害しない。これは一旦ＲＡＭサイクルが立
上りまたは立下りクロックエッジによって開始される
と、それはそれぞれ立下りまたは立上りクロックエッジ
とは独立に完了まで継続するからである。

【０００８】従ってクロックのデューティサイクルの変
化による電気的ノイズはセルフタイム化されたＲＡＭの
機能を妨害しない。

【０００９】

【発明が解決しようとする課題】しかしながら、セルフ
タイム化されたＲＡＭの機能は依然として電源電圧の低
下および／またはクロック周波数の変化によって生ずる
電気的ノイズによって影響を受けることがあり、かつ上
に述べたようにそのようなノイズは読出しおよび書込み
サイクルを不完全にすることがある。

【００１０】読出しまたは書込みサイクルが完了してい
るか否かをチェックする１つの方法はすべてのメモリ位
置（ｌｏｃａｔｉｏｎｓ）のすべてをチェックしてそれ
らが正しいデータを含むか否かを確認することである。
しかしながら、ＲＡＭの完全なチェックは相当な時間を
必要とし、これは、高速コンピュータのようなおよびテ
レビジョンセット等の実時間で機能するシステムのよう
な幾つかの用途においては受入れ難いものである。

【００１１】従って、本発明は従来技術の上述の問題が
軽減された改良型セルフタイム化ＲＡＭを提供すること
を目的とする。

【００１２】

【課題を解決するための手段および作用】本発明によれ
ば、あるクロック信号によってクロッキングされる２相
動作サイクルを有するセルフタイム化（ｓｅｌｆ−ｔｉ
ｍｅｄ）ＲＡＭが提供され、該２相動作サイクルはプリ
チャージフェーズおよび放電（ｄｉｓｃｈａｒｇｅ）フ
ェーズを有する。このようなセルフタイム化ＲＡＭは、
プリチャージフェーズとそれに続く放電フェーズをクロ
ック信号の第１の遷移に応じて開始しかつ制御するため
の制御手段、そして前記２相動作サイクルのいずれの相
がクロック信号の次の第１の遷移の前に完了していない
場合を判定しかつそれに応じてＲＡＭの動作サイクル中
にエラーが発生しているかも知れないことを示すために
エラー表示手段をアクティベイトするための論理手段、
を具備する。

【００１３】前記動作サイクルは読出しまたは書込みサ
イクルでよい。

【００１４】本発明の利点は各々のＲＡＭ動作サイクル
のプリチャージフェーズおよび放電フェーズのタイミン
グが監視でき、それによりいずれか１つのサイクルにお
ける何らかの障害が検出できかつＲＡＭ制御システムに
通知できることであることが理解される。

【００１５】好ましくは、前記制御手段はクロック信号
の第１の遷移に応答してプリチャージフェーズを開始
し、かつ該プリチャージフェーズが放電フェーズを開始
するために完了した時に放電開始信号をかつ放電フェー
ズが完了した時に放電完了信号を前記論理手段に提供す
るよう構成される。前記論理手段はエラー表示手段に対
し前記放電完了信号がクロック信号の次の最初の遷移の
前に発生した場合には非アクティベイト信号（ｎｏｎ−
ａｃｔｉｖａｔｉｎｇ ｓｉｇｎａｌ）を提供するよう
構成され、それにより前記エラー表示手段がＲＡＭの動
作サイクルの間に何らのエラーも生じなかったことを表
示し、かつクロック信号の次の最初の遷移が前記放電開
始信号または放電完了信号が発生する前に発生した場合
にはアクティベイト信号を提供し、それにより前記エラ
ー表示手段がＲＡＭの動作サイクルの間にエラーが発生
した可能性があることを表示するよう構成される。

【００１６】前記論理手段は前記クロックの第１の遷移
に応答してクロッキングされかつ放電完了信号の受信に
応じてリセットされるＤ型フリップフロップのような第
１のフリップフロップを備えることができる。該第１の
フリップフロップは放電完了信号の受信によって最初に
リセットされた後にクロック信号の次の最初の遷移に応
答して非アクティベイト信号を提供しかつ前記第１のフ
リップフロップが最初にリセットされていない場合にク
ロック信号の次の最初の遷移に応答してアクティベイト
信号を提供する。

【００１７】前記エラー表示手段は前記第１のフリップ
フロップからアクティベイトおよび非アクティベイト信
号を受信するよう結合された入力、リセット入力、およ
びエラーフラグ出力を有する第２のフリップフロップを
備えることができ、該エラーフラグ出力はアクティベイ
ト信号に応じてセットされかつ各動作サイクルの始めに
おいてリセット入力によって与えられる信号に応じてリ
セットされる。

【００１８】好ましくは、前記第２のフリップフロップ
は該第２のフリップフロップの入力に結合された第１の
入力、第２の入力、およびエラーフラグ出力に結合され
た出力を有する第１のＮＯＲゲート、および前記第２の
フリップフロップのリセット入力に結合された第１の入
力、前記第１のＮＯＲゲートの出力に結合された第２の
入力および前記エラーフラグ出力および前記第１のＮＯ
Ｒゲートの第２の入力に結合された出力を有する第２の
ＮＯＲゲートを具備する。

【００１９】本発明の利点はもしエラーが一連の書込み
動作の間に発生すれば、書込み動作の完了に応じてエラ
ーフラグをチェックすることにより、ＲＡＭ制御システ
ムが該エラーフラグがセットされていることを検出し、
それにより該エラーフラグがリセットされかつ同じ書込
みシーケンスが書込み動作の成功がセットされていない
エラーフラグによって通知されるまで反復されることで
あることが理解できる。もしエラーが一連の読出し動作
の間に発生すれば、ＲＡＭに格納されたデータは読出し
動作の間に汚染されることはなく、かつ、従って、動作
の完了時にＲＡＭ制御システムは該エラーフラグをリセ
ットしかつその動作が首尾よく完了しかつセットされて
いないエラーフラグによって表示されるまでその動作を
反復する。従って、ＲＡＭ制御システムは単にエラーフ
ラグの状態をチェックしかつすべてのメモリ位置を確認
する必要なしにセルフタイム化されたＲＡＭの正しい機
能をチェックすることができる。そのような技術はリア
ルタイムで機能するシステムにとって重要な利点を提供
する。

【００２０】

【実施例】本発明の好ましい実施例につき添付の図面を
参照して説明する。まず図１を参照すると、セルフタイ
ム化ＲＡＭ ２はｍ列（ｃｏｌｕｍｎｓ）およびｙ行
（ｒｏｗｓ）に配列されたセルのアレイを具備する。セ
ルの各行はそれぞれの行選択ラインＷＬ０−ＷＬｙを介
してローデコーダ４に接続され、かつセルの各列はそれ
ぞれのビットラインＢＬ０，ＢＬ０Ｎ−ＢＬｍ，ＢＬｍ
Ｎを介してコラムデコーダ６に接続されている。アドレ
スバスＡＤＤＲがアドレスラッチ８を介してローデコー
ダ４およびコラムデコーダ６に接続されかつアドレス信
号を前記アレイにおける所定のセルを選択するためにデ
コーダ４および６に提供する。データバスＤＩはデータ
をデータラッチ１０に提供し、該データラッチ１０はセ
ンスアンプおよび書込み回路１２に接続されている。セ
ンスアンプおよび書込み回路１２はデータラインＤＬ
１，ＤＬ１Ｂ−ＤＬＮ，ＤＬＮＢを介してコラムデコー
ダに接続されかつデータバスＤＯに接続された出力を有
する。センスアンプおよび書込み回路１２に接続され
た、書込み／読出しラッチ１４は書込み／読出しイネー
ブル信号ＲＷＢを受信する。セルフタイム化ＲＡＭ ２
は読出しサイクルに対しＲＷＢがハイでありかつ書込み
サイクルに対しＲＷＢがローであるよう構成されてい
る。

【００２１】典型的には、各ＲＡＭサイクルはそれが読
出し動作であるかあるいは書込み動作であるかにかかわ
らず２つのフェーズ、すなわちプリチャージフェーズお
よび放電フェーズを具備する。これら２つのフェーズは
内部ＲＡＭクロック信号ＩＣＬＫによって規定される。
ビット線プリチャージ回路１６がビット線ＢＬ０，ＢＬ
０Ｎ−ＢＬｍ，ＢＬｍＮに接続されている。プリチャー
ジ回路１６は内部クロック信号ＩＣＬＫに応答してＲＡ
Ｍサイクルのプリチャージフェーズの間にすべてのビッ
ト線を所定の電圧にプリチャージする。セルの前記アレ
イにおける選択されたノードのみが放電フェーズの間に
放電される。

【００２２】上に述べた基本的なＲＡＭにセルフタイミ
ング機能を付加するためには、各々ｙのコアセル１８お
よび２０を有する第１および第２のダミーコラムまたは
ダミー列が図１に示されるように加えられる。第１のダ
ミー列１８はビット線のプリチャージ動作を計時するた
めに使用されかつ第２のダミー列２０はビット線の放電
動作を計時するために使用される。ダミー列のプリチャ
ージおよび放電（ディスチャージ）は信頼性ある動作の
ための設計マージンを可能にするためｍ＋１の他の列に
比較して意図的に低速になっている。

【００２３】第１および第２のダミー列１８および２０
のセルはロー選択ラインＷＬ０−ＷＬｙを介してローデ
コーダ４に接続されかつビット線ＢＬＸ１，ＢＬＸ１Ｎ
およびＢＬＸ２，ＢＬＸ２Ｎをそれぞれ介してダミーコ
ラムデコーダ２２に接続されている。ダミービット線プ
リチャージ回路２４もまたそれぞれ第１の１８および第
２の２０のダミー列のビット線ＢＬＸ１，ＢＬＸ１Ｎお
よびＢＬＸ２，ＢＬＸ２Ｎに接続されている。内部クロ
ック信号ＩＣＬＫを受ける、ダミー書込み回路２６はデ
ータ線ＤＬＸ１およびＤＬＸ１Ｂを介してダミーコラム
デコーダ２２に接続されている。ダミー読出し回路２８
がデータ線ＤＬＸ２およびＤＬＸ２Ｂを介してダミーコ
ラムデコーダ２２に接続されている。

【００２４】セルフタイム化ＲＡＭ ２はデータ線ＤＬ
Ｘ１およびＤＬＸ１Ｂおよびビット線ＢＬＸ１およびＢ
ＬＸ１Ｎを介して、論理“０”が常にローデコーダ４に
よって選択される第１のダミー列１８のセルに書込まれ
るよう構成される。第２のダミー列２０のセルはランダ
ムなデータ、すなわち、論理“０”または論理“１”を
含むものと想定される。第２のダミー列２０に対しては
何らの書込み回路も必要ないが、それは放電動作のため
のタイミング機構は第２のダミー列のセルに記憶された
データに依存しないからである。さらに、ビット線ＢＬ
Ｘ２またはＢＬＸ２Ｂの内の１つは常にＲＡＭサイクル
の放電フェーズの間にローに引かれており、これらのビ
ット線の内の１つはセルにおけるデータに依存する。ダ
ミーコラムデコーダ２２は第１および第２のダミーコラ
ム１８および２０のビット線ＢＬＸ１，ＢＬＸ１Ｎ，Ｂ
ＬＸ２，ＢＬＸ２Ｎがそれらの対応するデータ線に接続
されること、すなわち、ＢＬＸ１がＤＬＸ１に、ＢＬＸ
１ＮがＤＬＸ１Ｂに、ＢＬＸ２がＤＬＸ２に、そしてＢ
ＬＸ２ＮがＤＬＸ２Ｂに接続されることを保証する。

【００２５】本発明の好ましい実施例によれば、セルフ
タイム化ＲＡＭはさらにクロック信号ＣＬＫの状態を監
視する制御論理３０を具備する。制御論理３０はＲＡＭ
エラーフラグＥＲＲＦＬＧによるタイミングにおける何
らかの異常性を表示する。これは後により詳細に説明す
る。クロック信号ＣＬＫに加えて、制御論理３０はチッ
プ選択ＣＳ信号およびＥＲＦＲＳＴ信号を受信する。制
御論理はＲＡＭの内部クロック信号ＩＣＬＫを提供す
る。内部クロック信号ＩＣＬＫは以下の要素、ビット線
プリチャージ回路１６、ダミービット線プリチャージ回
路２４、読出し／書込みラッチ１４、入力データラッチ
１０、アドレスラッチ８、センスアンプおよび書込み回
路１２、ダミーコラムデコーダ２２、ダミー書込み回路
２６およびダミー読出し回路２８、によって受信され
る。ダミーデータ線ＤＬＸ２およびＤＬＸ２Ｂそしてビ
ット線ＢＬＸ１はまた制御論理３０に接続されている。
ＥＲＦＴＳＴ信号はダミーコラムデコーダ２２に接続さ
れている。

【００２６】次に図２を参照すると、制御論理３０は第
１のＤ型フリップフロップ４０および第２のＤ型フリッ
プフロップ４２を具備する。これらの第１および第２の
Ｄ型フリップフロップ４０，４２のＤ入力におけるデー
タはＣ入力における立上りエッジに応答してＱ出力に転
送される。すなわち、マスタからスレイブへの転送が立
上りクロックエッジにおいて発生する。これらのフリッ
プフロップはＲＮ入力における信号に応答してリセット
される。このようなフリップフロップの動作は技術的に
よく知られている。制御論理３０はＤ型フリップフロッ
プがデータをマスタからスレイブにクロックＣの立下り
エッジで転送するよう構成されることが理解できる。

【００２７】チップ選択ＣＳラインがＮＡＮＤゲート４
４の第１の入力に接続されている。クロック信号ＣＬＫ
がインバータ３９の入力に接続されている。インバータ
３９の出力はＮＡＮＤゲート４４の第２の入力に結合さ
れている。ＮＡＮＤゲート４４の出力はそれぞれ第１お
よび第２のＤ型フリップフロップ４０および４２のＣ入
力に供給される。ＮＡＮＤゲート４４の第１の入力はま
たＮＡＮＤゲート４６の第１の入力に結合され、該ＮＡ
ＮＤゲート４６の出力はインバータ４８に結合されてい
る。インバータ４８の出力はＲＡＭ内部クロック信号Ｉ
ＣＬＫを提供する。ＮＡＮＤゲート４４の第１の入力は
またインバータ５６を介して第１のＮＯＲゲート５０、
第２のＮＯＲゲート５２、および第３のＮＯＲゲート５
４の第１の入力に結合されている。

【００２８】第１のダミーコラムまたはダミー列１８の
ビット線ＢＬＸ１は第１のＮＯＲゲート５０の第２の入
力に結合されている。第１のＮＯＲゲート５０の出力は
インバータ５８によって反転されてプリチャージ有効
（ｐｒｅｃｈｒｇｅ ｖａｌｉｄ）、ＰＲＥＶＡＬ、信
号を提供し、この信号はインバータ５９を介して第１の
Ｄ型フリップフロップのリセット入力ＲＮに供給され
る。第１のＤ型フリップフロップ４０はＰＲＥＶＡＬが
ハイになった時リセットされる。

【００２９】第２のダミーコラム２０のデータ線ＤＬＸ
２およびデータ線ＤＬＸ２Ｂはそれぞれ第２のＮＯＲゲ
ート５２および第３のＮＯＲゲート５４の第２の入力に
接続されている。第２のＮＯＲゲート５２の出力はイン
バータ６２を介してＮＡＮＤゲート６０の第１の入力に
供給されている。第３のＮＯＲゲート５４の出力はイン
バータ６４を介してＮＡＮＤゲート６０の第２の入力に
供給されている。ＮＡＮＤゲート６０の出力は放電有
効、ＤＩＳＶＡＬ、信号を提供し、この信号は第１のＤ
型フリップフロップ４０のＤ入力およびＮＡＮＤゲート
６６の第１の入力に結合されている。第１のＤ型フリッ
プフロップ４０のＱ出力ＱＤＦＦＡはインバータ６９を
介してＮＡＮＤゲート６６の第２の入力に供給されてい
る。ＮＡＮＤゲート６６の出力は第２のＤ型フリップフ
ロップ４２のリセット入力ＲＮに接続されている。第２
のＤ型フリップフロップはＲＮ入力の信号がローの場合
にリセットされる。

【００３０】第１のＮＯＲゲート５０、第２のＮＯＲゲ
ート５２および第３のＮＯＲゲート５４はそれらのそれ
ぞれのラインＢＬＸ１，ＤＬＸ２およびＤＬＸ２Ｂの電
圧レベルが第１の基準電圧レベルに到達した時に、ＮＯ
Ｒゲートが出力状態を切替え、かつそれぞれの前記ライ
ンの電圧レベルが第２の基準電圧レベルより低下した時
に、前記各ＮＯＲゲートが再び元に戻るように構成され
ている。

【００３１】第１のＤ型フリップフロップ４０のＱ出力
ＱＤＦＦＡはＮＡＮＤゲート６８の第１の入力に接続さ
れている。ＮＡＮＤゲート６８の第２の入力はＮＡＮＤ
ゲート６０の出力からのＤＩＳＶＡＬ信号を受信するよ
うに結合されている。ＮＡＮＤゲート６８の出力は一対
の交又結合されたＮＡＮＤゲート７０および７２の内の
第１のＮＡＮＤゲート７０の第１の入力に接続されてい
る。第２のＮＡＮＤゲート７２の第１の入力はインバー
タ５９の出力における反転されたＰＲＥＶＡＬ信号を受
信するよう結合されている。第１のＮＡＮＤゲート７０
の出力は第２のＮＡＮＤゲート７２の第２の入力に結合
されかつ第２のＮＡＮＤゲート７２の出力は第１のＮＡ
ＭＤゲート７０の第１の入力に結合されている。第２の
ＮＡＮＤゲート７２の出力はまたＮＡＮＤゲート４６の
第２の入力に結合されている

【００３２】チップ選択線ＣＳはまたＮＡＮＤゲート７
４の第１の入力に接続されかつエラーフラグリセット線
ＥＲＦＲＳＴはＮＡＮＤゲート７４の第２の入力に接続
されている。ＮＡＮＤゲート７４の出力はインバータ７
６を介して一対の交又結合されたＮＯＲゲート８０およ
び７８の内の第１のＮＯＲゲート８０の第１の入力に供
給される。第２のＤ型フリップフロップ４２のＱ出力Ｑ
ＤＦＦＢは第２のＮＯＲゲート７８の第１の入力に結合
されている。第１のＮＯＲゲート８０の出力は第２のＮ
ＯＲゲート７８の第２の入力に結合されかつ第２のＮＯ
Ｒゲート７８の出力は第１のＮＯＲゲート８０の第２の
入力に結合されている。第１のＮＯＲゲート８０の出力
はエラーフラグ信号ＥＲＲＦＬＧを提供する。第２のＤ
型フリップフロップのＤ入力は供給電圧Ｖ_ＤＤ（典型的
には、ＲＡＭは３〜６ボルトの間で動作する）に接続さ
れている。

【００３３】本発明に係わるセルフタイム化ＲＡＭ ２
の動作を図１、図２および図３を参照して説明する。図
３は、セルフタイム化ＲＡＭ ２のタイミング図を示
す。セルフタイム化ＲＡＭ ２のタイミングは書込みお
よび読出しモードにおいて同じであり、従って以下の説
明はいずれの動作モードについても当てはまる。以下の
説明においては、好ましい実施例ではそれぞれ論理
“１”および論理“０”に対応する論理ハイおよび論理
ローを参照する。

【００３４】ＲＡＭは読出しモードをイネーブルされた
状態（ＲＷＢ＝ハイ）に保つ一方でチップ選択ＣＳをハ
イに引くことによってアクティベイトされる。一連のメ
モリ動作を開始する前に、エラーフラグリセット線ＥＲ
ＦＲＳＴにパルスを印加することによりＲＡＭのエラー
フラグ信号ＥＲＲＦＬＧが“０”にリセットされる。Ｅ
ＲＦＲＳＴ信号はそれ以外ではローに保たれている。Ｒ
ＡＭは次に書込み／読出しラインＲＷＢの信号に応じて
読出しまたは書込み動作のために構築される。アドレス
ＡＤＤＲおよびデータ入力ＤＩのような、他の入力がセ
ットアップ要求を満たすために供給される。

【００３５】最初に、クロック信号ＣＬＫはローであ
り、第１のダミーコラム１８のビット線ＢＬＸ１はロー
であり従ってＰＲＥＶＡＬ信号はローである。同時に、
ビット線の内の１つ（ＢＬＸ２またはＢＬＸ２Ｂ）およ
び第２のダミーコラム２０におけるその対応するデータ
線（ＤＬＸ２またはＤＬＸ２Ｂ）はローでありかつ、従
って、ＤＩＳＶＡＬ信号はハイである。

【００３６】プリチャージ動作はクロック信号ＣＬＫの
立上りエッジ（図３のＡ）によってトリガされる。ＣＬ
Ｋ信号の立上りエッジは第１のＤ型フリップフロップ４
０のＣ入力をローからハイに遷移させ、それによりハイ
のＤＩＳＶＡＬ信号がＱ出力ＱＤＦＦＡに転送される。
第１のＤ型フリップフロップ４０のＱ出力ＱＤＦＦＡの
ローからハイへの変化は内部クロック信号ＩＣＬＫをロ
ーに変化させる。プリチャージフェーズの間、ビット線
および第１のダミーコラム１８のデータ線は一緒に接続
されていない。

【００３７】データ線ＤＬＸ２およびＤＬＸ２Ｂの各々
の電圧が有効な放電に対する第１の基準電圧より大きい
場合には、信号ＤＩＳＶＡＬはローに変化する。ビット
線ＢＬＸ１の電圧が有効なプリチャージに対する第１の
基準電圧より大きい場合には、信号ＰＲＥＶＡＬはハイ
になる。ビット線ＢＬＸ１のプリチャージは意図的にす
べての他のビット線のプリチャージに関しやや遅延され
ており動作マージンを与えている。ＰＲＥＶＡＬがハイ
になると、第１のＤ型フリップフロップ４０がリセット
される。第１のＤ型フリップフロップがリセットされる
と、Ｑ出力ＱＤＦＦＡがローに変化するが、それはＤ入
力におけるＤＩＳＶＡＬ信号がローでありかつＩＣＬＫ
がハイになってＲＡＭサイクルの放電フェーズをスター
トさせるからである。従って、ＲＡＭサイクルの放電フ
ェーズはクロック信号ＣＬＫの立下がりエッジの発生と
は独立に発生する。

【００３８】ＲＷＢ，ＡＤＤＲおよびＤＩのような、Ｒ
ＡＭへのすべての入力はそれぞれ書込み／読出しラッチ
１４、データラッチ１０およびアドレスラッチ８にラッ
チされこれらの信号のレベルが現在のＲＡＭサイクルの
終了前に変化しないことを保証する。

【００３９】ビット線ＢＬＸ１の電圧が有効なプリチャ
ージに対して第２の基準電圧より低下すると、ＰＲＥＶ
ＡＬがローになる。同時に、ビット線ＢＬＸ２およびＢ
ＬＸ２Ｎの内の一方のみの電圧が低下し、データ線ＤＬ
Ｘ２およびＤＬＸ２Ｂのうちの一方のみの電圧を低下さ
せる。ビット線ＤＬＸ２またはＤＬＸ２Ｂの電圧が有効
な放電に対する第２の基準電圧より低下した時、ＤＩＳ
ＶＡＬがハイになる。ビット線ＢＬＸ２またはＢＬＸ２
Ｎの放電（第２のダミーコラム２０のアクセスされたセ
ルに記憶されたデータに依存する）、およびその結果と
してのデータ線ＤＬＸ２またはＤＬＸ２Ｂの放電は意図
的にＲＡＭコアにおけるそれらのカウンタパートに関し
てやや遅延しており動作マージンを与えている。第１の
Ｄ型フリップフロップ４０の出力は依然としてローであ
りかつインバータ６９の出力はハイである。ＤＩＳＶＡ
Ｌがハイになると、現在のＲＡＭサイクル（それが書込
みであっても読出しであっても）はすでに完了しており
かつＮＡＮＤゲート６６の出力は強制的にローにされ、
第２のＤ型フリップフロップ４２をリセットする。従っ
て、ＱＤＦＦＢはローに留まり、ＮＯＲゲート７８の出
力はハイに留まり、そしてエラーフラグＥＲＲＦＲＧは
ローに留まって正常動作を通知する。

【００４０】充電及び放電フェーズの間、クロック信号
ＣＬＫの立下りエッジは制御論理に対し何らの影響も与
えない。しかしながら、もし次の立上りエッジが放電フ
ェーズが完了する前に（図３のＢにおいて）、すなわち
ＤＩＳＶＡＬがハイになってＲＡＭサイクルの終了を通
知する前に、発生すれば、第２のＤ型フリップフロップ
４２のＱ出力ＱＤＦＦＢはローからハイに変化し、すな
わち立上りクロックエッジがＤ入力における論理“１”
をＱ出力ＱＤＦＦＢに転送させる。ＱＤＦＦＢはハイで
あるから第２のＮＯＲゲート７８の出力はローであり、
したがって第１のＮＯＲゲート８０の出力はハイに引か
れてエラーフラグがセットされるようになり、すなわち
ＥＲＲＦＬＧ＝ハイになる。もしＲＡＭサイクルがクロ
ックＣＬＫの立上りエッジの出現の前に（図３のＡにお
いて）終了すれば、すなわちＤＩＳＶＡＬがクロックＣ
ＬＫの立上りエッジの前にハイになれば、第２のＤ型フ
リップフロップのリセット入力ＲＮにローの信号が生成
され該フリップフロップをリセットし、それによりＱ出
力ＱＤＦＦＢがハイになることが防止される。ＱＤＦＦ
Ｂはハイにならないから、ＥＲＲＦＦＧハイにセットさ
れない。

【００４１】もしエラーフラグＥＲＲＦＬＧが書込み動
作または一連の書込み動作の後にハイにセットされてい
ることが検出され、それにより放電フェーズがＲＡＭサ
イクルの間に完了しないことが示されれば、データが正
しく、ＲＡＭに格納されなかった可能性がある。この場
合に、エラーフラグＥＲＲＦＬＧはエラーフラグリセッ
ト線ＥＲＦＲＳＴ上にパルスを生成することによってリ
セットされ書込み動作が反復される。したがって、本発
明はＲＡＭセルに書込まれたデータの完全性がすべての
メモリ位置をそれらが正しいデータを含むか否かをチェ
ックする必要性なしにエラーフラグＥＲＲＦＬＧの状態
をチェックすることにより確認できる簡単かつ迅速な方
法を提供することが理解される。

【００４２】もし読出し動作の後にエラーフラグＥＲＲ
ＦＬＧがハイにセットされていることが検出されれば、
読出されたデータは正しくないかもしれない。しかしな
がら、セルフタイム化ＲＡＭに記憶されたデータは汚染
されていない状態に留まっているが、それはいったんＲ
ＡＭサイクルが立上り（または立下りクロックエッジに
応じて始まると、それはそれ自身の時間によって終了し
かつ電源が切断された場合を除き何らの外部の影響も組
み合わされたプリチャージ／ディスチャージサイクルを
終了させることはできないからである。したがって、シ
ステムはクロック及び／または電圧供給ラインの妨害が
消えたときに正常動作を再開することができる。

【００４３】異常なクロック信号および変化する供給電
圧は製品テストの間に発生するのは困難であるから、エ
ラーフラグＥＲＲＦＬＧをセットする責務を有するロジ
ックの機能を試験するために別個の試験モードが設けら
れている。この試験モードはダミーコラムデコーダ２２
に結合された信号ＥＲＦＴＳＴに応じて開始される。正
常な動作においては、ＥＲＦＴＳＴはローであるが、も
しＥＲＦＴＳＴがＲＡＭサイクルの始めにハイに切り替
われば、放電フェーズの完了が妨げられ、それによりエ
ラーフラグがハイにセットされるべきこととなる。従っ
て、エラーフラグ論理が試験できる。

【００４４】すべてのセルフタイム化ＲＡＭの入力はチ
ップ選択ＣＳによってゲートされスタンバイモードＣＳ
＝ローでの直流電流消費が非常に少なくＰ−Ｎ接合リー
ケージによるのみとなることを保証する。このため、ク
ロック信号のためのバッファであるインバータ３９はＲ
ＡＭそれ自体のために使用される電源によって給電され
るべきではない。これはセルフタイム化ＲＡＭがバッテ
リでバックアップされた用途に使用されることを可能に
する。

【００４５】

【発明の効果】以上のように、本発明が２つのダミーコ
ラムを有するセルフタイム化ＲＡＭに関して説明され
た。２つのコラムを使用する利点はＲＡＭが２つのフェ
ーズで動作するから、より迅速に１つのコラムがプリチ
ャージフェーズを計時し（ｔｉｍｉｎｇ）かつ他のコラ
ムが放電フェーズを計時することである。しかしなが
ら、当業者は本発明がそのような２つのコラムの構成に
限定されるものでないことを理解するであろう。

【００４６】要するに、本発明はクロック信号の状態を
監視するための制御論理を備えたセルフタイム化ＲＡＭ
を提供し、それによりタイミングの何らかの異常がＲＡ
Ｍエラーフラグによって通知される。ＲＡＭの制御シス
テムはエラーフラグの状態をチェックすることにより読
出しまたは書込み動作が首尾よく行われたか否かを簡単
かつ迅速に確認することができる。これはシステムのサ
イクルタイムを最小にすることを目的とする用途におい
ては重要な利点である。したがって、本発明は例えばク
ロック周波数の変化または電源電圧の低下からのような
電気的ノイズによる問題がセルフタイム化ＲＡＭの動作
に障害を引き起こすことを防止する。

【図面の簡単な説明】

【図１】本発明に係わるセルフタイム化ＲＡＭのブロッ
ク回路図である。

【図２】図１のセルフタイム化ＲＡＭのための制御論理
のブロックク回路図である。

【図３】図１のセルフタイム化ＲＡＭの動作を示すタイ
ミング図である。

【符号の説明】

２ セルフタイム化ＲＡＭ ４ ローデコーダ ６ コラムデコーダ ８ アドレスラッチ １０ データラッチ １２ センスアンプおよび書込み回路 １４ 書込み／読出しラッチ １６ ビット線プリチャージ回路 １８ 第１のダミーコラム ２０ 第２のダミーコラム ２２ ダミーコラムデコーダ ２４ ダミービット線プリチャージ回路 ２６ ダミー書込み回路 ２８ ダミー読出し回路 ３０ 制御論理

Claims (9)

【特許請求の範囲】
1. 【請求項１】 クロック信号により刻時される２相動作
   サイクルを有するセルフタイム化ランダムアクセスメモ
   リ（ＲＡＭ）であって、前記２相動作サイクルはプリチ
   ャージフェーズ及び放電フェーズを有し、前記セルフタ
   イム化ＲＡＭは、 前記クロック信号の第１の遷移に応じてプリチャージフ
   ェーズとこれに続く放電フェーズを開始しかつ制御する
   ための制御手段、そして前記２相動作サイクルの内いず
   れかのフェーズが前記クロック信号の次の第１の遷移の
   前に完了していない場合を判定しかつそれに応じてＲＡ
   Ｍの動作サイクルの間にエラーが発生した可能性がある
   ことを示すためにエラー表示手段をアクティベイトする
   ための論理手段、 を具備することを特徴とするセルフタイム化ＲＡＭ。
2. 【請求項２】 前記制御手段は前記クロック信号の第１
   の遷移に応じてプリチャージフェーズを開始し、かつ前
   記論理手段に前記プリチャージフェーズが完了した時に
   前記放電フェーズを開始するために放電開始信号をかつ
   前記放電フェーズが完了したときに放電完了信号を提供
   するよう構成され、かつ前記論理手段は前記エラー表示
   手段に前記放電完了信号がクロック信号の次の第１の遷
   移の前に発生した場合に非アクティベイト信号を提供す
   るよう構成され、それにより前記エラー表示手段がＲＡ
   Ｍ動作サイクルの間に何らのエラーも発生しなかったこ
   とを示し、かつクロック信号の次の第１の遷移が前記放
   電開始信号または放電完了信号が発生される前に生じた
   場合にアクティベイト信号を提供しそれにより前記エラ
   ー表示手段がＲＡＭ動作サイクルの間にエラーが発生し
   た可能性があることを表示するよう構成されている、 ことを特徴とする請求項１に記載のセルフタイム化ＲＡ
   Ｍ。
3. 【請求項３】 前記論理手段は前記クロックの第１の遷
   移に応じて刻時されかつ前記放電完了信号の受信に応じ
   てリセットされる第１のフリップフロップを具備し、そ
   れにより該第１のフリッフロップが前記放電完了信号の
   受信に応じて最初にリセットされた後にクロック信号の
   次の第１の遷移に応じて非アクティベイト信号を提供し
   かつ前記第１のフリップフロップが最初にリセットされ
   ていない場合にクロック信号の次の第１の遷移に応じて
   アクティベイト信号を提供することを特徴とする請求項
   ２に記載のセルフタイム化ＲＡＭ。
4. 【請求項４】 前記エラー表示手段は前記第１のフリッ
   プフロップからアクティベイトおよび非アクティベイト
   信号を受信するよう結合された入力、リセット入力、及
   びエラーフラグ出力を有する第２のフリップフロップを
   具備し、前記エラーフラグ出力は前記アクティベイト信
   号に応じてセットされかつ各動作サイクルの初めに前記
   リセット入力に応じて与えられる信号に応答してリセッ
   トされることを特徴とする請求項３に記載のセルフタイ
   ム化ＲＡＭ。
5. 【請求項５】 更に、前記クロック信号の第１の遷移に
   応じて、第１の所定の電圧レベルにプリチャージ可能で
   ありかつ放電開始信号に応じて第２の所定の電圧レベル
   に選択的に放電可能な複数のノードを有するメモリセル
   のアレイを具備し、かつ前記制御手段は、 前記セルのアレイに結合され、かつ前記メモリセルのア
   レイの前記複数のノードのプリチャージおよび放電にし
   たがって第１の所定の電圧レベルにプリチャージされか
   つ選択的に所定の電圧レベルに放電される複数のノード
   を有する少なくとも１つのダミーコラムのセル、 を具備し、そして前記制御手段は前記少なくとも１つの
   ダミーコラムのセルのノードにおける電圧レベルが第１
   の所定の電圧レベルに到達した時に放電開始信号を発生
   しかつ前記少なくとも１つのダミーコラムのセルの内の
   選択されたノードにおける電圧レベルが第２の電圧レベ
   ルに到達した時放電完了信号を発生する、 ことを特徴とする請求項２、請求項３または請求項４の
   内のいずれか１項に記載のセルフタイム化ＲＡＭ。
6. 【請求項６】 前記制御手段は前記セルのアレイに結合
   された第１のダミーコラムのセルおよび第２のダミーコ
   ラムのセルを具備し、かつ前記制御手段は前記第１のダ
   ミーコラムのセルのノードの電圧レベルが第１の所定の
   電圧レベルに到達した時放電開始信号を発生しかつ前記
   第２のダミーコラムのセルのある選択されたノードの電
   圧レベルが第２の電圧レベルに到達した時放電完了信号
   を発生することを特徴とする請求項５に記載のセルフタ
   イム化ＲＡＭ。
7. 【請求項７】 前記制御手段は、 前記ダミーコラムのセルの前記複数のノードの電圧レベ
   ルが第１の所定の電圧レベルに到達した時に第１の状態
   から第２の状態に切替え可能な第１の出力信号を提供す
   るための第１の論理ゲートであって、前記第１の出力信
   号の第２の状態は放電開始信号を与えるもの、そして前
   記ダミーコラムのセルの内の選択されたノードの電圧レ
   ベルが第２の所定の電圧レベルに到達した時に第１の状
   態から第２の状態に切替え可能な第２の出力信号を提供
   するための第２の論理ゲートであって、前記第２の出力
   信号の第２の状態は放電完了信号を提供するもの、 を具備することを特徴とする請求項５または請求項６い
   ずれか１項に記載のセルフタイム化ＲＡＭ。
8. 【請求項８】 クロック信号により刻時されかつプリチ
   ャージフェーズおよび放電フェーズを有するセルフタイ
   ム化ＲＡＭの動作サイクルの間にエラーが発生した可能
   性があることを表示する方法であって、該方法は、 前記クロック信号の第１の遷移に応じてプリチャージフ
   ェーズとこれに続く放電フェーズを開始しかつ制御する
   段階、 前記クロック信号の次の第１の遷移の前に前記プリチャ
   ージフェーズまたは放電フェーズが完了していない場合
   を決定する段階、そして前記決定段階に応じてセルフタ
   イム化ＲＡＭの動作サイクル中にエラーが発生した可能
   性があることを示すためにエラー表示手段をアクティベ
   イトする段階、 を具備することを特徴とするセルフタイム化ＲＡＭの動
   作サイクル中にエラーが発生した可能性があることを表
   示する方法。
9. 【請求項９】 前記開始および制御段階は、 前記クロック信号の第１の遷移に応じて前記プリチャー
   ジフェーズを開始する段階、 前記プリチャージフェーズが完了した時に放電フェーズ
   を開始するために放電開始信号を発生する段階、 前記放電フェーズが完了した時に放電完了信号を発生す
   る段階、 を具備し、かつ前記決定段階は、 前記放電完了信号がクロック信号の次の第１の遷移の前
   に発生した場合にエラー表示手段に非アクティベイト信
   号を提供しそれにより前記エラー表示手段がＲＡＭの動
   作サイクル中に何らのエラーも発生していないことを表
   示する段階、 前記クロック信号の次の第１の遷移が前記放電開始信号
   または放電完了信号が発生される前に発生した場合に前
   記エラー表示手段にアクティベイト信号を提供し、それ
   により前記エラー表示手段がＲＡＭの動作サイクル中に
   エラーが発生した可能性があることを表示する段階、 を具備することを特徴とする請求項８に記載の方法。