JPS61500513A - グリッチ・ロックアウト回路を有するメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 メモリ・アレイ用グリッチ・ロックアウト回路本発明はメモリ・デバイスのグリ ッチ・ロックアウト回路に関し、特にシステム・クロックが標準クロック源から 別のクロック源に切換えられたときに不正なデータ（″グリッチ′）が書き込ま れることを防ぐ装置に関する。

２　従来技術の説明 メモリ・システムにおいて何らかの理由で使用中のクロック信号が失なわれた場 合に他のクロック源に切換えることは良くあることでおる。このような他のクロ ックは通常具なる位相を有しており、従ってメモリ・チップが１時的にそのクロ ック入力において極めて狭いパルス、即ちグリッチを受信する可能性が存在する 。このようなグリッチはシステム中に不適切にデータを書き込むことがあるので 、このようなグリッチをロックアウトすることが望ましい。

発明の要旨 本発明はメモリ・デバイスのグリッチ・ロックアウト回路、特に第１のクロック 位相期間中は常にプリチャージされ、第２のクロック位相期間中はディスチャー ジされるメモリ装置にダミー・ビット線が付加されている装置に関する。ダミー 線の状態は第１のクロック位相によってラッチされ、第２のクロック位相の初期 化を制御するためにクロック発生器にフィードバックされる。

最小量のオン・チップ回路の追加によって例えばＲＡＭ上の不完全なプリチャー ジ・サイクルをロックアウトする装置を提供することは本発明の１つの特長でお る。

本発明の更なる特長は、その容量が実際のビット線のそれと出来るだけ近くなる ように実際のビット線と幾何学的に極めて近いダミー線路を提供することにろる 。

本発明の更に他の特長はメモリ・セルの有効な読み出しまたは書き込みを試みる 前にすべての実際のビット線が完全にプリチャージされることを保証するために 実際のビット線エリゆっくりとチャージアップするダミー・ビット線を提供する ことにちる。

第１図は本発明と関連するグリッチ・ロックアウト回路を含むカスタムＮＭＯ８ ＲＡＭの例、第２図は本発明の詳細な説明する第１図の回路と関連するタイミン グ図である。

詳細な説明 ｎ型ＭＯ８（ＮＭＯＳ）ポリセル設計されたランダム・アクセス・メモリ（ＲＡ Ｍ）は２相クロツクを使用している。即ちクロック位相φ１が高レベルのときに 、入力、出力およびアドレス・ラッチはエネイブルされ、ビット腸はプリチャー ジされ、クロック位相φ２が高レベルのときに、すべての入力および出力ラッチ は閉じられ、ＲＡＭセルのアドレス指定された行がアクセスされ、ＲＡＭを読み 出すか又は書き込むことにエリ有効データがビット線上に形成される。プリチャ ージ時間が不十分であると、ビット線は未知状態となり、その後にＲＡＭセルの 行がアクセスされるとビット線上のこの未知状態がセル中に記憶され、記憶され たデータが変更される。

ＲＡＭが例えばタイムスロット情報を記憶している場合には大変な被害が生じる ことになる。

従ってビット線を不完全にプリチャージするようなグリッチをロックアウトする ことが望ましい。本発明に従うロックアウトを実行し得る装置が第１図に示され ている。第１図の回路は一例を示すに過ぎないことを理解されたい。何故ならば 本発明のロックアウト回路は他のトランジスタ・デバイスを用いたスタティック あるいはダイナミックＲＡＭデバイスでも使用でき、図示のデュアル・ビット線 、交差結合セル構成に必ずしも限定されないからでおる。

本発明のロックアウト回路の動作を議論する前に、典型的なＲＡＭと関連する動 作シ：ケンスについて簡単に議論する。ＲＡＭの動作シーケンスの初期状態にろ っては第１のクロック位相φ１がマスタ・クロックＭＣ（図示せず）によって発 生され、ＮＯＲゲート２２（第１図）を通過して、非反転増幅器２６の出力に現 われる。第１のクロック位相φ１は非反転増幅器２６から出力線に沿ッテ伝播し 、ゲート入力として複数個のプリチャージ・ゲート１２．〜１２Ｎに加えられる 。ここでＮはＲＡＭのセル・アレイの大きさである。

各プリチャージ・ゲート１２ｉは１対のトランジスタ１４１お工び１６ｉより成 り、各トランジスタのソース入力は共通接続され、デバイスの正の電源（通常は ＳＶ）に接続される。クロック位相φ１は各トランジスタ１４１〜１４Ｎ、１６ ．　〜１６Ｎのゲート端子に加えられ、関連するプリチャージ・ゲートを形成す る各トランジスタのドレイン端子はそれと関連するビット線に結合されている。

即ち、トランジスタ１４．および１６．のドレイン端子はビット線１８．に結合 されており、トランジスタ１４゜および１６２のドレイン端子はビット線１８□ に結合されており、・・・・・・、トランジスタ１４Ｎおよび１６Ｎのドレイン 端子はビット線１８Ｎに結合されている。クロック位相φ１がゲート入力として トランジスタ１４１〜１４Ｎおよび１６．〜１６Ｎに加えられるとき、プリチャ ージ・ゲート１２．〜１２Ｎは活性化され、ソース入力に現われる５ｖがデバイ スを通してドレイン端子に加えられることを許容し、それによってビット線１８ ．〜１ＢＮをプリチャージする。

クロック位相φ１とクロック位相φ２がオーバラップすることを避けるために、 クロック位相φ２はマスタクロックＭＣおよ′びＲＷ倍信号よって発生される。

このようにして、第１図に示す如く、信号がＭＣから送信され、インバータ２０ および１対の交差結合されたＮＯＲゲ−ト２２お工び２４に加えられる。読み出 しまたは書き込み（ＲＷ）信号がフリップ・フロップ１０のＤ入力に存在すると き、該信号はフリップ・フロップ１０を通過し、その出力に現われる。この場合 、読み出し入力信号（Ｒ）はＱ出力を高レベルとし、書き込み入力信号（Ｗ）は Ｑ出力を高レベルとする。フリップ・フロップ１０のＱ出力は第１の人力として ＡＮＤゲート２８に加えられる。

この場合ＡＮＤゲート２８の第２の入力はＮＯＲゲート２４の出力である。同様 に、フリップ・フロップ１０のＱ出力は第１の入力としてＡＮＤゲート３０に加 えられる。ここでＮＯＲゲート２４の出力もまた入力として加ＭＣからの正しい 信号が交差結合されたＮＯＲゲート２２お工び２４を通過するまで開始されない 。ＡＮＤゲート２８お工び３０の他の入力およびＡＮＤゲート３２の動作に関し ては本発明の動作と関連して以下で述べる。

正しいメモリ・セルがアクセスされるためには、所望のセルのアドレスがメモリ ・アレイに加えられなければならない。これは第１図に示すように、複数個のア ドレス・ラッチ３４．〜３４Ｍ（Ｍはアレイ中のセルの総数に等しい）およびア ドレス・デコーディング回路３６によって実行される。アドレス・ラッチの各々 は別個のアドレス信号Ａ１〜ＡＭに応動する。ここで各アドレス信号はメモリ・ セルと１対１の関係にらる。アドレス・デコーディング回路は、アドレス信号Ａ １〜ＡＭの存在を決定することによりどのセルを活性化すべきかを決定する。こ の情報はアドレス・デコーディング回路３６の出力として正しい語線３８．〜３ ８Ｎに加えられる。

前述の如く、特定のセルからの情報が読み出される場合には、ＡＮＤゲート２８ がエネイブルされ、読み出し制御信号が複数個の出力絶縁ゲート４２．〜４２Ｎ に加えられる。この場合、各絶縁ゲートはアレイの夫々別個のビット線と関連し ている。第１図に示すように、各々の絶縁ゲート４２ｉは１対のトランジスタ４ ４＋お工び４６ｉ工り成る。この場合、ＡＮＤゲート２８の読み出しエネイブル 出力信号は各トランジスタ４４１〜４４Ｎおよび４６１〜４６Ｎのゲート入力に 加えられる。１対のトランジスタ４４、および４６１のソース入力は第１図に示 す工うにその関連するビットＭ１８ｉの相対する側に接続されている。従って、 読み出しエネイブル信号が１対のトランジスタ４４ｉおよび４６１のゲート入力 に存在すると、出力絶縁ゲート４２ｉは非活性化され、ビット線１８．に沿うセ ルの１つのアドレス指定の結果として該ビット線１８ｉに沿って現われる電荷は 出力絶縁ゲート４２．を通過する。絶縁ゲート４２１からの出力はその後関連す る出力ラッチ４８ｉを通過する。ここで複数１固の出力ラッチ４８１〜４８Ｎは 複数個の絶縁ゲート４２、〜４２Ｎと１対１の関係にある。従って、第１図から 分るように、出力ラッチ４８１の出力はビット線１８１に沿うアドレス指定され たメモリ・セルからの所望のデータ・ビットＤＯＩとなる。

前述の読み出し過程と類似の仕方で、データはセル・アレイを形成するメモリ・ セル中に転送され、記憶される。この場合、フリップ・フロップ１０のＤ入力に 加えられる書き込み入力信号はフリップ・フロップ１ｏのＱ出力をトグル・スイ ッチし、ＡＮＤゲート３０をエネイブルする。書き込みエネイブル信号は複数個 の入力絶縁ゲート５０．〜５ＯＮに加えられる。ここで各々の入力絶縁ゲートは アレイの別個のビット線と関連している。第１図に示す各々の入力絶縁ゲートは １対のトランジスタ５２ｉお工び５４ｉ工り成り、書き込みエネイブル信号は各 トランジスタのゲートに加えられる。各トランジスタのソース入力は関連するビ ット線１８ｉの相対する側に接続されており、ドレイン入力は関連する入力ラッ チ５６ｉの入力に接続されている。書き込まれるべき情報を含んでいるメモリ・ セル・ロケーションは読み出し操作と関連して述べたのと同じ仕方で同じアドレ ス・ラッチ３４．〜３４Ｍおよびアドレス・デコーディング回路３６を使用して アドレス指定される。従って、書き込みエネイブル信号がトランジスタ５２ｉお ↓び５４１のゲート入力に存在する場合には、入力絶縁ゲート５０ｉは非活性化 され、書き込みされるべきセルを含むビット線がその関連する入力ラッチ５６ｉ 　に接続される。入力データ・ビットＤＩｉは入力として関連する入力ラッチ５ ６ｉに加えられ、正しいクロック信号が存在する場合には入力ラッチ５６ｉｔ通 して転送され、ビット線１８に沿って伝播してアレイの所望のセル中に記憶され る。

本発明に従い、グリッチ、即ち不完全なプリチャージは第１図に示す↓うにダミ ー・ビット線６０を付加することにエリロックアウトされる。ダミー・ビット縁 ６０はセル・メモリ・アレイの最終列に直接隣接して配置されたＮ個のトランジ スタ６２．〜６２Ｎ工す成る。プリチャージ・ゲート６４がまたダミー・ビット 線６０中に含まれている。この場合プリチャージ・ゲート６４はプリチャージ・ ゲート１２１〜１２Ｎを活性化するのと同じクロック位相φ１信号によって活性 化される。トランジスタ６２１〜６２Ｎのすべてのソース入力は恒久的に接地さ れているので、プリチャージ信号をゲート６４に加えるとゲート６４のソースに 現われる５ｖがその中を通過し、ダミー・ビット線全体をプリチャージする。第 １図から分るように、トランジスタ６２１〜６２Ｎのすべてのドレイン端子は共 通接続されており、Ｄ入力としてフリップ・フロップ６８に加えられる。クロッ ク位相φ１信号はクロック入力としてフリップ・フロップ６８に加えられる。

従って、ダミー・ビット線６０が完全にプリチャージされると、フリップ・７０ ツブ６８のＤ入力は高レベルとなり、フリップ・フロップ６８のＱ出力をトグル ・スイッチする。この出力信号はフィードバックされて第３の入力としてＡＮＤ ゲート２８お工び３０に加えられる。

従って、不発明に従い、フリップ・フロップ６８のＱ出力がトグル・ス、イッヂ されるまで読み出し５乗作も書き込み操作も生じない。何故ならばＡＮＤゲート ２８お工び３０の第３の入力は低レベルに留まり、両方のゲートをディスエイプ ル状態に保つからである。

フリップ・フロップ６８からのＱ出力信号はまたＡＮＤゲート３２に対する第１ の入力として加えられる。ここでＡＮＤゲート３２の４２の入力はＮＯＲゲート ２４（これはマスク・クロックにより制御されている）の出力である。従ってＡ ＮＤゲート３２の出力はクロック位相φ２となる。クロック位相φ２はその後ア ドレス・デコーディング回路３６０入力として加えられ、アドレス情報をアドレ ス・ラッチ３４．〜３４Ｎからセル・アレイそれ自身に送出する。従って、２ｇ −発明に従い、クロック位相φ１上のグリッチの存在によりダミー・ビット＋１ ｄｉｊ６０が完全にプリチャージされないと、フリップ・フロップ６８のＱ出力 、そしてφ２、φ２ｗならびにφ２Ｒは低レベルに留まり、ＲＡＭセルにはアク セスされない。

不発明の詳細な説明するタイミング図が第２図に示されている。点線はＲＡＭサ イクルの正規動作を表わしている。即ちクロック位相φｌはビット線を完全にプ リチャージするのに十分な程長い間高レベルに留っている。

ビット遜が一匿完全にプリチャージされると、クロック位相φ１は低レベルとな り、クロック位相φ２は高レベルとなって、読み出しまたは曹き込みが実行さｎ る。第２図から分るように、ダミー・ビット線は残りのビット縁エリゆっくりし た速度でプリチャージを行い、それによってクロック位相φ２が初期化される前 にすべてのビット線が十分にプリチャージされることを保証するように構成され ている。ダミー・ビット線がプリチャージされる速度はその容量およびそのプリ チャージ・ゲートの大きさによって決定され、利用者の裁量に↓つて選択できる 。更に適正な動作を保証するために、ダミー・ビット？ｔｉｘはその容量が実際 のビット線のそれと出来るだけ近くなるようにアレイのビット線と同じ様に、即 ち実際のビット線と妓何学的に極めて類似したレイアウトを有するようにする必 要がるる。

第２図に戻ると、笑線で示すようにクロック位相φ１でグリッチが生じると、図 示のビット線もダミー・ビット線も共に完全にはプリチャージされない。従って 、クロック位相φ２は低レベルに留まり、セル・アレイはアクセスされない。

国際調査報告 ＡＮＮＥＸ　Ｔｏ　ＴＨＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＪＩＣＨＲＥ ２Ｏ３丁　ＯＮ

Claims (4)

【特許請求の範囲】
1. １．Ｎ行Ｎ列に配置されたメモリ・セルのアレイと、該メモリ・セルのアレイの Ｎ本の行の夫々と関連するＮ本のビツト線と、 第１のクロツク位相（φ１）期間中に前記Ｎ本のビツト線を 所定値にプリチヤージし、第２の位相（φ２）期間中に選択されたメモリ・セル にアクセスする前記Ｎ本のビツト線に接続されたクロツク源（Ｍ６）と、より成 るメモリ装置において、 前記クロツク源からの第１のクロツク位相に応動して、所定値にプリチヤージし 、ダミー・ビツト線が完全にプリチヤージされたときに出力を発生するダミー・ ビツト線６０と、 第１のクロツク位相およびダミー・ビツト線の出力信号に応動して、前記第１の クロツク位相と前記ダミー・ビツト線出力信号が共に存在するときに出力信号を 発生し、その出力信号をクロツク源に対する入力として加えてクロツク源の第２ のクロツク位相を初期化する作用をするラツチ手段６８とにより特徴づけられる メモリ装置。
2. ２．請求の範囲第１項に従つて形成されたメモリ装置において、ダミー・ビツト 線はＮ本のビツト線よりゆつくりした速度でプリチヤージを行うことを特徴とす るメモリ装置。
3. ３．請求の範囲第１項に従つて形成されたメモリ装置において、ダミー・ビツト 線はメモリ・アレイの各々のメモリ・セルと同様な幾何学的形状を有する複数個 のトランジスタ素子（６２１−６２Ｎ）より成ることを特徴とするメモリ装置。
4. ４．請求の範囲第１項に従つて形成されたメモリ装置において、ラツチ手段はフ リツプ・フロツプ回路より成り、第１のクロツク位相は第１の入力（ＣＫ）とし てフリツプ・フロツプに加えられ、ダミー・ビツト線の出力信号は第２の入力（ Ｄ）としてフリツプ・フロツプに加えられることを特徴とするメモリ装置。