JPS6344400A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6344400A JPS6344400A JP61187115A JP18711586A JPS6344400A JP S6344400 A JPS6344400 A JP S6344400A JP 61187115 A JP61187115 A JP 61187115A JP 18711586 A JP18711586 A JP 18711586A JP S6344400 A JPS6344400 A JP S6344400A
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- JP
- Japan
- Prior art keywords
- word line
- sense amplifier
- signal
- latch type
- type sense
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000001514 detection method Methods 0.000 abstract description 4
- 230000007704 transition Effects 0.000 abstract description 4
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置に関し、特にそのラッチ型セ
ンスアンプの制御方式に関するものである○ 従来の技術 従来のアドレス変化全検出して、内部動作の同期信号を
発生させる半導体記憶装置を第３図に示す。信号のタイ
ミングを第４図に示す。アドレス信号ムｉが入力すると
、その変化をアドレス遷移検出回路１０ｏが検出して、
プリチャージ信号φ、及びワード線駆動信号φＷを発生
させる。ワード線駆動信号φ、によりダミーワード線の
電位が立ち上がる。この信号を検出して、遅延手段４ｏ
により、Ｔ、の期間遅延させてラッチ型センスアンプ７
０の制御信号φＬｋ発生させる。
ンスアンプの制御方式に関するものである○ 従来の技術 従来のアドレス変化全検出して、内部動作の同期信号を
発生させる半導体記憶装置を第３図に示す。信号のタイ
ミングを第４図に示す。アドレス信号ムｉが入力すると
、その変化をアドレス遷移検出回路１０ｏが検出して、
プリチャージ信号φ、及びワード線駆動信号φＷを発生
させる。ワード線駆動信号φ、によりダミーワード線の
電位が立ち上がる。この信号を検出して、遅延手段４ｏ
により、Ｔ、の期間遅延させてラッチ型センスアンプ７
０の制御信号φＬｋ発生させる。
発明が解決しようとする問題点
従来の方式では、ラッチ型センスアンプの制御信号φＬ
を、ワード線駆動信号φ１によって立ち上がったダミー
ワード線の信号を検出し、遅延手段によりＴ、の期間遅
延させて生成している。したがって、どのワード線に対
しても、同一のタイミングでラッチ型センスアンプの制
御信号φ、が生成される。ところが、個々のワード線に
ついて、アドレスデコード時間のばらつき、ワード線遅
延のばらつき等があるため、ダミワード線１１０の立ち
上がりＷｉｄより速く立ち上がるワード線Ｗｉｆ。
を、ワード線駆動信号φ１によって立ち上がったダミー
ワード線の信号を検出し、遅延手段によりＴ、の期間遅
延させて生成している。したがって、どのワード線に対
しても、同一のタイミングでラッチ型センスアンプの制
御信号φ、が生成される。ところが、個々のワード線に
ついて、アドレスデコード時間のばらつき、ワード線遅
延のばらつき等があるため、ダミワード線１１０の立ち
上がりＷｉｄより速く立ち上がるワード線Ｗｉｆ。
遅く立ち上がるワード線Ｗ１ｓがあり、ラッチ型センス
アンプの制御信号φ、が、それぞれのワードに対しては
ばらばらのタイミングで発生することになる。特に、ワ
ード線が遅く立ち上がる場合Ｗ工、には、ピント線にメ
モリセルのデータが読み出される前に、センスアンプの
制御信号が発生することになり誤動作の原因となる。
アンプの制御信号φ、が、それぞれのワードに対しては
ばらばらのタイミングで発生することになる。特に、ワ
ード線が遅く立ち上がる場合Ｗ工、には、ピント線にメ
モリセルのデータが読み出される前に、センスアンプの
制御信号が発生することになり誤動作の原因となる。
本発明は、かかる点に鑑みてなされたもので、選択され
たワード線に対して、常に一定のタイミングでラッチ型
センスアンプの制御信号全発生する半導体記憶装置全提
供するものである。
たワード線に対して、常に一定のタイミングでラッチ型
センスアンプの制御信号全発生する半導体記憶装置全提
供するものである。
問題点全解決するための手段
そこで本発明の半導体記憶装置は、ビット線をプリチャ
ージする信号を用いて、第１の節点もしくは複数個の節
点をプリチャージする手段と、ワード線をゲートに入力
しソースを接地し、ドレイン全前記第１の節点もしくは
前記複数個の節点の１つに接続したＭＯ３ＦＸＴｇ各ワ
ード線ごとに設けて、前記第１の節点もしくは前記複ｒ
４′ｉ個の節点で得られる信号を用いてラッチ型センス
アンプの制御信号を生成する手段を有することを特徴と
するものである。
ージする信号を用いて、第１の節点もしくは複数個の節
点をプリチャージする手段と、ワード線をゲートに入力
しソースを接地し、ドレイン全前記第１の節点もしくは
前記複数個の節点の１つに接続したＭＯ３ＦＸＴｇ各ワ
ード線ごとに設けて、前記第１の節点もしくは前記複ｒ
４′ｉ個の節点で得られる信号を用いてラッチ型センス
アンプの制御信号を生成する手段を有することを特徴と
するものである。
作用
選択されたワード線の信号全直接検出することで、それ
ぞれのワード線の立ち上が９に対して、常に一定のタイ
ミングでラッチ型センスアンプの制御信号を生成する。
ぞれのワード線の立ち上が９に対して、常に一定のタイ
ミングでラッチ型センスアンプの制御信号を生成する。
実施例
以下、図面に基づいて本発明について更に詳しく説明す
る。第１図は、本発明にかかる半導体記憶装置の一実施
例の内部同期式半導体記憶装置を示す。第２図は信号の
タイミングを示す。アドレス人工が入力すると、アドレ
ス遷移検出回路１００により、ビット線プリチャージ信
号φ、とワード線駆動信号φ１が生成される。プリチャ
ージ手段１０により、第１の節点１はハイレベルにプリ
チャージされる。アドレスデコード後、選択されたワー
ド線の電位が立ち上がり、それぞれのワード線２，３・
・・・・・ｎとゲート接続しであるｎチャンネルＭＯ５
ＦＥＴ２０のうち選択されたワード線とゲート接続した
ｎチャンネルＭＯ３ＦＩＣＴがオンして、第１の節点１
がディスチャージされる。第１の節点１で得られる信号
を、反転手段３０で反転し、遅延手段４０でで、の期間
遅延させて、ラッチ型センスアンプの制御信号φＬｋ生
成する。
る。第１図は、本発明にかかる半導体記憶装置の一実施
例の内部同期式半導体記憶装置を示す。第２図は信号の
タイミングを示す。アドレス人工が入力すると、アドレ
ス遷移検出回路１００により、ビット線プリチャージ信
号φ、とワード線駆動信号φ１が生成される。プリチャ
ージ手段１０により、第１の節点１はハイレベルにプリ
チャージされる。アドレスデコード後、選択されたワー
ド線の電位が立ち上がり、それぞれのワード線２，３・
・・・・・ｎとゲート接続しであるｎチャンネルＭＯ５
ＦＥＴ２０のうち選択されたワード線とゲート接続した
ｎチャンネルＭＯ３ＦＩＣＴがオンして、第１の節点１
がディスチャージされる。第１の節点１で得られる信号
を、反転手段３０で反転し、遅延手段４０でで、の期間
遅延させて、ラッチ型センスアンプの制御信号φＬｋ生
成する。
この結果、ワード線の立ち上がりの速い遅いに関係なく
、どのワード線が選択されても選択されたワード線が立
ち上がってから常にＴ、という一定期間後にラッチ型セ
ンスアンプの制御信号が発生する半導体記憶装置を構成
している。６０はメモ’）セル、了０はラッチ型センス
アンプ、 ５ｏｆｌ’ｙトレステコーダー、９０は出力
バノファーである。
、どのワード線が選択されても選択されたワード線が立
ち上がってから常にＴ、という一定期間後にラッチ型セ
ンスアンプの制御信号が発生する半導体記憶装置を構成
している。６０はメモ’）セル、了０はラッチ型センス
アンプ、 ５ｏｆｌ’ｙトレステコーダー、９０は出力
バノファーである。
内部同期式でなく、外部から同期信号とアドレスを与え
る同期式の場合でも、同等の効果が得られる。
る同期式の場合でも、同等の効果が得られる。
発明の効果
以上述べてきたように本発明によれば、ワード線信号の
立ち上がりのばらつきに関係なく選択されたワード線に
対して常に一定のタイミングでラッチ型センスアンプの
制御信号全発生する半導体記憶装置を提供できる。これ
により、デコード時間のばらつき、プロセスのばらつき
全補償でき、誤動作を防止できる。また、温度、電源マ
ージンなどの設定が容易にできる。
立ち上がりのばらつきに関係なく選択されたワード線に
対して常に一定のタイミングでラッチ型センスアンプの
制御信号全発生する半導体記憶装置を提供できる。これ
により、デコード時間のばらつき、プロセスのばらつき
全補償でき、誤動作を防止できる。また、温度、電源マ
ージンなどの設定が容易にできる。
第１図は本発明の一実施例における半導体記憶装置の回
路図、第２図は第１図における信号のタイミング図、第
３図は従来における半導体記憶装置の回路図、第４図は
第２図における信号のタイミング図である。 １・・・・・・第１の節点、１０・・・・・・プリチャ
ージ手段、２０・・・・・・ｎチャンネルＭＯＳ Ｆ
Ｅ Ｔ、 ３ｏ山川用転手段、４０・・・・・・遅延手
段、５０・・・・・・ビット線プリチャージ手段、６０
・・・・・・メモリセル、７０・川・・ラッチ型センス
アン７’、８０・・・・・・アドレスデコーダー、９０
・・・・・・出力ハノフ７−．１００・・・・・・アド
レス遷移検出回路、Ａｉ・・・・・・アドレス入力、φ
２・・・・・・プリチャージ信号、φ１・・・・・・ワ
ード線駆動信号、φ、・・・・・・ラッチ型センスアン
プ制御信号。
路図、第２図は第１図における信号のタイミング図、第
３図は従来における半導体記憶装置の回路図、第４図は
第２図における信号のタイミング図である。 １・・・・・・第１の節点、１０・・・・・・プリチャ
ージ手段、２０・・・・・・ｎチャンネルＭＯＳ Ｆ
Ｅ Ｔ、 ３ｏ山川用転手段、４０・・・・・・遅延手
段、５０・・・・・・ビット線プリチャージ手段、６０
・・・・・・メモリセル、７０・川・・ラッチ型センス
アン７’、８０・・・・・・アドレスデコーダー、９０
・・・・・・出力ハノフ７−．１００・・・・・・アド
レス遷移検出回路、Ａｉ・・・・・・アドレス入力、φ
２・・・・・・プリチャージ信号、φ１・・・・・・ワ
ード線駆動信号、φ、・・・・・・ラッチ型センスアン
プ制御信号。
Claims (1)
- ビット線をプリチャージする信号を用いて、第１の節
点もしくは複数個の節点をプリチャージする手段と、ワ
ード線をゲートに入力し、ソースを接地し、ドレインを
前記第１の節点もしくは前記複数個の節点の１つに接続
したＭＯＳＦＥＴを各ワード線ごとに設けて、前記第１
の節点もしくは前記複数個の節点で得られる信号を用い
て、ラッチ型センスアンプの制御信号を生成する手段を
有してなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187115A JPS6344400A (ja) | 1986-08-08 | 1986-08-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187115A JPS6344400A (ja) | 1986-08-08 | 1986-08-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344400A true JPS6344400A (ja) | 1988-02-25 |
Family
ID=16200367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61187115A Pending JPS6344400A (ja) | 1986-08-08 | 1986-08-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344400A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245488A (ja) * | 1988-03-28 | 1989-09-29 | Nec Corp | ランダムアクセスメモリ |
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0349096A (ja) * | 1988-09-30 | 1991-03-01 | Texas Instr Inc <Ti> | ビットラインラッチ用検知増幅器 |
| JP2002367377A (ja) * | 2001-06-12 | 2002-12-20 | Fujitsu Ltd | スタティックｒａｍ |
| KR100402245B1 (ko) * | 2001-09-18 | 2003-10-17 | 주식회사 하이닉스반도체 | 메모리 장치 |
| WO2005024838A1 (ja) * | 2003-09-04 | 2005-03-17 | Nec Corporation | 半導体記憶装置 |
| US8300490B2 (en) | 2009-05-12 | 2012-10-30 | Fujitsu Semiconductor Limited | Semiconductor memory and system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076095A (ja) * | 1983-09-30 | 1985-04-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61500513A (ja) * | 1983-11-25 | 1986-03-20 | アメリカン テレフオン アンド テレグラフ カムパニ− | グリッチ・ロックアウト回路を有するメモリ装置 |
| JPS6224495A (ja) * | 1985-07-23 | 1987-02-02 | Nec Corp | 半導体記憶装置 |
-
1986
- 1986-08-08 JP JP61187115A patent/JPS6344400A/ja active Pending
Patent Citations (3)
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| WO2005024838A1 (ja) * | 2003-09-04 | 2005-03-17 | Nec Corporation | 半導体記憶装置 |
| US8300490B2 (en) | 2009-05-12 | 2012-10-30 | Fujitsu Semiconductor Limited | Semiconductor memory and system |
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