JPS622393B2 - - Google Patents

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JPS622393B2
JPS622393B2 JP57172152A JP17215282A JPS622393B2 JP S622393 B2 JPS622393 B2 JP S622393B2 JP 57172152 A JP57172152 A JP 57172152A JP 17215282 A JP17215282 A JP 17215282A JP S622393 B2 JPS622393 B2 JP S622393B2
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Japan
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signal
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JP57172152A
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Eiji Noguchi
Keizo Aoyama
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Fujitsu Ltd
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Fujitsu Ltd
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Priority to EP83305970A priority patent/EP0107415B1/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はスタテイツクメモリ回路に係り、特に
ビツト線を等電位とするためのリセツトを入力ア
ドレス信号の変化時から少なくともアクセス時間
が経過してから次に入力アドレス信号が変化する
までの期間に行なうことによつて高速動作を確実
にしたメモリ回路に関する。
(2) 技術の背景 近時、メモリ回路の高速読出し動作を保証する
ために、メモリセルに対するアクセス前にビツト
線対の電位を、例えばハイ（Ｈ）レベルとロー
（Ｌ）レベルの中間レベルといつた、所定レベル
にリセツトしておくことにより、読み出し時にお
けるビツト線電位のＨレベルまたはＬレベルへの
遷移を高速化する技術が採用されている。この場
合、ワード線電位の立上り時にはビツト線電位は
確実にリセツトされていなければならない。
(3) 従来技術の問題点 従来、ビツト線電位のリセツトは、後に詳述す
る如く、入力アドレス信号の変化直後に行なつて
いた。しかしながら、メモリ回路の高速化に伴な
つて、入力アドレス信号の変化から、デコーダの
出力であるワード電位の立上り迄の時間は短くな
つており、ビツト線電位のリセツト前にワード線
電位が立上つてしまうことがあつた。このため、
メモリセルの記憶内容が破壊されてしまつたり、
アクセスが遅れたりするという問題があつた。
(4) 発明の目的 本発明は、前述の従来技術における問題にかん
がみ、メモリ回路において、入力アドレス信号の
変化時の前にビツト線位を次のサイクルにそなえ
てリセツトしておくという構想に基づき、メモリ
セルの記憶内容を破壊することなく高速読出し動
作を可能にしたスタテイツクメモリ回路を提供す
ることにある。
(5) 発明の構成 上記の目的を達成するための本発明の要旨は、
入力アドレス信号の変化に基づいて少なくとも１
つのメモリ回路ブロツクをリセツトするリセツト
手段を備えたスタテイツクメモリ回路であつて、
該リセツト手段は該入力アドレス信号が変化し、
少なくともアクセス時間だけ経過してから次に該
入力アドレス信号が変化するまでの期間にリセツ
ト信号を発生するリセツト信号発生回路を具備
し、該リセツト信号によつて該メモリ回路ブロツ
クを次のサイクルに備えてリセツトするようにし
たことを特徴とするスタテイツクメモリ回路にあ
る。
(6) 発明の実施例 以下、本発明の実施例を従来例と比較しながら
添附の図面に基づき説明する。
第１図は本発明の一実施例によるスタテイツク
メモリ回路の１メモリセルをその周辺回路を示す
ブロツク回路図である。第１図おいて、MCはブ
ビツト線対BL，とワード線WLの交差部に配
設されたメモリセル、RBは行アドレス入力RAIN
を受け取る行アドレスバツフア、RDは行アドレ
スバツフアRBから出力されるアドレス情報に基
づいてワード線WLの電位をＨレベルまたはＬレ
ベルにする行デコーダ、CNGは行アドレス入力
RAINの変化を検出してパルスφ０を発生するア
ドレス変化検出回路である。本発明により、遅延
回路DLとリセツト信号発生回路RGが設けられて
いる。遅延回路DLはアドレス変化検出回路CNG
の出力信号φ０の立上りから少なくともアクセス
時間だけ遅れて立上るパルスを形成する。リセツ
トパルス発生回路PGは遅延回路DLの出力とアド
レス変化検出回路CNGの出力φ０とを受けて、
行アドレス入力RAINの変化の前にＨレベルとな
るリセツト信号φ１を形成する。リセツト信号φ
１はメモリセルMC内のビツト線リセツト用トラ
ンジスタQ1のゲートに印加されると共に、プ
リ・チヤージ用トランジスタQ2，Q3のゲートに
も印加される。
従来は、遅延回路DL，リセツト信号発生回路
PGが存在しておらず、アドレス変化検出回路
CNGの出力パルスφ０そのものをリセツト信号
として用いるか、又はそのパルス巾を必要に応じ
て変化させた信号φをリセツト信号として用いて
いた。すなわち、行アドレス入力RAINの変化の
直後に、所望のメモリ回路ブロツクをリセツトし
ていた。この従来方式の問題点を第２図によつて
説明する。第２図に示されるように、行アドレス
入力RAINの変化に応じて形成されたパルスφ０
の立上りに応じて立上り、ビツト線BL，の電
位のリセツトに必要な時間t0の後に立下る信号φ
が形成されている。この信号φがトランジスタ
Q1，Q2，Q3のゲートに印加されているとこれら
が導通し、ビツト線BL，の電位はＨレベルと
Ｌレベルの中間のレベルにリセツトされる。この
後、行デコーダRDがワード線WLを選択してＨ
レベルに立上げると、メモリセルMCの記憶内容
に応じてビツト線BL，の一方がＨレベル、他
方がＬレベルに遷移する。ビツト線電位がリセツ
トされていたので、この遷移は短時間で行なわれ
る。しかしながら、図に点線で示す如く、ワード
線WLの電位がリセツト信号φの立下り前に立上
つたときに問題が生じる。すなわち、前回の読出
しサイクルで、ビツト線BLとの間に接続され
ている他の図示しないメモリセルのデータを読み
出した結果、ビツト線BLがＨレベル、ビツト線
がＬレベルになつたとし、今回の読出しサイ
クルで前回と反対のデータを記憶しているメモリ
セルMCがアクセスされるとする。従つて、アク
セス前は、メモリセルMCのビツト線BL側のノー
ドＮはＬレベル、ビツト線側のノードはＨ
レベルである、ワード線WLが立上つた時点でビ
ツト線電位がいまだにリセツトされていない場
合、ビツト線の電位は前回の読出しサイクル
におけるＬレベルを保つている。従つてノード
のＨレベルはトランジスタQ5を通して放電され
てＬレベルになり、メモリセルMCの内容が破壊
されることがある。また、たとえばメモリセル
MCの内容が破壊されなかつた場合でも、ビツト
線BL，の電位はリセツトされないので、図に
点線で示すごとく、ビツト線BLの立下り、ビツ
ト線の立上りは遅くなり、高速読み出しが出
来ない。
このような、メモリセルの内容の破壊または読
み出し速度の低下を防ぐためには、リセツト信号
φの巾を狭くして、ワード線WLの立上り前にビ
ツト線をリセツトすればよいが、メモリの高速化
に伴なつて、アドレス変化からワード線の立上り
までの時間は短くなつており、従つて信号φのパ
ルス巾は極めて狭くしなければならず、この狭い
パルス巾の信号φではビツト線をリセツトするこ
とはできなくなつてきている。
本発明においては、行アドレス信号RAINの変
化の前に次のサイクルに備えてリセツト信号を発
生させておくことにより、上記従来形における問
題点を解決した。
第３図は第１図に示した実施例によるリセツト
動作を説明するための波形図である。第１図およ
び第３図において、遅延回路DLはアドレス変化
検出回路CNGから出力されるパルスφ０をアク
セス時間より長い時間ｔdだけ遅延させたパルス
信号を形成し、リセツト信号発生回路RGは、遅
延回路DLの出力パルスの立上りに応じて立上
り、遅延時間ｔdの後の最初のパルスφ０の立上
りに応じて立下るリセツト信号φ１を形成する。
従つて、リセツト信号φ１は行アドレス入力
RAINの変化から時間ｔdの後に発生し、次のアド
レス変化で立下る。リセツト信号φ１によりビツ
ト線BL，が中間レベルにリセツトされた後
は、セルに記憶された情報の破壊を防ぐためにワ
ード線WLを非選択すなわちＬレベルに設定して
おく必要がある。リセツト信号φ１はアドレス変
化の前に次のサイクルに備えて発生しているの
で、アドレス変化時にはビツト線BL，の電位
はＨレベルとＬレベルの中間レベルにリセツトさ
れており、従つて、アドレス変化後のワード線
WLの立上りがいくら早くてもメモリセルMCの
内容が破壊されることはなく、メモリセルMCの
内容に応じて速やかにビツト線BL，がＨレベ
ル、Ｌレベルに遷移する。なお、メモリセルから
の情報を読み出し後ビツト線に接続されているセ
ンスアンプ（図示せず）の出力をラツチした後に
ビツト線電位をリセツトするようにすれば、セン
スアンプからの読み出し信号がビツト線電位のリ
セツトにより破壊されることはない。センスアン
プからの読み出し信号をラツチする技術について
は、すでに本出願人により、特開昭第57−50098
号に詳述されている。
第１図における遅延回路DLはインバータを直
列接続したものを用いて遅延パルスを形成する
か、又はメモリ回路内部の回路動作と同一のタイ
ミングで動作するダミー回路を設け、このダミー
回路のタイミングを基準として遅延パルスを形成
すればよい。また、アドレス変化検出回路CNG
の回路構成も、上記特願昭第57−50098号に開示
されている。
本発明の第２の実施例を第４図および第５図に
よつて説明する。
第１図の回路では、第４図に示すように、時刻
t1における行アドレス入力RAINの変化の後の遅
延時間ｔdの間の時刻t2において再び行アドレス
入力RAINが変化した場合、時刻t2の前にはリセ
ツト信号φ１は形成されないため、ビツト線電位
はリセツトされない。このように、最小アクセス
時間より短い時間内で行アドレス入力RAINが変
化することは、２つの行アドレス入力の変化のタ
イミングが若干ずれること等により起り得る。最
小アクセス時間より短時間の間に生じた行アドレ
ス入力の変化に際してもビツト線電位をリセツト
するために、第２の実施例においては、リセツト
信号φ１を反転した信号φ２と、アドレス変化検
出回路CNG（第１図）の出力パルスφ０との
ANDを取り、これを一定パルス巾t0の信号φ２に
し、この信号φ２とリセツト信号φ１とのORを
取ることにより第２のリセツト信号φ３を得る。
この第２のリセツト信号φ４をメモリセルMC内
のトランジスタQ1，Q2，Q3のゲートに印加する
ことにより、アクセス時間より長い時間間隔での
アドレスの変化の前のみならず、アクセス時間よ
り短い時間内でのアドレスの変化に対してもビツ
ト線電位はリセツトされる。
第４図に示した信号φａ，φ２，φ３は第５図
の論理回路により得られる。第５図において、遅
延回路１は第１のリセツト信号φ１を微小時間ｔ
d１だけ遅延させ、インバータ２は遅延回路１の
出力を反転させて信号φａを得、ANDゲート３
により信号φ０とφａのANDを取つて単安定マ
ルチバイブレータ４に入力され、その出力φ２は
信号φ１と共にORゲート５に入力され、ORゲー
ト５の出力に第２のリセツトφ３を得る。信号φ
２，φ３はビツト線BL，をリセツトするのに
充分なパルス巾を持つている。
第４図および第５図に示した第２の実施例によ
れば、アクセス時間より長い時間間隔で変化する
アドレス入力に対してはアドレス変化の前に次の
サイクルに備えてリセツトパルスが形成されるの
で第１の実施例同様の効果が得られ、アクセス時
間より短時間で変化するアドレス入力に対しては
従来同様のビツト線電位のリセツトが行われる。
本発明の第３の実施例を第６図および第７図に
よつて説明する。
第１図の回路では、第１のリセツト信号がＨレ
ベルのときに書込み動作を行おうとすると、書込
み特性が悪化するか又は書込み出来ないという問
題が生じる可能性がある。そこで第３の実施例に
おいては、第６図に示すように、書込み制御信号
がＬレベルの時、すなわち書込み期間中は第
１のリセツト信号φ１を禁止する。このために、
第７図に示す如く、第１のリセツト信号φ１と書
込み制御信号とのANDを取つて、第６図に示
される第３のリセツト信号φ５を得、この第３の
リセツト信号φ５を第１図のメモリセルMC内の
トランジスタQ1，Q2，Q3のゲートに印加するこ
とにより、リセツト信号による書込特性への悪影
響は回避される。
なお、第６図に示すように、書込み制御信号
の巾が遅延時間ｔdより広い場合は、第３の
リセツト信号φ５の巾は狭くなるが、一般にスタ
テイツクRAMではアドレス変化前のＨレベルの
巾は一定値TWRに規定されており、従つて第３
のリセツト信号φ５のパルス巾は最低でもTWR
だけは保証されている。
(7) 発明の効果 以上説明したように、本発明により、アドレス
変化の前に次のサイクルに備えてリセツトパルス
を発生させておくことにより、アドレス変化後の
ワード線の立上りがいくら早くてもメモリセルの
内容が破壊されることなく確実にビツト線対がリ
セツトされるので、所望のメモリ回路ブロツクに
おける高速読出し動作が確実になる。
【図面の簡単な説明】
第１図は本発明の一実施例によるスタテイツク
メモリ回路の１メモリセルとその周辺回路を示す
ブロツク回路図、第２図は従来の読出し動作とそ
の問題点を説明するための波形図、第３図は第１
図の回路の動作を説明するための波形図、第４図
は本発明の第２の実施例を説明するための波形
図、第５図は第４図に示した第２のリセツト信号
を形成する論理回路を示す回路図、第６図は本発
明の第３の実施例を説明するための波形図、そし
て第７図は第６図に示した第３のリセツト信号を
形成する論理回路を示す回路図である。 RAIN……行アドレス入力、RB……行アドレス
バツフア、RD……行デコーダ、MC……メモリ
セル、CNG……アドレス変化検出回路、DL……
遅延回路、RG……リセツト信号発生回路。

Claims (1)

    【特許請求の範囲】
  1. １ 入力アドレス信号の変化に基づいて少なくと
    も１つのメモリ回路ブロツクのビツト線対をリセ
    ツトするリセツト手段を備えたスタテイツクメモ
    リ回路であつて、該リセツト手段は該入力アドレ
    ス信号が変化し、少なくともアクセス時間だけ経
    過してから次に該入力アドレス信号が変化するま
    での期間にリセツト信号を発生するリセツト信号
    発生回路を具備し、該リセツト信号によつて該メ
    モリ回路ブロツクのビツト線対を次のサイクルに
    備えてリセツトするようにしたことを特徴とする
    スタテイツクメモリ回路。
JP57172152A 1982-09-30 1982-09-30 スタテイツクメモリ回路 Granted JPS5963091A (ja)

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