KR920010979B1 - 메모리 장치 - Google Patents

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Abstract

내용 없음.

Description

[발명의 명칭]
메모리 장치
[도면의 간단한 설명]
제1도는 본 발명의 그리치 폐쇄회로를 포함하는 엔모스 램.
제2도는 본 발명의 작동을 설명하기 위한 제1도와 관련된 타이밍 다이어그램.
[발명의 상세한 설명]
[발명의 배경]
1. 발명의 범위
본 발명은 메모리 장치용 그리치 록 아우트 회로에 관한 것이며, 특히, 시스템 클록이 표준 클록 소오스에서 교대 클록 소오스로 스위치될 때 부정확한 데이터(그리치)가 수록되는 것을 방지하기 위한 장치에 관한 것이다.
2. 종래 기술의 설명
어떤 이유에 의해 사용중인 클록신호가 사라질 때 다른 콜록 소오스로 스위치되는 능력이 요구되는 것은 메모리 시스템에 있어서 특이한 것은 아니다. 상기 교대 클록은 전형적으로 다른 위상을 가져서 한주기동안에 클록 입력상에 메모리칩이 매우 좁은 클록펄스 또는 그리치를 수신한 가능성이 존재한다. 따라서, 상기 그리치가 부적절하게 데이타 비트를 시스템내에 수록하므로, 상기 그리치를 록 아우스트시키는 것이 바람직하다.
[발명의 요약]
본 발명은 메모리 장치용 그리치 록 아우트 회로에 관한 것이며, 특히 더미 비트 라인이 메모리 장치에 추가되는 장치에 관한 것이며 상기 장치는 항상 제1클록 위상에서는 사전 충전되며 제2클록 위상에서는 방전된다. 더미라인의 상태는 제1클록위상으로 래치되며 클록 발셍기로 궤환되어 제2클록위상이 개시되는 것을 제어한다.
본 발명은 또한 온-칩 회로의 최소 추가에 의해 램상에 부적절한 충전회로를 록 아우트 시키기 위한 장치를 제공하는 것이다.
본 발명은 또한 실제 비트라린을 가장 정확하게 나타내는 더미라인을 제공하 즉, 비트라인을 기하학적으로 실제 비트라인과 매우 유사하게 하여 캐패시턴스 트랙이 실제 비트라인과 가능한 근접되게 한다.
본 발명은 또한 실 비트라인을 천천히 충전시키는 더미 비트라인을 제공하여, 모든 실 비트라인이 메모리셀을 유효하게 판독 또난 수록하기 전에 완전히 사전 충전되게 한다.
[발명의 상세한 설명]
엔모스 폴리셀 디자인의 램에는 전형적으로 두 개의 위상클록 작동이 사용된다. 클록위상 ø1이하이면, 입력, 출력, 어드레스 래치가 가능하게 되며, 비트라인이 사전 충전된다. 클록위상 ø2가 하이가 되면, 모든 입력 및 출력래치는 폐쇄되며, 램 셀의 어드레스된 열은 어세스되며, 유효한 데이터는 램을 판독하거나 수록함으로 비트 라인상에 설정된다. 만약 사전 충전되는 시간이 충분하지 못하면, 비트라인은 알려지지 않은 상태로 되어서, 램 셀의 열의 연속적인 어세싱은 비트 라인상의 상기 알려지지 않은 상태를 허용하여 셀 내에 저장되며, 저장된 데이터를 변경시킨다. 만약, 램이 타임 슬롯 정보를 저장하면, 소비지에게 손해를 끼친다.
따라서, 부적절하게 비트라인을 사전충전시키는 그리치를 록 아우트 시키는 것이 바람직하다. 본 발명에 부합되는 록 아우트를 이행할 수 있는 장치가 제 도에 도시되어 있다. 제1도의 형태는 단지 예로서 나타낸 것이다. 왜냐하면, 본 발명의 록 아우트 회로는 다른 트랜지스터 장치와 함께 정적 또는 동적 램 장치로 사용될 수 있으며, 도시된 2중 비트라인, 크로스-커플 셀 형태에 제한될 필요는 없다.
본 발명의 록 아우트 회로의 작동을 설명하기 전에 전형적인 램에 관한 작동 시퀀스를 간략하게 설명하기로 한다. 램작동이 개시될 때, 제1클록위상ø1이 노어 게이트(22,제1도)를 통과하여, 매스터 클록 MC(도시되어 있지 않음)에 의해 발생하여 난 인버팅 증폭기(26)의 출력단에서 발생한다. 제1클록위상 ø1은 난인버팅 증폭기(26)으로부터 출력 통로를 따라 이동하며 계속해서 게이트 입력으로서 다수의 사전충전 게이트(121)-(12N)에 인가된다. 여기서 N은 램의 셀 어레이 구조의 크기로 정의한다.
각각의 사전충전게이트(12i)는 한쌍의 트랜지스터(14i) 및 (16i)를 구비한다. 여기서, 각 트랜지스터의 소오스 입력은 함께 결합되며 통상 5볼트인 장치의 포지티브 공급원에 접속된다. 클록위상 ø1은 각 트랜지스터(141)-(14N),(161)-(16N)의 게이트 단자에 인가되며, 관련된 사전충전 게이트를 형성하는 각 트랜지스터의 드레인 단자는 비트라인과 결합된다. 즉, 트랜지스터(141) 및(161)의 드레인 단자는 비트라인(181)에 결합되며, 트랜지스터(142) 및(162)의 드레인 단자는 비트라인(182)에 결합되며, 트랜지스터(14N) 및 (16N)의 드레인 단자는 비트라인(18N)에 결합된다. 클록위상 ø1이 게이트 입력으로서 트랜지스터 (141)-(14N) 및 (161)-(16N)에 인가될 때, 사전충전 게이트(121)-(12N)는 활성화되어, 소오스 입력단에 5볼트가 나타나는 것을 허용하며 장치를 통해 드레인 단자를 통과하여 비트라인(181)-(18N)을 사전충전시킨다.
오버래핑 클록위상 ø1및 클록위상ø2가 오버래핑 되는 것을 방지하기 위해 클록위상 ø2는 매스터 클록 MC 및 RW신호로부터 발생한다. 따라서, 제1도에 도시된 바와 같이, 신호는 MC로부터 보내지며 인터버(20)에 인가되며 한쌍의 크로스-커플로 된 노어 게이트(22) 및 (24)에 인가된다. 판독 또는 수록(RW)신호가 플립-플롭(10)의 D입력에 나타날 때, 플립-플롭(10)을 통과하여 출력에 나타난다. 여기서 판독입력신호(R)는
Figure kpo00001
출력을 하이로 되게하며 수록입력신호(W)는 Q출력을 하이로 되게 한다. 플립-플롭(10)의 Q출력은 제1입력으로 앤드 게이트(28)에 인가된다. 여기서 앤드 게이트(28)에 인가되는 제2입력은 노어 게이트(24)의 출력이다. 유사하게, 플립-플롭(10)의 Q출력은 제1입력으로서 앤드 게이트(30)에 인가된다. 여기서, 노어 게이트(24)의 출력도 역시 입력으로서 인가된다. 따라서, 판독 또는 수록 작동중의 하나는 MC로부터 정확한 신호가 크로스-커플된 노어 게이트(22) 및 (24)를 통과할때까지 개시되지 않는다. 앤드 게이트(32)의 작동과마찬가지로 이하, 앤드 게이트(28) 및 (30)에 인가되는 추가되는 입력을 본 발명의 작동과 관련시켜 설명하기로 한다.
정확한 메모리 셀이 어세스되기 위해 요구되는 셀의 어드레스는 메모리 어레이에 전달되어야 한다. 이것은 제1도에 도시된 바와같이 다수의 어드레스 래치 (341)-(34M)와, 여기서 M은 어레이내의 셀의 전체수와 동일함, 어드레스 디코딩 회로(36)를 사용함으로 이행된다. 어드레스 래치 각각은 분리된 어드레스 신호 (A1)-(AM)에 응답하며, 여기서 각각의 어드레스 신호는 메모리셀과 1대 1의 관계로 된다. 어드레스 디코딩 회로 작동은 어드레스 신호 (A1)-(AM)가 나타나는 것을 결정함으로 셀중의 어느 것이 활성화되는가를 결정한다. 상기 정보는 어드레스 디코딩 회로(36)의 출력을 통과하여 정확한 워드라인 (381)-(38N)에 인가된다.
상술한 바와 같이, 특정 셀로부터의 정보가 판독되면, 앤드 게이트(28)는 판독 제어회로를 통과하여 다수의 출력 분리게이트 (42l)-(42N)를 작동하게 하며. 여기서, 각 분리 게이트는 어레이의 분리비트라인과 관련된다. 제1도에 도시된 바와 같이, 각각의 분리게이트(42i) 는 한쌍의 트랜지스터(44i) 및 (46i)를 구비하며, 여기서 앤드게이트(28)의 판독 가능 출력신호는 각 트랜지스터 (44l)-(44N) 및 (46l)-(46N)의 게이트입력에 인가된다. 트랜지스터(44i) 및 (46i)쌍의 소오스 입력은 제1도에 도시된 바와같이 관련 비트라인(18i)의 대향편에 접속된다. 따라서, 만약 판독 가능 신호가 한쌍의 트랜지스터(44i) 및 (46i)의 게이트 입력에 나타나면, 출력분리게이트(42i)는 해체되며, 비트라인(18i)을 따르는 셀중의 하나를 어드레싱함으로 관련 비트라인(18i)을 따라 나타나는 충전은 출력분리게이트(42i)을 통과한다. 분리게이트(42i)로부터의 출력은 계속해서 관련 출력 래치(48i)을 통과하여, 여기서 다수의 출력래치 (48l)- (48N)는 다수의 분리게이트 (42l)-(42N)와 1대 1관계가 된다. 따라서, 제1도에 도시된 바와 같이, 출력래치(48i)의 출력은 비트라인(18i)을 따르는 어드레스된 메모리 셀로부터의 요구되는 데이터 비트(DO1)이다.
상술한 판독 프로세스와 유사한 방법으로, 데이터는 셀 어레이를 형성하는 어떤 메모리 셀내에 전달되어 저장된다. 이 경우, 플립-플롭(10)의 D입력에 인가되는 수록입력신호는 플립-플롭(10)의 Q출력을 토글하며 앤드 게이트(30)을 가능하게 한다. 수록 가능신호는 다수의 입력분리게이트 (50l)-(50N)를 따라 통과하며, 여기서 각 입력분리게이트는 어레이의 분리된 비트라인과 관련된다. 제1도에 도시된 각 입력분리게이트는 한쌍의 트랜지스터(52i) 및 (54i)를 구비하며, 수록가능신호는 각 트랜지스터의 게이트에 인가된다. 각 트랜지스터의 소오스 입력은 관련 비트라인(18i)의 대향편에 접속되며, 드레인 입력은 관련 입력래치(56i)의 입력에 결합된다. 수록된 정보를 포함하는 메모리 셀 위치는 동일한 어드레스 래치 (34l)-(34M) 및 어드레스 디코딩 회로(36)를 사용하여, 판독작동과 관련되어 설명한 바와 동일한 방법으로 어드레스 된다. 따라서, 만약 수록 가능 신호가 트랜지스터(52i) 및 (54i)의 게이트 입력에 존재하면, 입력분리게이트(50i)는 비활성화되며, 관련입력래치(56i)로 수록되는 것이 요망되는 셀을 포함하는 비트라인에 접속된다. DIl로 표시되는 입력 데이터 비트는 관련 입력 래치(56i)에 입력으로서 인가되며 정확한 클록신호가 존재할 때, 입력래치(56i)를 통해 전달되며 비트라인(18i)를 따라 통과하며 어레이의 요구되는 셀내에 저장된다.
본 발명에 부합하여, 그리치, 또는 불완전한 사전층은 제1도에 도시된 더미비트라인(60)의 추가에 의해 록 아우트 된다. 더미 비트 라인(60)은 셀 메모리 어레이의 마지막 열에 인접하게 위치하는 다수의 N트랜지스터를 구비한다. 사전충전 게이트(64)도 역시 더미 비트라인(60)에 포함되어 있으며, 여기서 사전충전게이트(64)는 동일한 클록위상 ø1신호에 의해 활성화되며, 상기 신호는 사전충전 게이트 (121)-(12N)를 활성화시킨다. 트랜지스터 (62l)- (62N)의 모든 소오스 입력은 접지되어 있으며, 사전충전신호를 게이트(64)에 적용시킴으로 게이트(64)의 소오스에 5볼트가 나타나게 하며 전 더미 비트라인을 사전충전한다. 제1도에 도시된 바와 같이, 트랜지스터 (62l)-(62N)의 모든 드레인 단자는 함께 결합되며 D입력으로서 플립-플롭(68)에 인가된다. 따라서, 전 더미 비트라인(60)에 완전히 사전충전될 때, 플립-플롭(68)으로 향하는 D입력은 하이로 되며, 플립-플롭(68)의 Q출력을 토글링한다. 상기 출력신호는 앤드 게이트(28) 및 (30)로 궤환되며 제3입력으로서 인가된다. 따라서 본 발명에 부합되어, 판독 또는 수록작동중의 어느 작동도 플립-플롭(68)의 Q출력이 토글될때까지 발생하지 않는다. 따라서 앤드 게이트(28) 및 (30)로 향하는 제3입력은 상기 게이트를 작동하지 못하게 유지시키며 로우로 남는다.
플립-플롭(68)으로부터의 Q출력신호는 제1입력으로서 앤드 게이트(30)에 인가되며, 여기서 앤드 게이트(32)로 향하는 제2입력은 노어 게이트(24)의 출력이며, 매스터 클록에 의해 제어된다. 따라서, 앤드 게이트(32)의 출력은 클록위상 ø2이다. 클록위상 ø2는 어드레스 디코딩회로(36)에 입력으로서 계속 인가되어 어드레스 정보가 어드레스 래치 (341)-(34N)로부터 셀 어레이로 보내지도록 한다. 따라서, 본 발명에 부합되어, 만약 더미 비트라인(60)은 클록위상 ø1상에 그리치가 존재하므로 완전히 사전충전되지 못하므로, 플립-플롭(68)의 Q출력은 ø2,ø2W, 및 ø2R로서 로우로 지속되며 어느 램셀도 어세스되지 않는다.
본 발명의 작동을 설명한 타이밍 다이어그램이 제2도에 도시되어 있다. 점선은 램 사이클의 통상의 작동을 나타낸 것이며, 여기서 클록위상 ø1은 하이로 충분히 길게 유지되어 비트 라인을 충분히 사전충전시킨다. 일단 비트라인이 충분히 사전 충전되면, 클록위상 ø1은 로우로 되며, 클록위상 ø2는 하이로 되어, 판독 또는 수록이 이행된다. 제2도에 도시된 바와 같이, 더미 비트라인이 설치되어 비트라인의 잔여보다 느린 비율로 사전충전되어 클록위상 ø2가 개시되기 전에 모든 비트라인은 충분히 충전되게 한다. 더미 비트라인이 사전충전이 허용되는 비율은 커패시턴스 및 사전충전 게이트 크기에 의해 정해지며, 사용자가 임의로 선택할 수 있다. 추가로, 적절한 작동을 확실히 하기 위해, 더미 비트라인은 어레이의 비트라인과 동일하게 설계되어야 한다. 즉, 기하학적으로 실비트라인과 유사하여 커패시턴스 트랙이 가능한 실비트라인에 근접하게 된다.
제2도에서, 실선으로 표시된 바와 같이 클록위상 ø1상에 그리치가 발생하면, 실시예의 비트라인뿐만 아니라 더미 비트라인도 완전히 사전충전되지 않는다. 따라서, 클록위상 ø2는 로우로 잔유하며, 셀 어레이는 어세스되지 않는다.

Claims (4)

  1. N행 및 N열로 배치된 메모리 셀의 어레이와, 각 비트라인이 상기 메모리 셀 어레이의 N행의 분리된 하나와 관련되어 있는 다수의 N비트라인과, 제1클록위상(ø1)에서는 상기 다수의 N비트라인이 예정된 값으로 사전충전되며 제2클록위상(ø2)에서는 선택된 메모리 셀을 어세싱하기 위해 상기 다수의 N비트라인이 결합되어 있는 클록 소오스(M6)를 구비하는 메모리 장치에 있어서, 더미 비트라인이 완전히 사전충전될 때 예정된 값에 사전충전시키며 출력신호를 발생시키기 위해 더미 비트라인(60)이 클록 소오스로부터의 제1클록위상에 응답하며, 상기 제1클록위상 및 상기 더미 비트라인 출력신호가 함께 존재하며 상기 래칭수단 출력신호가 입력으로서 클록 소오스에 인가되어 클록 소오스의 제2클록위상이 개시될 때 래칭수단(68)이 출력신호를 발생시키기 위해 제1클록위상 및 더미 비트라인 출력신호에 응답하는 것을 특징으로 하는 메모리 장치.
  2. 제1항의 메모리 장치에 있어서, 더미 비트라인은 다수의 N비트라인보다 느린 비율로 사전충전되는 것을 특징으로 하는 메모리장치.
  3. 제1항의 메모리 장치에 있어서, 더미 비트라인은 메모리 어레이의 각 메모리 셀과 유사한 형태인 다수의 트랜지스터 소자(62-62N)를 구비하는 것을 특징으로 하는 메모리장치.
  4. 제1항의 메모리 장치에 있어서, 래칭수단은 플립-플롭 회로를 구비하며 여기서 제1클록위상은 제1입력(CK)으로서 플립-플롭에 인가되며 더미 비트라인 출력신호는 제2입력 (D)으로서 플립-플롭에 인가되는 것을 특징으로 하는 메모리 장치.
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