KR100213426B1 - 반도체 메모리장치 - Google Patents

Abstract

플립-플립회로(1), 플립-플롭회로와 한쌍의 데이터 라인 사이의 제공된 스위치(2), 및 스위치를 거쳐 플립-플롭회로내에 데이터를 기록하는 기록회로(6)로 구성되는 반도체 메모리장치에 있어서, 기록회로가 기록동작을 실행할 때 한쌍의 데이터 라인에 중간전압을 인가하여, 한쌍의 데이터 라인에 대한 전압진폭이 기록동작시 플립-플롭회로의 전압진폭 미만으로 제한되는 회로(4A)를 포함하는 것을 특징으로 하는 반도체 메모리 장치이다.

Description

반도체 메모리장치

제1도는 종래의 반도체 메모리장치의 요부의 회로도.

제2도는 제1도에 도시된 회로의 판독동작의 파형도.

제3도는 전원전압 VCC를 기록동작시 한쌍의 데이타 라인에 인가한 경우에 제1도에 도시된 회로의 동작의 파형도.

제4도는 제1도에 도시된 판독완충회로의 회로도.

제5도는 한쌍의 데이타 라인을 기록동작시 VCC전원으로부터 단선하는 경우에 제1도에 도시된 회로의 동작의 파형도.

제6도는 본 발명의 제1실시예의 회로도.

제7도는 제6도에 도시된 회로의 동작의 파형도.

제8도는 본 발명의 제1실시예를 적용하는 DRAM장치의 블럭도.

제9도는 제8도에 도시된 DRAM장치의 상세한 블럭도.

제10도는 제9도에 도시된 판독동작 제어회로의 구성도.

제11도는 제9도에 도시된 감지증폭기 구동신호 발생회로 구성의 회로도.

제12도는 제9도에 도시된 VCC/2 전압발생기 구성의 회로도.

제13도는 제9도에 도시된 어드레스 입력회로/프리디코더(predecoder)회로 구성의 회로도.

제14도는 제8도 및 제9도에 도시된 기록증폭기 구성의 회로도.

제15도는 제8도 및 제9도에 도시된 입력/출력회로 구성의 회로도.

제16a도 및 제16b도는 종래의 DRAM장치 동작의 파형도.

제17a도 및 제17b도는 제8도 및 제9도에 도시된 DRAM장치의 파형도.

제18도는 본 발명의 제1실시예를 적용한 SRAM장치의 블럭도.

제19도는 제18도에 도시된 SRAM장치의 상세한 블럭도.

제20도는 제19도에 도시된 어드레스 입력회로/프리디코더 회로의 회로도.

제21도는 본 발명의 제2실시예의 회로도.

제22도는 판독동작시 제21도에 도시된 회로의 등가회로도.

제23도는 플립-플롭회로의 상태가 반전되는 동작의 파형도.

제24a도 및 제24b도는 제21도에 도시된 회로의 동작의 파형도.

제25도는 제21도에 도시된 X내의 N-채널 MOS트랜지스터의 레이아웃 패턴의 평면도.

제26도는 본 발명의 제3실시예의 회로도.

제27도는 판독동작시 제26도에 도시된 회로의 등가회로도.

제28도는 제27도에 도시된 회로의 판독동작의 파형도.

제29도는 제26도 및 제27도에 도시된 내부전압 발생기의 회로도.

제30도는 제26도 및 제27도에 도시된 디코더 회로의 회로도.

제31도는 본 발명의 제3실시예를 적용한 DRAM장치의 블럭도.

제32도는 본 발명의 제3실시예를 적용한 SRAM장치의 블럭도.

제33도는 본 발명의 제4실시예의 회로도.

제34도는 제33도에 도시된 회로의 판독동작의 등가회로.

제35도는 제34도에 도시된 등가회로의 판독동작의 파형도.

제36도는 본 발명의 제4실시예를 적용한 DRAM장치의 블럭도.

제37도는 제36도에 도시된 판독/기록 판정회로의 회로도.

제38a, 제38b도 및 제38c도는 제36도에 도시된 칼럼디코더의 구성도.

제39a도 및 제39b도는 제36도에 도시된 DRAM장치의 동작의 파형도.

제40도는 본 발명의 제4실시예를 적용하는 SRAM장치의 블럭도.

제41도는 종래의 전위 시프트회로의 등가회로도.

제42a도 및 제42b도는 제41도에 도시된 종래의 전위 시프트 회로의 등가회로도.

제43도는 본 발명의 제5실시예의 회로도.

제44a도 및 제44b도는 구동신호가 본 발명의 제5실시예에 따른 전위 시프트 회로에서 발생할때 얻어지는 등가회로도.

제45도는 본 발명의 제5실시예를 적용하는 DRAM장치의 블럭도.

제46도는 본 발명의 제5실시예를 적용하는 SRAM장치의 블럭도.

제47도는 제45도 및 제46도에 도시된 회로의 요부회로도.

제48도는 제45도에 도시된 DRAM장치의 동작의 파형도.

제49도는 본 발명의 제5실시예에 따른 전위 시프트 회로의 다른 구성의 회로도.

제50a도 및 제50b도는 구동신호가 떨어질 때 얻어진 제49도에 도시된 구성의 등가회로도.

제51a도 및 제51b도는 각각 DRAM장치와 SRAM장치에 사용된 메모리 셀의 회로도.

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)등의 반도체 메모리장치에 기록데이타 및 판독데이타시에 실행된 제어에 관한 것이다.

최근에, 반도체 메모리장치는 비교적 큰 칩을 사용하였고, 메모리 셀의 데이타를 출력회로에 전달하는 데이타 라인이 길었다. 더우기, 엑세스 속도를 증가시키기 위하여, 복잡한 판독동작이 사용되어 왔다. 이러한 복잡한 판독동작의 예로는 DRAM에서의 페이지모드(page mode)와 스태틱 칼럼모드(static column mode)가 있다. 이러한 판독동작에 있어서는 제1데이타가 한쌍의 데이타 라인에 남는 상태로 한쌍의 데이타 라인을 거쳐 제2데이타를 판독하는 경우가 빈번히 발생할 수 있다.

제1판독데이타와 후속의 제2데이타가 한쌍의 데이타 라인의 역극성을 갖는 경우에, 긴 데이타 라인에 결합된 기생용량에 의하여 한쌍의 데이타 라인의 극성을 반전시키는데 장시간이 소요된다.

상기 문제점을 해결하기 위하여, 종래에는 한쌍의 데이타 라인을 메모리 셀에서 데이타 판독시에 일정한 전위로 설정하였다. 일정한 전위는 한쌍의 데이타 라인들간에 진폭전압을 제한하고 한쌍의 데이타 라인의 극성을 반전시키는데 소요되는 시간을 단축시키는데 기여한다.

제1도는 종래의 반도체 메모리장치의 요부회로도이다. 제1도와 관련하여, m(m은 1이상인 정수)개의 쌍안정(bistable)플립-플롭회로(1)이 m개의 선택트랜지스터회로(2)를 거쳐 한쌍의 데이타 라인(3)의 D와 /D에 결합된다. /D는 신호 D의 반전된 변형 또는 반전된 신호 /D를 실행하는 단일선을 표시한 것이다. 기호 /는 도면에 도시된 막대기(bar)에 대응한다. 상기 점은 기호 /와 다른 분자의 결합에 대해 적용된다. 부하회로(4), 판독완충회로(5) 및 기록완충회로(6)은 상보형의 한쌍의 데이타 라인(3)에 접속된다.

각각의 플립-플롭회로(1)은 2개의 N-채널 MOS트랜지스터(FFTs) Q1 및 Q2와 2개의 P-채널 MOS트랜지스터 Q3 및 Q4를 포함하여 상보신호로 기록 데이타 또는 판독데이타를 기억한다. 전원전압 VCC와 VSS(VCC ＞VSS)는 각각의 플립-플롭회로(1)에 공급된다. 예를들면 전원전압 VCC와 VSS는 각각 5V와 0V이다. 각각의 선택트랜지스터회로(2)는 2개의 N-채널 MOS트랜지스터(전이게이트) Q5와 Q6을 포함한다. 부하회로(4)는 2개의 P-채널 MOS트랜지스터 Q7와 Q8을 포함한다. 기록완충회로(6)은 2개의 P-채널 MOS트랜지스터 Q9와 Q11 및 2개의 N-채널 MOS트랜지스터 Q10과 Q12를 포함한다. 제1도에 도시된 회로가 DRAM에 제공될때, 메모리 셀(도시되지 않음)은 플립-플롭회로(1)에 접속된다. 제1도에 도시된 회로가 SRAM에 제공될때, 플립-플롭회로(1)은 메모리 셀로서 작용한다. 플립-플롭회로(1)은 각 쌍의 비트라인에 대해 제공된 감지증폭기로서 사용될 수가 있다.

제2도는 제1도에 도시된 회로의 판독동작의 파형도이다. 판독동작의 개시로, 제어신호 /Ø(/는 제1도에 도시된 막대기와 동일한 의미를 표시한다)는 저레벨로 설정되며, 데이타 라인 D와 /D를 고레벨(VCC와 대략 동일)로 설정한다. 상기 상태에 있어서, 선택신호 Øm-2는 예를 들면, 고레벨로 절환된다. 선택신호 Øm-2가 고레벨로 전환될때, 트랜지스터 Q5와 Q6이 ON되어 노드 N1와 /N1이 각각 데이타 라인 D와 /D에 접속된다. 데이타라인 D는 노드 N1이 고레벨에 있기 때문에 연속적으로 전압 VCC에 있는 반면에, 데이타 라인 /D의 전위는 노드 /N1이 저레벨에 있기 때문에 감소하기 시작한다. 그 다음에, 데이타 라인 /D의 전위는 (m-2)번째 플립-플롭회로(1)의 트랜지스터 Q2, 트랜지스터 Q6, 부하회로(4)의 트랜지스터 Q7의 내부저항의 비율에 따라 제한된 전위로 설정된다. 편의상, 상기 제한된 전위는 VCC-α로서 표시된다고 하자.

그후에, 선택신호 Øm-2는 시간 t=0에서 고레벨로 절환되고 (m-1)번째 플립-플롭회로(1)이 선택된다고 하자. 또한, (m-1)번째 플립-플롭회로(1)의 노드 N2와 /N2는 각각 저레벨(L)과 고레벨(H)에 있다고 하자. 선택회로 N-채널 MOS트랜지스터 Q5와 Q6으로 구성되므로, 그 소스(source) 전위는 게이트 전위가 VCC일때 VCC-Vth(Vth는 N-채널 MOS트랜지스터의 한계전압)이하이어야 한다. 노드 N2에 접속된 N-채널 MOS트랜지스터 Q5는 그 소스전위가 VSS이기 때문에 강하게 ON된다. 노드 /N2에 접속된 N-채널 MOS트랜지스터 Q6은 그 소스전위가 VCC-α이기 때문에 거의 ON되지 않는다. 그러므로 (m-1)번째 플립-플롭회로(1)은 노드 N2에 접속된 트랜지스터 Q5를 거쳐 오직 데이타 라인 D로부터 영향을 받는다. 그러므로, 데이타 라인 D의 전위는 VCC-α로 감소되고, 데이타 라인 /D의 전위는 VCC로 증가된다.

상술된 바와같이, 판독동작시 한쌍의 데이타 라인 사이의 전위차는 플립-플롭회로(1)의 진폭전압의 고전위측에서 정전압(상기예에서 α)으로 제한되어, 전위 반전속도가 촉진될 수가 있다. 예를 들면, 상기 전위차 α는 대략 0.5V이다.

이하, 상기 판독동작이 이어 실행된 기록동작을 제3도와 관련하여 설명한다. (m-2)번째 플립-플롭회로(1)의 노드 N1과 /N1이 제1도에 도시된 바와 같이, 각각 고레벨(H)와 저레벨(L)에 있다고 하자. 제3도에 도시된 바와 같이, 선택신호 Øm-2는 고레벨로 절환되며, 플립-플롭회로(1)에 기억된 데이타가 판독된다. 더우기, 데이타라인 부하회로(4)가 동작되고, 한쌍의 데이타 라인이 VCC라인에 접속될때 얻어지는 파형을 도시한 것이다.

(m-2)번째 플립-플롭회로(1)에 기억된 데이타와 다른 데이타가 상기 상태로 그 안에 기록될때, 기록데이타 신호 DW와 /DW는 각각(기록완충 활성동작) 저레벨 및 고레벨로 설정된다. 이때에, 부하회로(4)에 인가된 구동신호 /Ø는 판독동작의 경우에서와 같이 저레벨로 설정된다. 데이타 라인 D는 트랜지스터 Q12를 거쳐 VSS라인에 접속되며, 데이타 라인 /D는 트랜지스터 Q9를 거쳐 VCC라인에 접속된다. 데이타 라인 /D의 전위는 전압 VCC로 급격히 증가되며, 노드 /N1의 전위는 급격히 증가된다.

기록완충 활성동작후에, 데이타 라인 D의 전위는 점차적으로 감소하기 시작한다. 트랜지스터 Q5의 소스전압이 한계전압 Vth에 의해 그 게이트 전압보다 낮게 될때, 트랜지스터 Q5가 ON된다. 그 다음에, 노드 N1의 전위가 감소하기 시작한다. 그후에, (m-2)번째 플립-플롭회로(1)의 상태가 반전되며, 기록동작이 완결된다.

데이타 라인 D의 전위가 트랜지스터 Q8, Q12, Q5 및 Q1의 내부저항의 비율에 따라 레벨 VCC-β로 설정된다.

그러나, 상기 종래의 반도체 메모리장치는 다음과 같이 단점이 있다.

제4도는 제1도에 도시된 판독완충회로(5)의 구성회로이다. 특히, 제4도에 도시된 회로는 MOS트랜지스터 Q13-Q22로 구성된 전류경(current-mirror)회로이다. 데이타 라인 D와 /D는 N-채널 MOS트랜지스터 Q16과 Q20의 게이트에 접속된다. 판독데이타 Dr과 /Dr은 트랜지스터 Q18과 Q20이 함께 접속된 노드 및 트랜지스터 Q14와 Q16이 함께 접속된 노드를 거쳐 각각 출력된다. 제4도에 도시된 바와같이, 전류경형 판독회로는 입력 D 와 /D가 대략 VCC/2일때 최상의 AC입력/출력 특성을 갖는다(최고속으로 동작한다)는 것이 알려졌다. 그러나, 상술된 종래 회로구성은 데이타 라인 D와 /D를 전원전압 VCC 에 미리 충전시켜 플립-플롭회로(1)의 동작을 안정화 시키도록 설계된다. 따라서, 종래 회로구성으로 제공된 판독완충회로(5)는 최상의 AC 입력/출력 특성으로 동작될 수가 없다. 즉, 판독완충회로(5)는 최대속도보다 낮은 속도로 동작한다.

더우기, 제3도와 관련하여 설명된 기록동작에 있어서, (m-2)번째 선택회로 2의 트랜지스터 Q5의 소스전위는 잠시동안 전압 VCC에서 잔류하여 감소하기 시작한다. 따라서, 트랜지스터 Q5가 OFF되는데 장시간 소요되어 기록동작이 고속으로 실행될 수가 없다.

상기점을 감안하여, 제1도에 도시된 부하회로에 인가된 구동신호/Ø가 데이타 기록시 고레벨로 절환됨으로써, 부하회로(4)가 데이타 라인 D와 /D로부터 단선된다는 것이 고려될 수 있다.

제5도는 상기 고려하에 관찰된 동작을 나타내는 파형도이다. 기록동작시에, 구동신호 /Ø는 (m-2)번째 선택트랜지스터(2)의 트랜지스터 Q5를 급격히 ON시키도록 고레벨로 절환된다. 이 경우에서, 기록동작으로 활성화된 데이타 라인 D와 /D에 대한 진폭제한이 제거되어 한쌍의 데이타 라인(3)에 진폭이 제5도에 도시된 바와같이, 그 안에 도시된 τ로 표시된 바와같이 전 범위내에서 변화한다. 따라서, 기록 동작후 데이타 라인 D와 /D를 재설정(데이타 라인 D와 /D의 전위를 VCC로 설정)하는데 장시간이 소요된다. 제5도에 도시된 경우에서, 데이타 라인 D를 VCC에 프리챠지시키는데 장시간 소요된다. 더우기, 데이타 D를 프리챠지시키기 위한 큰 전류가 회로의 흐름에 필요하여 많은양의 에너지가 소모된다.

본 발명의 일반적인 목적은 상기 단점을 제거한 반도체 메모리장치를 제공하는데 있다.

본 발명의 특정 목적은 저전원 소모를 적어도 기록동작 또는 판독동작 실행할 수 있는 반도체 메모리장치를 제공하는데 있다.

본 발명의 상기 목적은 플립-플롭회로, 플립-플롭회로와 한쌍의 데이타 라인 사이에 제공된 스위치, 스위치를 거쳐 플립-플롭회로내에 데이타를 기록하는 기록회로, 및 한쌍의 데이타 라인에 전압진폭이 기록동작시 플립-플롭회로의 전압진폭 이하로 제한되도록 기록회로가 기록동작을 실행할때 한쌍의 데이타 라인에 중간전압을 인가하는 부하회로로 구성되는 반도체 메모리장치에 의해 달성된다.

또한, 본 발명의 상기 목적은 플립-플롭회로, 플립-플롭회로와 한쌍의 데이타 라인 사이에 제공된 스위치, 스위치를 거쳐 플립-플롭회로내에 데이타를 기록하는 기록회로, 및 한쌍의 데이타 라인의 전위를 다른 전위로 전환하기 위하여 한쌍의 데이타 라인에 접속된 전위시프트 수단으로 구성되는 반도체 메모리장치에 의해 달성된다.

본 발명의 다른 목적, 특징 및 이점은 첨부도면과 관련하여 다음의 상세한 설명으로부터 명백해진다.

제6도는 본 발명의 제1실시예의 회로도이다. 제6도에 있어서, 제1도에 도시된 부분과 동일한 부분에 대하여는 동일한 참조숫자를 부여하였다.

본 발명의 제1실시예에 따른 반도체 메모리회로는 다수의 (m)플립-플롭회로(1), 한쌍의 데이타 라인(3)의 D와 /D, 외부입력 어드레스 신호에 근거하여 선택신호 Ø1-Øm에 응하여 플립-플롭회로(1)과 한쌍의 데이타 라인(3)을 선택적으로 접속하는 선택트랜지스터회로(2), 결합된 선택트랜지스터회로(2)를 거쳐 플립-플롭회로(1)중 하나에서 한쌍의 데이타 라인(3)에서 판독된 데이타를 증폭하는 판독완충회로(5),한쌍의 데이타 라인(3)과 결합된 선택트랜지스터회로(2)를 거쳐 플립-플롭회로(1)중 하나를 기록하는 기록완충회로(6), 및 한쌍의 데이타 라인(3)에 접속된 부하회로(4A)를 포함한다. 부하회로(4A)는 데이타 기록동작을 실행할때 적어도 플립-플롭회로(1)의 전압진폭 이하, 바람직하게는 상기 플립-플롭회로(1)의 전압진폭의 1/2로 제한하기 위하여 작용한다. 이러한 목적을 위하여, 부하회로(4A)는 전원전압 VCC의 약 1/2의 중간전압을 발생하도록 작용한다. 이제, (m-2)번째 플립-플롭회로(1)의 노드 N1과 /N1이 고레벨(H)와 저레벨(L)에 있다고 하자. 선택신호 Øm-2가 고레벨로 절환될때, 고레벨 데이타는 데이타 라인 D에 나타나며, 저레벨 데이타는 데이타 라인 /D에 나타난다. 판독동작에 있어서, 데이타 라인 D와 /D사이의 전압진폭은 상기 전압 α로 제한된다. 이 전압 α는 트랜지스터 Q7, Q6, Q2와 Q8, Q5, Q3의 내부저항의 비율에 의존한다.

데이타 판독동작이 실행될때, 한쌍의 데이타 라인(3)은 VCC/2로 프리챠지되어있다. 즉, 데이타 판독동작이 실행될때, 구동신호 /Ø는 저레벨로 설정된다. 이 경우에서, 제7도에 도시된 바와 같이, 노드 N1이 고레벨에 있으므로, 데이타 라인 D의 전위는 VCC/2+α/2와 같게 되며, 데이타 라인 /D의 전위는 VCC/2-α/2와 같게 된다.

반전데이타가 상기 상태에서 (m-2)번째 플립-플롭회로(1)내에 기록될때, 데이타신호 DW와 /DW는 각각 저레벨과 고레벨로 설정된다. 기록동작시, 구동신호 /Ø는 저레벨로 유지된다. 따라서, 전압 VCC/2는 데이타 라인 D와 /D에 인가된다.

데이타 기록회로(6)은 소정의 제한된 범위 δ(예를들면, δ=2α)로 되는 기록동작시에 나타나는 데이타 라인 D와 /D사이에서 전압진폭을 야기하는 내부저항이다. 특히, 트랜지스터 Q9-Q12의 치수에 있어서, 상기 제한된 범위 δ가 선택된다. 판독데이타와 다른 기록데이타가 (m-2)번째 플립-플롭회로(1)내에 기록될때, 데이타 라인 /D의 전위는 VCC/2+α로 급격히 증가하며, 데이타 라인 D의 전위는 VCC/2-α로 급격히 감소한다. 노드 /N1이 트랜지스터 Q6의 소스로서 작용하고 데이타 라인 D가 트랜지스터 Q5의 소스로서 작용하는 트랜지스터 Q5와 Q6이 강하게 ON된다.

따라서, 제어신호 /Ø를 제어하여 부하회로(4A)의 동작을 중지할 필요가 없는 동안에 데이타를 데이타 라인 D와 /D양쪽으로부터 (m-2)번째 플립-플롭회로(1)에 기록할 수가 있어, 고속으로 데이타를 기록한다. 더우기, 데이타 기록동작시 데이타 라인 D와 /D사이의 전압진폭이 제한되어 VCC/2와 같은 중점을 갖는다. 따라서, 기록동작 완결후 데이타 라인 D와 /D를 급격히 재설정하는 것이 가능하게 된다. 더우기, 재설정 동작은 기록동작시 고레벨을 VCC/2로 설정된 데이타 라인을 프리챠지하고 기록동작시 저레벨을 VCC/2로 설정된 데이타 라인을 프리챠지한다. 따라서, 재설정 동작은 종래 경우에서와 같이 많은 전류를 필요로 하지 않는다.

판독동작의 개시로, 데이타 라인 D와 /D가 프리챠지되었고, 데이타 라인 D와 /D사이의 전압진폭이 α로 제한된다. 따라서, 판독완충회로(5)가 제4도에 도시된 바와같이, 전류경형 회로구성을 갖고, 증폭동작은 전류경형 회로의 최상의 AC입력/출력 특성으로 실행되며, 데이타는 고속으로 판독될 수가 있다.

이제, 본 발명의 제1실시예를 상세히 설명한다. 제6도에 도시된 회로구성은 제6도 도시된 회로에서 데이타 라인 D와 /D가 판독동작 또는 기록 동작 실행전에 VCC/2 로 프리챠지된다는 점에서 제1도에 도시된 것과 다르다.

제7도에 도시된 바와같이, 판독동작 개시전에, 데이타 라인 D와 /D는 VCC/2로 프리챠지된다. (m-2)번째 플립-플롭회로(1)이 제6도에 도시된 데이타를 보유한다고 가정할 경우, 선택신호 Øm-2가 발생할때, 데이타 라인 D와 /D사이의 전위차는 전압 VCC/2근처에서 α로 증가된다. (m-2)번째 플립-플롭회로(1)에 기억된 데이타와 다른 기록데이타가 그안에 기록될때, 데이타 신호 DW와 /DW는 각각 저레벨과 고레벨에 있다. 이것에 의해, 트랜지스터 Q9가 ON되며, 전원전압 VCC가 데이타 라인 /D에 인가된다. 더우기, 트랜지스터 Q12가 ON되고 전원전압 VSS가 데이타 라인 D에 인가된다. 그 다음에, (m-2)번째 플립-플롭회로(1)과 결합된 선택트랜지스터회로(2)의 트랜지스터 Q5와 Q6은 노드 N1이 트랜지스터 Q6의 소스로서 작용하고, 데이타 라인 D가 트랜지스터 Q5의 소스로서 작용하는 상태에서 강하게 ON된다. 따라서, 노드 N1의 전위가 감소되며, 노드 /N1의 전위가 증가된다. 어떤시간에서, (m-2)번째 플립-플롭회로(1)의 상태에서 반전된다.

전류는 트랜지스터 Q9와 Q7을 거쳐 전원전압 VCC에서 전원전압VCC/2로 흐르며, 트랜지스터 Q8과 Q12를 거쳐 전원전압 VCC/2에서 전원전압 VCC로 흐른다. 이경우에서, 트랜지스터 Q9, Q7, Q8 및 Q12의 내부저항을 제어하고 이들 저항의 치수를 설계하여 데이타 라인 /D의 진폭을 VCC/2+α로 설정하고, 데이타 라인 D를 VCC/2-α로 설정하는 것이 가능하다. 유사하게, 트랜지스터 Q10과 Q11의 치수를 설계한다. 따라서, 데이타 라인 D의 전위가 VCC/2-α로 급격히 감소될 수가 있고, 데이타 라인 /D의 전위가 VCC/2+α로 급격히 증가될 수가 있다. 상기 동작의 결과, 트랜지스터 Q5와 Q6의 기록동작 개시후, 즉시 급격히 ON될 수가 있다.

기록동작으로 얻어진 데이타 라인 D와 /D사이의 전위차 δ가 판독동작으로 얻어진 전위차 α이상 (예를들면, δ=2α)인 것이 바람직하다. 데이타가 상기 판독동작에 따른 (m-2)번째 플립-플롭회로에서 판독될때, 제7도에 도시된 바와같이, 데이타 라인 D의 전위는 VCC/2+α/2와 같게 되고, 데이타 라인/D의 전위는 VCC/2-α/2와 같게 된다. α가 예를들면, 0.5V일때, 데이타 라인의 전위는 VCC/2+0.25V와 같게 되며, 데이타 라인 /D의 전위는 VCC/2-2.25V와 같게 된다.

상기점에서, 선택신호의 레벨이 감소하고 (m-1)번째 플립-플롭회로(1)이 노드 N2가 저레벨(L)에 있고, /N2가 고레벨(H)에 있는 선택신호 Øm-1에 의해 선택된다고 하자. 이 경우에서, 기록동작으로 얻어진 데이타 라인 D와 /D사이의 진폭은 0.5V(=α)인 경우에, (m-1)번째 플립-플롭회로(1)이 선택될때 관찰된 상황은 기록동작으로 관찰된 것과 동일하다. 판독동작으로 관찰된 상황을 기록동작으로 관찰된 상황과 구별하기 위하여, 기록동작으로 관찰된 데이타 라인 D와 /D사이의 진폭 δ는 판독동작으로 얻어진 그 사이의 진폭 δ보다 커야 한다. 예를들면, α=0.5일때, 진폭 δ는 0.5V이상의 전압으로 설정되어야 한다.

제8도는 본 발명의 제1실시예에 따라 제6도에 도시된 회로로 설치된 DRAM의 구성도이다. DRAM 칩 100은 로우 및 칼럼으로 배열된 다수의 메모리 셀(10), 감지증폭기(11), 및 칼럼선택게이트(12)를 포함한다. 메모리셀(10)과 감지증폭기(11), 및 칼럼선택게이트(12)를 거쳐, 데이타 라인 D와 /D로 형성된 한쌍의 데이타 버스에 접속된다. 감지증폭기(11)과 칼럼선택게이트(12)는 각각 제6도에 도시된 플립-플롭회로(1)과 선택트랜지스터회로(2)에 대응한다. 감지완충기(15)와 기록증폭기(16)은 데이타 버스쌍(B)에 접속된다. 감지완충기(15)와 기록증폭기(16)은 각각 제6도에 도시된 판독회로(5)와 기록회로(6)에 대응한다. 감지완충기(15)와 기록증폭기(16)에 접속된 입력/출력회로는 기록증폭기(16)으로 입력데이타(기록데이타) Din을 출력하며, 감지완충기(15)에서 외부장치로 출력데이타(판독데이타) Dout를 출력한다.

DC부하제어회로(14)는 제어회로(18)에 의해 출력된 타이밍신호중에서 관련된 타이밍신호로부터 구동신호 /Ø를 발생시킨다. 구동신호 / Ø는 기록 및 판독동작시 저레벨로 절환된다. 구동신호 /Ø는 P-채널 MOS트랜지스터 Q7과 Q8의 게이트에 인가된다. VCC/2전압발생기(17)은 DRAM장치의 외부로부터 공급된 전원전압 VCC에서 VCC/2를 발생시키며, 데이타 버스쌍(13)에 전압 VCC/2를 인가한다. 트랜지스터 Q7과 Q8, DC 부하제어회로(14), 및 VCC/2전압발생기(17)은 제6도에 도시된 부하회로(4A)에 대응한다.

제어회로(18)은 DRAM장치의 외부로부터, 로우어드레스 스트로브(strobe)신호 /RAS, 칼럼어드레스 스트로브신호 /CAS, 및 기록가능한 신호 /WE를 수신하고, DRAM의 동작에 필요한 다양한 타이밍 신호를 발생시킨다. 다수의 선택 가능한 비트가 있는 경우에, 출력 가능한 신호 /OE는 제어회로(18)에 인가된다. 감지증폭기 구동신호 발생회로(19)는 제어회로(18)에서 관련된 제어회로를 수신하고, 저레벨 및 고레벨측에 대하여 감지증폭기 구동신호(VSS, VCC)를 발생시킨다. 감지증폭기 구동신호는 감지증폭기(11)에 공통으로 인가된다.

어드레스 입력회로(20)은 DRAM장치의 외부로부터 어드레스신호를 수신하며, 다수의 로우디코더(21) [설명의 편의상, 단하나의 로우디코더만이 제8도에 도시되어있음]에 로우어드레스신호를 출력하고 다수의 칼럼디코더(22)에 칼럼어드레스신호를 출력한다. 각각의 칼럼디코더(22)는 수신된 칼럼어드레스신호를 디코드하며, 결합된 칼럼선택게이트(12)에 인가된 선택신호를 발생시킨다.

제8도에 도시된 로우디코더(21)은 어드레스 입력회로(20)에서 로우어드레스신호를 디코드하며, 메모리 셀(10)에 접속된 다수의 워드선(25) [설명의 편의상, 단하나의 워드선만이 제8도에 도시되어 있음]중 하나를 선택한다. 다수의 비트선쌍(24)는 제8도에 도시된 바와같이, 메모리 셀(10)에 접속된다.

제9도는 제8도에 도시된 구조를 상세히 도시한 것이다. 제9도에 있어서, 제8도에 도시된 부분과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. DRAM장치의 외부에서 어드레스신호는 어드레스 입력회로/프리디코더(26)에 입력된다. 프리디코드된 로우어드레스신호가 메모리 셀 어레이(28)에 배열된 선택적인 워드라인(25)인 로우디코더(27)에 의해 디코드된다. 프리디코드된 칼럼 어드레스신호는 칼럼선택게이트/감지증폭기회로(27)을 거쳐 메모리 셀 어레이(28)에 배열된 비트라인의 선택적인 구동쌍(24)인 칼럼디코더(26)에 의해 디코드된다.

기록데이타 Din은 기록데이타 입력회로(23a), 기록증폭기(16), 데이타 버스쌍(13), 및 칼럼선택게이트/감지증폭회로(27)을 거쳐 메모리 셀 어레이(28)내의 선택된 셀내에 기록되고, 메모리 셀내의 선택된 메모리 셀에서 판독된 데이타는 데이타 Dout으로서, 칼럼선택게이트/감지증폭기회로(27), 데이타 버스쌍(13), DC 부하/센스완충회로(29), 및 데이타 출력회로(23b)에 출력된다.

VCC/2 전압발생기(17)에 의해 발생된 전압 VCC/2는 DC 부하/센스증폭기회로(29)에 인가된다. 판독동작 한계회로 34와 DC부하/센스완충회로(29)는 제8도에 도시된 부하제어회로(14), 감지완충기(15) 및 트랜지스터 Q7과 Q8에 대응한다.

제9도에 도시된 /RAS(로우어드레스 스트로브)동작제어회로(30), /CAS(칼럼어드레스 스트로브)동작제어회로(31), 기록동작제어회로(32), 데이타 입력/출력제어회로(33)과 판독동작제어회로(34)는 제8도에 도시된 제어회로(18)에 대응한다. /RAS 동작제어회로(30)은 어드레스 입력회로/프리디코더회로(26), 로우디코더(27) 및 감지 증폭기 구동신호 발생회로(19)에 기록동작 및 판독동작시 로우어드레스 스트로브신호 /RAS의 하강에 응하는 제어신호를 츨력한다. /CAS 동작제어회로(31)은 기록동작제어회로(34) 및 어드레스 입력회로/프리디코더회로(26)에 기록동작 및 판독동작시 칼럼어드레스 스트로브신호의 하강에 응하는 제어신호를 출력한다. 기록동작제어회로(32)는 기록 가능한 신호 /WE가 하강하고 나서 칼럼어드레스 스트로브신호 /CAS가 하강할때 기록데이타 입력회로(23a), 기록증폭기(16) 및 판독동작제어회로(34)를 구동한다.

제10도에 도시된 바와같이, 판독동작제어회로(34)는 변환기(34a)를 포함한다. 변환기(34a)는 /CAS 동작제어회로(31)로 부터 컬럼선택동작시 고레벨로 절환되는 제어신호를 수신하며, 구동신호로서 DC 부하/감지완충회로(29)의 P-채널 MOS트랜지스터 Q7과 Q8의 게이트에 상기 제어신호의 반전된 버전(version)을 출력한다. 즉, 구동신호 /는 기록 및 판독동작시 저레벨로 절환된다. 제10도에 있어서, 점은 입력단(신호)을 나타내며, 점는 출력단(신호)을 나타낸다. 이것은 이하의 설명에 적용된다.

제11도는 2개의 변환기 INV1과 INV2, 2개의 P-채널 MOS트랜지스터 Q23가 Q24, 및 2개의 N-채널 MOS트랜시스터 Q25와 Q26으로 구성되는 감지증폭기 구동신호 발생회로(19)의 회로도이다. /RAS동작제어회로(30)에 의해 발생되고 로우어드레스 스트로브신호 /RAS의 하강에 응하여 고레벨로 절환된 제어신호는 트랜지스터 Q24의 게이트와 변환기 INV2에 인가된다. 워드라인의 상승에 응하여 고레벨로 전환된 제어신호(래치가능한 신호)는 트랜지스터 Q26의 게이트와 변환기 INV1에 인가된다. VCC/2 전압발생기(14)에 의해 발생된 전압 VCC/2는 트랜지스터 Q24와 Q25의 게이트에 인가된다. 기록 및 판독 동작전에, 로우어드레스 스트로브신호 /RAS는 고레벨에 있고, 저레벨 제어신호는 트랜지스터 Q24와 변환기 INV2에 인가된다. 따라서, 전압 VCC/2/ (신호 PSA로서 작용)는 트랜지스터 Q24를 거쳐 감지증폭기 [플립-플롭회로] (1)의 P-채널 MOS트랜지스터 Q3과 Q4(제6도)에 인가된다.

제12도는 VCC/2전압발생기 14의 구조도이다. 동일한 저항을 갖는 저항 R1과 R2는 전원 VCC와 VSS사이에 직렬로 접속된다. 전압 VCC/2는 저항 R1과 R2가 직렬로 접속되는 노드를 거쳐 출력된다. 전압 VCC/2는 트랜지스터 Q7과 Q8의 소스(또는 드레인) 및 감지 증폭기 구동회로(19)에 인가된다.

제13도는 어드레스 입력회로/프리디코더회로(26)의 회로도이다. 제13도에 도시된 바와같이, 회로(26)은 변환기 INV3과 INV4, P-채널 MOS트랜지스터 Q27,Q28,Q31 및 Q32, 및 N-채널 MOS트랜지스터 Q29,Q30,Q33 및 Q34로 구성된다. 변환기 INV3과 트랜지스터 Q30의 게이트는 제9도에 도시된 /RAS 동작제어회로(30)에 의해 발생되고 로우어드레스 스트로브신호 /RAS의 하강에 응하여 고레벨로 절환된 제어신호를 수신한다. 변환기 INV4와 트랜지스터 Q34의 게이트는 제9도에 도시된 /CAS 동작제어회로에 의해 발생되고, 칼럼어드레스 스트로브신호 /CAS 하강에 응하여 고레벨로 절환된 제어신호를 수신한다. DRAM장치의 외부에서 어드레스신호는 트랜지스터 Q28,Q29,Q32 및 Q33의 게이트에 인가된다. 기록 또는 판독 동작시, 로우어드레스 스트로브신호는 하강하며, 외부어드레스신호는 로우어드레스신호로서 인가된다. 다음에, 칼럼어드레스 스트로브신호가 하강하고 외부어드레스가 칼럼어드레스신호로서 입력된다.

제14도는 제8도와 제9도에 도시된 기록증폭기(16)의 회로도이다. 제14도에 도시된 바와같이, 기록증폭기(16)은 변환기 INV5-INV8, P-채널MOS트랜지스터 Q35,Q36,Q37 및 Q39, N-채널 MOS트랜지스터 Q38과 Q40, 및 게이트 G1과 G2로 구성된다. 기록증폭기(16)은 기록동작제어회로(32)에 의해 발생되어 기록동작에서 고레벨로 절환된 제어신호와 기록데이타 입력회로(23a)에 의해 발생되어 국부적인 고레벨(H) 데이타가 기록될때 고레벨로 절환된 제어신호를 수신한다. 기록동작 이외의 다른 동작에서 트랜지스터 Q37에서 Q40은 모두 OFF된다. 기록동작에서 게이트 G1과 G2가 개방되고 데이타 버스라인 D와 /D는 기록데이타와 관련된 제어데이타에 의해 구동된다.

제15도는 제8도와 제9도에 도시된 입력/출력회로(23)의 회로도이다. 입력/출력회로(23)의 데이타 출력회로(23b)는 변환기 INV9-INV11과 P-채널 MOS트랜지스터 Q41-Q43, N-채널 MOS트랜지스터 Q44 그리고 게이트 G3와 G4로 구성되어 있다. 데이타 출력회로(23b)는 출력동작에서 고레벨로 절환된 제어신호와 고레벨 데이타 출력시 고레벨로 절환된 제어신호를 수신한다. 출력동작에서 트랜지스터 Q41과 Q42가 OFF되고 게이트 G3과 G4가 개방된다. 고레벨 데이타 출력시 트랜지스터 Q43은 ON되며, 트랜지스터 Q44는 OFF된다. 기록데이타 입력회로(23a)는 변환기 INV12와 INV13, P-채널 MOS트랜지스터 Q45와 Q46, 그리고 N-채널 MOS트랜지스터 Q47과 Q48로 구성된다. 데이타 입력회로(23a)는 기록동작에서 고레벨로 절환된 제어신호와 DRAM장치의 외부로부터 입력데이타를 수신한다. 기록동작에서 트랜지스터 Q46과 Q48은 ON되고 트랜지스터 Q46은 저레벨 입력데이타에 대하여 ON된다. 트랜지스터 Q47은 고레벨 입력데이타에 대하여 ON된다. 트랜지스터 Q46과 Q47의 드레인은 변환기 INV13을 거쳐 기록증폭기에 접속된다. 제8도에 도시된 감지완충기(15)는 제4도에 도시된 회로구성을 갖는다.

제16a도와 제16b도는 제4도에 도시된 구성과 함께 제8도와 제9도에 도시된 DRAM장치의 동작의 파형도이다. 제16a도에 도시된 판독동작시, 로우어드레스 스트로브신호 /RAS와 칼럼어드레스 스트로브신호 /CAS가 하강하고, 그 후에 부하회로(4) [제1도] 에서의 구동신호 /가 저레벨로 절환된다. 따라서, 전원전압 VCC가 데이타 라인 D와 /D에 인가된다. 제16b도에 도시된 기록동작시, 로우어드레스 스트로브신호 /RAS, 기록 가능한 신호 /WE와 칼럼어드레스 스트로브신호 /CAS가 이 순서로 하강한다. 통상적으로, 기록동작시 부하회로(4)는 데이타 라인 D와 /D로부터 단선되고, 따라서 구동신호 /가 고레벨로 고정된다.

제17a도와 제17b도는 본 발명의 제1실시예에 따른 DRAM장치의 동작의 파형도이다. 제17a도에 도시된 판독 및 기록동작시, 구동신호 /는 칼럼어드레스 스트로브신호 /CAS가 하강한후 저레벨로 절환되어, 전압 VCC/2가 데이타 라인 D와 /D에 인가된다. 제17b도에 도시된 바와같이, 구동신호 /는 저레벨로 고정된다.

제18도는 제6도에 도시된 회로 구성을 갖는 SRAM장치의 구조도이다. SRAM칩 200은 로우 및 칼럼으로 배열된 다수의 메로리 셀(35), 전이게이트(12) [DRAM 장치에서의 칼럼선택게이트에 대응함] 를 포함한다. 각 전이게이트(12)는 N-채널 MOS트랜지스터 Q5와 Q6을 포함한다. 메모리 셀(35)는 트랜지스터 Q5와 Q6을 거쳐 데이타 라인 D와 /D로 형성된 한쌍의 비트라인에 접속된다. 메모리 셀(35)와 워드 전이게이트(12)는 각각 제6도에 도시된 플립-플롭회로(1)과 선택트랜지스터회로(2)에 대응한다. 일반적으로, 데이타 라인 D와 /D는 DRAM장치에서는 데이타 버스로 불리우며, SRAM장치에서는 비트라인으로 불리운다.

감지증폭기(15)와 기록증폭기(16)은 한쌍의 비트라인(13)에 접속된다. 감지증폭기(15)와 기록증폭기(16)은 각각 제6도에 도시된 판독회로(5)와 기록회로 6에 대응한다. 일반적으로, DRAM장치에서 감지완충기로서 불리우는 회로는 SRAM장치에서는 감지증폭기로서 불리운다. 감지증폭기(15)와 기록증폭기(16)에 접속된 입력/출력회로(23)은 기록증폭기(16)에 입력데이타(기록데이타) Din을 출력하며, 감지증폭기(15)로부터 출력데이타(판독데이타) Dout은 SRAM장치의 외부에 출력된다. 칼럼디코더(22)의 출력신호는 N-채널 MOS트랜지스터 Q49와 Q50의 게이트에 인가된다.

DC부하 제어회로(14)는 제어회로(18A)에 의해 출력된 타이밍신호(제어신호)중에 관련된 타이밍신호에서 판독 및 기록동작시 저레벨로부터 절환된 구동신호 /를 발생시킨다. 구동신호 /는 P-채널 MOS트랜지스터 Q7과 Q8의 게이트에 인가된다. 상술된 VCC/2 전압발생기(17)은 전원전압 VCC로부터 전압 VCC/2를 발생시키며, 데이타 버스상(13)에 전압 VCC/2를 인가한다. 트랜지스터 Q7과 Q8, DC부하제어회로(14)와 VCC/2 전압발생기(17)은 제6도에 도시된 부하회로(4A)에 대응한다.

제어회로(18A)는 SRAM장치의 외부로부터 칩 선택신호 /CS와 기록 가능한 신호 /WE를 수신하며, SRAM동작에 필요한 타이밍(제어)신호를 발생시킨다. 다수의 선택 가능한 비트가 있을 경우, 출력 가능한 신호 /OE가 제어회로(18A)에 인가된다.

제19도는 제18도에 도시된 SRAM장치의 구조를 상세히 도시한 블럭도이다. 제19도에서, 제18도에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 로우와 칼럼으로 배열된 다수의 메모리 셀(35)를 갖는 메모리 셀 어레이(28)은 각각 트랜지스터 Q5와 Q6을 포함하는 칼럼선택게이트 [DRAM장치에서는 워드전이게이트라고 불림] (12)를 거쳐 다수의 비트라인쌍(24)에 접속되고, 다수의 워드라인(25)는 결합된 워드전이게이트(12)의 트랜지스터 각각 P-채널 MOS트랜지스터 Q7과 Q8을 포함하는 DC부하회로(36)은 각 비트라인쌍(24)에 대해 제공되어 있다. 제18도에 도시된 제어회로(18A)는 칩 선택회로/CS를 수신하고 소정의 제어신호를 출력하는 칩 동작제어회로(31a)를 포함한다.

판독동작제어회로(34)는 감지증폭기회로(15)에 기록 또는 판독동작시 고레벨로 절환된 제어신호를 출력한다. DC부하회로(36)은 VCC/2 전압발생기(17)로 부터 전압 VCC/2를 수신한다. 감지증폭기(15)는 제4도에 도시된 바와같이 구성된다.

제20도는 제19도에 도시된 어드레스 입력회로/프리디코더회로(26A)의 회로도이다. 어드레스 입력회로/프리디코더회로(26A)는 어드레스 입력회로/프리디코더회로(26A)와 동일한 방식으로 변환기 INV3과 INV4 및 MOS트랜지스터 Q27∼Q34를 포함한다. 그러나, 제20도에 도시된 MOS트랜지스터 Q27∼Q34의 게이트에 인가된 신호는 제13도에 도시된 MOS트랜지스터 Q27∼34에 인가된 신호와 다르다. 특히, 제20도에 도시된 경우에 있어서, 칩 동작제어회로(31a)에 의해 발생되어 칩 선택신호 /CS에 응하여 고레벨로 절환된 제어신호는 변환기 INV3과 INV4를 거쳐 트랜지스터 Q30과 Q34의 게이트 및 트랜지스터 Q27과 Q31의 게이트에 인가된다. 외부 어드레스신호는 트랜지스터 Q28,Q29,Q32의 게이트에 인가된다. SRAM장치의 경우에 있어서, 로우어드레스 및 칼럼어드레스는 동일한 타이밍으로 수신한다. 로우어드레스는 트랜지스터 Q28과 Q29의 드레인을 거쳐 출력되며, 칼럼 어드레스는 Q32와 Q33의 드레인을 거쳐 출력된다.

제19도에 도시된 다른 부분들은 상술된 DRAM장치에 사용된 부분들과 동일하며, 그 상세한 설명은 생략한다. 제18도와 제19도에 도시된 SRAM장치의 동작은 전압VCC/2가 데이타 판독 및 기록동작시 비트라인쌍(24)에 인가된것 이외는 종래의 SRAM장치의 동작과 거의 동일하다. 따라서, 본 발명의 제1실시예에 따른 SRAM의 상세한 설명은 생략한다.

상술된 바와같이, 본 발명의 제1실시예에 따라 한쌍의 데이타 라인의 진폭이 제한되는 종래의 동작과 비교하여, 기록동작 완결후 한쌍의 데이타 라인을 재설정하는데 소용되는 시간을 상당히 단축시키는 것이 가능하게 된다. 더우기, 데이타 라인의 재설정 전위가 VCC/2이므로, 데이타 라인쌍을 재설정할때 소모된 전력을 감소시킬 수가 있다. 이러한 점들은 반도체 메모리장치의 속도증가와 전력소모 감소에 기여한다.

이제, 본 발명의 제2실시예에 대하여 설명한다. 본 발명의 제1실시예에 있어서, 제6도에 도시된 플립-플롭회로(1)이 이후 설명되는 바와같이, 판독 동작시 반전될 수 있는 가능성이 있다. 본 발명의 제2실시예에는 상기 가능성을 제거하는데 있고, 제21도에 도시된 바와같이 구성된다.

제21도는 본 발명의 제2실시예의 회로도이다. 제21도에 있어서, 제6도에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 제21도와 제6도를 비교하여, 제21도에 도시된 플립-플롭회로(1)이 각각 4개의 레지스터 R3,R4,R5 및 R6으로 설치된다는 것을 알 수 있다. 특히, 레지스터 R3은 데이타 라인 /D에 접속된 트랜지스터 Q3과 Q6의 게이트 사이에 접속된다. 레지스터 R4는 데이타 라인 D에 접속된 트랜지스터 Q4와 Q5의 게이트 사이에 접속된다. 레지스터 R은 트랜지스터 Q1과 트랜지스터 Q6의 게이트 사이에 접속된다. 레지스트터 R6은 트랜지스터 Q2와 Q5의 게이트 사이에 접속된다.

제22도는 판독동작에 관련된 제21도에 도시된 반도체 메모리 장치의 동가회로도이다. 제22도에 있어서, 레지스터 R7과 R8은 각각 트랜지스터 Q5와 Q6의 내부저항을 표시한다. 레지스터 R9와 R10은 각각, 트랜지스터 Q3과 Q4의 내부저항을 표시한다. 더우기, 레지스터 R11과 R12는 각각, 트랜지스터 Q1과 Q2의 내부저항을 표시한다. 또한, 전압 VCC/2는 본 발명의 제1실시예와 동일한 방식으로 판독 및 기록동작시 데이타 라인 D와 /D에 인가된다.

이제, 제22도에 도시된 바와같이 (m-2)번째 플립-플롭회로(1)은 데이타라인 D측에 고레벨 데이타를 보유하며, (m-1)번째 플립-플롭회로(1)은 데이타 라인 /D측에 고레벨 데이타를 보유한다고 하자.

제23도는 플립-플롭회로(1)의 상태가 판독동작시 반전되는 경우의 파형도이다. (m-2)번째 플립-플롭회로(1)이 시간 t0에서 관련된 선택신호m-2에 응하여, 고레벨 데이타는 데이타 라인 D에서 나타나기 시작하고, 저레벨 데이타는 데이타 라인 /D에서 나타나기 시작한다. 시간 t=0 에서, 어떤 원인(예를들면, 소음)에 기인하여, 선택신호m-2가 하강하고 선택신호m-1이 상승하는 것에 의하여, (m-1)번째 플립-플립회로(1)이 설정된다. 데이타 라인 D에 결합된 기생회로 C에 기억된 전하가 (m-1)번째 플립-플롭회로(1)의 선택 트랜지스터 R7(Q5)를 거쳐 (m-1)번째 플립-플롭회로(1)의 노드 N2에 결합된 기생용량 C1과 각각 그 노드 N4와 N6(방전)에 접속된 기생용 C2에 흐르기 시작한다. 상기 방전중에서, 데이타 라인 /D에 결합된 기생용량은 (m-1)번째 플립-플롭회로(1)의 노드 /N2에 접속된 기생용량 /C1과 각각 입력노드 /N4와 /N6에 접속된 기생용량 /C1과 각각 입력노드 /N4와 /N6에 접속된 기생용량 /C2 에 기억된 전하에 의하여 (m-1)번째 플립-플롭회로(1)의 선택트랜지스터 R8(Q6)를 거쳐 충전된다.

(m-1)번째 회로내에, 접지(VSS)에 레지스터 R11을 거쳐 기생용량 C1과 C2의 방전이 레지스터 R10을 거쳐 전원전압 VCC로부터 기생용량 /C1과 /C2의 충전과 동시에 실행된다. 따라서, 상기 방전과 충전의 상호작용은 (m-1)번째 플립-플롭회로(1)의 상태의 반전여부를 결정한다.

데이타 라인 D와 /D에 결합된 기생용량 C와 /C는 비교적 크므로, 그안에 기억된 전하의 대부분의 사라질때까지 전원으로서 작용한다. 이 경우에서, 레지스터 R3, R4, R5 및 R6이 실제 0또는 매우 작은 경우, 노드 N2의 전위는 노드 N4와 N6의 전위와 거의 동일하며, 유사하게 노드 /N2의 전위는 노드 /N4와 /N6의 전위와 거의 동일하다. 따라서, 레지스터 R7의 비율과 레지스터 R11의 비율 및 레지스터 R8의 비율과 레지스터 R10의 비율을 플립-플롭회로(1)의 상태를 반전시킬 수 있다.

제23도에 있어서, 시간 t=0에서, 노드 N2의 전위는 VCC의 근처에서 증가하며, 노드 /N2의 전위는 VSS의 근처에서 감소한다. 노드 N4와 N6의 전위는 노드 N2의 전위와 거의 같고, 노드 /N과 /N6의 전위는 노드 /N2의 전위가 거의 같다. 따라서, (m-1)번째 플립-플롭회로(1)로부터 판독된다.

레지스터 R3, R4, R5 및 R6이 비교적 클때, 레지스터 R7의 저항 대 레지스터 R11의 비율 및 레지스터 R8의 저항 대 레지스터 R10의 비율에 의존하는 전위에 대하여 기생용량 C2와 /C2에 의하여 충전 및 방전이 제한된다. 따라서, 노드 N4, N4, N5 및 /N5의 전위의 변화를 억제하는 것이 가능하게 된다. 그 결과, 플립-플롭회로(1)의 상태가 반전되는 것이 곤란하다

본 발명의 제2실시예에 따라, 레지스터 R3-R6은 본질적으로 이들 레지스터를 갖는 전류경로에서의 전하의 흐름을 제한하도록 플립-플롭회로에 제공되어, 노드 N2와 /N2의 전위의 큰 변화에 의한 영향을 감소시킬 수가 있다.

제24a도는 본 발명의 제2 실시예의 동작의 파형도이다. 데이타는 선택신호m-2에 응하여 (m-2)번째 플립-플롭회로(1)로부터 판독된다. 그 다음에, 선택신호m-2가 하강하고 선택신호m-1이 상승하여, (m-1)번째 플립-플롭회로(1)이 선택된다. 노드 N2의 전위는 시간 t=0에서 증가하기 시작하는 반면에, 노드 N4와 N6의 전위는 레지스터 R6과 R4의 작용에 의하여 거의 변화하지 않는다. 그 다음에, 기생용량 C1과 C2에 기억된 전하는 레지스터 R11에서 흐르고, 노드 N2의 전위가 증가하기 시작한다. 노드 /N2의 전위는 일시적으로 감소한다. 그러나, 레지스터 R과 R3의 작용에 기인하여, 기생용량 /C1과 /C2가 충전된다. 따라서, 노드 /N2의 전위가 증가하기 시작한다. 그 결과, (m-1)번째 플립-플롭회로(1)의 상태는 반전되지 않는다.

제24b도는 본 발명의 제2실시예를 적용한 DRAM장치의 판독동작을 도시한 것이다. 제24a도에 도시된 동작은 제24b도에 도시된 파선으로 둘러싸인 부분에 대응한다.

제25도는 제21도에 도시된 부분 X(N-채널 MOS 트랜지스터 Q1과 Q2 포함)를 실현하기 위한 집적회로 레이아웃 패턴을 도시한 것이다. 제25도에 도시된 레지스터 R5 와 R6은 확산레지스터에 의해 실현된다. 이들 레지스터의 저항치는 확산레지스터의 폭과 길이에 의존한다. 라인 BLZO와 라인 BLXO는 각각, 선택 레지스터 Q5와 Q6을 거쳐 데이타 라인 D와 /D에 접속된다. 레지스터 R5와 R6은 폴리실리콘등으로 구성된 배선저항으로 형성될 수가 있다.

본 발명의 상술된 제2 실시예에는 본 발명의 제1 실시예의 경우에서와 같이 DRAM 및 SRAM장치에 적용될 수가 있다. 본 발명의 제2실시예에 따른 DRAM 또는 SRAM장치의 구조는 제1 실시예에 따른 DRAM 또는 SRAM 장치의 것과 동일하며, 그 설명은 생략한다.

이제, 본 발명의 제3실시예에 대하여 설명한다.

본 발명의 제3실시예는 데이타가 제2실시예의 경우에서와 같이 거기로부터 판독될때 플립-플롭회로(1)의 상태로 반전될 수 있는 가능성을 제거하는데 있다. 본 발명의 제3실시예에 따라, 레지스터 R3~R6의 대신에, 판독동작에 사용된 선택트랜지스터 Q5와 Q6의 게이트 전압이 기록동작에 사용된 것과 다르게 이루어진다.

제26도는 본 발명의 제3실시예의 회로도이다. 제26도에 있어서, 이전에 설명된 도면에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 제18도에 도시된 레지스터 R3~R6은 메모리 셀(1)의 각각에서 트랜지스터 Q1-Q4의 게이트에 접속되어 있지 않다.

본 발명의 제3실시예에 있어서, 전압스위치(37)과 내부전압발생기(38)은 제6도에 도시된 회로구성에 부가된다. 내부전압발생기(38)은 전원전압 VCC 와 VSS로 부터 내부전압 VL(VSSVLVCC)를 발생시킨다. 전압스위치(37)은 기록 가능한 신호 /WE의 레벨에 따라 내부전압 VL 또는 전원전압 VCC의 어느 한쪽을 디코더회로(39) [DRAM 장치에서 칼럼디코더와 SRAM장치에서 로우디코더에 대응]에 출력한다. 특히, 전압스위치(37)은 P-채널 MOS트랜지스터 Q51과 N-채널 MOS트랜지스터 Q51 및 N-채널 MOS트랜지스터 Q52를 포함한다. 기록가능한 신호 /WE는 트랜지스터 Q51과 Q2의 게이트에 공동으로 인가된다. 기록동작에 있어서, 즉 기록가능한 신호가 저레벨에 있을때, 전원전압 VCC는 디코더회로(39)에 인가된다. 판독동작에 있어서, 즉 기록가능한 신호 /WE가 고레벨에 있을때, 내부전압 VL은 디코더(39)에 인가된다.

제27도는 판독동작에 있어서 제26도에 도시된 회로의 등가회로도이다. 이제, 데이타가 데이타 라인 D에 고레벨 데이타를 기억하는 (m-2)번째 플립-플롭회로(1)로부터 판독되고 선택신호m-2가 하강하고 선택신호m-1이 상승한다고 하자. (m-1)번째 플립-플롭회로(1)은 데이타 라인 D측에 저레벨 데이타를 보유한다. 이 경우에서, 데이타 라인 D에 결합된 기생용량 C에 기억된 전하는 (m-1)번째 회로의 선택트랜지스터 Q5(R7)를 거쳐 기생용량 C1을 충전한다. 더우기, (m-1)번째 회로의 기생용량 /C에 기억된 전하는 선택트랜지스터 Q6(R8)을 거쳐 데이타 라인 /D에 결합된 기생용량 /C를 충전한다. 동시에, (m-1)번째 회로에 레지스터 R11을 거쳐 기생용량 C1을 충전하는 작용과 레지스터 R10을 거쳐 기생용량 /C1을 충전하는 작용이 활성화된다. 상기 충전과 방전의 상호작용은 (m-1)번째 플립-플롭회로(1)의 상태의 반전여부를 결정한다.

설명된 바와같이, 기생용량 C 와 /C는 비교적 크므로, 그안에 기억된 전하의 대부분이 사라질때까지 전원소스로서 작용한다. 이 경우에서, 저항 R7과 R8이 비교적 작은 경우, 레지스터 R7을 거쳐 기생용량 C 에서 C1의 충전과 레지스터 R8을 거쳐 기생용량 /C에서 /C1의 방전이 레지스터 R10을 거쳐 전원 VCC에서 기생용량 /C의 충전과 레지스터 R11을 거쳐 접지에서 기생용량 C1 의 방전보다 더 강하게 된다. 따라서, 기생용량 C1 과 /C1에 기억된 전하(정보)는 기생용량 C와 /C에 기억된 전하(정보)와 같게 된다. 이것은 기억된 정보의 변호에 대응하며, (m-1)번째 플립-플롭회로(1)에 다음 판독동작이 실행될때 판독 오류를 발생시킨다.

상기점을 감안하여, 전압스위치(37)은 판독동작을 수행할 만큼 충분히 크고 선택트랜지스터 Q 5와 Q6의 내부저항 Q5와 Q6을 충분히 증가시키는 내부전압 VL을 선택한다. 따라서, 레지스터 R7과 R8을 거쳐 충전 및 방전을 억제할 수가 있다. 기록동작에 있어서, (m-1)번째 플립-플롭회로(1)에 기억된 정보 (기생용량 C1과 /C1에 기억된 전하)가 데이타 라인 D와 /D의 정보(기생용량 C와 /C에 기억된 전하)에 의해 쉽게 영향을 받는다. 따라서, 기생용량 C에서 C1의 충전과 기생용량 /C1에서 C의 방전을 용이하게 하는 것이 필요하다. 따라서, 기록동작에서는 전압스위치(37)이 전원전압 VCC 를 선택하는 것에 의하여, 선택트랜지스터 Q5와 Q6 의 게이트 전압이 전원전압 VCC로 증가된다.

제28도는 제27도에 도시된 회로의 판독동작의 파형도이다. 판독동작에 있어서, 선택트랜지스터 Q5와 Q6에 인가된 선택신호는 전원전압 VCC이하의 내부전압 VL과 같다. 따라서, 선택트랜지스터 Q5와 Q6의 내부저항 R7과 R8은 증가되고 이들 트랜지스터를 거쳐 실행된 충전과 방전은 억제된다. 따라서, (m-1)번째 플립-플롭회로(1)의 상태를 반전시킬 수가 있다.

제29도는 내부전압발생기(38)의 회로도이다. 제29도에 도시된 바와 같이, 내부전압발생기(38)은 P-채널 MOS트랜지스터 Q53, Q54 및 Q55, N-채널 MOS트랜지스터 Q56, Q57 및 Q58, 2개의 레지스터 R13과 R14로 구성된다. 레지스터 R13과 R14에 의해 분할된 전압은 트랜지스터 Q56의 게이트에 인가된다. 일정한 내부전압 VL은 트랜지스터 Q55의 드레인을 거쳐 출력된다.

내부전압 VL이 감소되는 경우, 트랜지스터 Q54와 Q57에 흐르는 전류가 감소되며, 트랜지스터 Q54의 드레인 전위가 증가된다. 트랜지스터 Q54의 드레인이(전류경 회로를 형성하도록) 트랜지스터 Q53과 Q54의 게이트에 접속되고, 따라서 트랜지스터 Q53에 흐르는 전류가 트랜지스터 Q54의 드레인 전위의 증가에 따라 감소된다. 따라서, 트랜지스터 Q56의 드레인 전위가 감소된다. 트랜지스터 Q56의 드레인 전압의 감소가 트랜지스터 Q55의 게이트전이를 감소시키고 트랜지스터 Q55의 드레인 전위를 증가시킨다. 즉, 내부전압 VL의 감소를 억제할 수가 있다.

제30도는 제26도와 제27도에 도시된 디코더회로(39)의 회로도이다. 디코더회로(39)는 DRAM 장치에서 칼럼디코더(제8도)와 SRAM장치에서 로우디코더 21(제 18도)에 대응한다. 제30도에 있어서, 어드레스신호(프리디코드된 어드레스신호)는 편의상, 4개의 비트 /AO, AO, /A1 및 A1로 구성되어 있다. NOR 게이트 G5-G8은 어드레스비트 /AO, AO, A1 및 A1 이 인가되는 어드레스 비트 라인에 접속된다. 이들 NOR게이트 G5-G8은 전원전압으로서, 제29도에 도시된 내부전압발생기(38)에 의해 발생된 내부전압 VL 또는 전압스위치(37)을 거쳐 전원전압 VCC중 어느 한쪽으로 공급된다.

제31도는 본 발명의 제3실시예에 따른 DRAM 100A의 구조를 도시한 것이다. 제31도에 있어서, 이전에 설명된 도면에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 버스라인 진폭한계회로(40)은 VCC/2 전압발생기(17), DC부하 제어회로(14) 및 트랜지스터 Q7과 Q8을 포함한다. 판독동작에 있어서, 전압스위치로(37)은 제어회로(18)을 거쳐 인가된 기록가능한 신호 /WE의 레벨에 따라 칼럼디코더(22)에 VL을 출력한다. 기록동작에 있어서, 전압스위치로(37)은 칼럼디코더(22)에 전원전압 VCC를 인가한다.

제32도는 본 발명의 제3 실시예에 따른 SRAM 장치 200A의 구조의 블럭도이다. 제32도에 있어서, 이전에 설명된 도면에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 판독동작에 있어서, 전압스위치(37)은 제어회로(18)을 거쳐 인가된 기록가능한 신호 /WE의 레벨에 따라 로우디코더(21)에 내부전압 VL을 인가한다. 기록동작에 있어서, 전압스위치(37)은 로우디코더(21)에 전원전압 VCC를 인가한다.

이제, 본 발명의 제4실시예에 대하여 설명한다. 본 발명의 상술된 제3 실시예에 있어서, 판독동작시 선택트랜지스터 Q5와 Q6에 인가된 게이트 전압은 관련된 플립-플롭회로(1)의 상태가 반전되지 않도록 하기 위하여 기록동작에 사용된 전원전압 VCC의 이하인 내부전압 VL이다. 본 발명의 제4실시예에 따라, 판독동작에 사용된 데이타 라인 D와 /D 및 플립-플롭회로(1)사이의 저항은 기록 동작에 것과 다르게 설정되어, 관련된 플립-플롭회로(1) 상태가 반전되지 않도록 한다.

제33도는 본 발명의 제4실시예에 따른 반도체 메모리장치의 회로도이다. 제33도에 있어서, 이전에 설명된 도면에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 판독/기록판정회로(41)은 기록가능한 신호/WE의 레벨과 관련하여 판독동작 또는 기록동작의 실행여부를 판정한다. 판정결과는 디코더회로(42)에 출력된다. 디코더회로(42)는 DRAM 장치에서 칼럼디코더와 SRAM장치에서 로우디코더에서 대응한다. 디코더회로(42)는 판독동작시 선택신호R1-Rm 을 출력하며, 선택신호W1-Rm 이외에 선택신호W1-Wm을 출력한다.

본 발명의 제1, 제2 및 제3 실시예에 사용된 트랜지스터 Q5와 Q6대신에, 각각의 m회로가 4개의 N-채널 트랜지스터 QR1, QR2, QW1 및 QW2를 사용한다. 트랜지스터 QR1과 QW1이 평행으로 접속되며, 그 공통노드는 데이타 라인 D에 접속된다. 트랜지스터 QR1과 QW1의 다른 단자는 관련된 플립-플롭회로(1)의 2개 단자중 하나에 접속된다. 트랜지스터 QR2와 QW2는 평행으로 접속되며, 그 공통노드는 데이타 라인 /D에 접속된다. 트랜지스터 QR2와 QW2의 다른 단자는 관련된 플립-플롭회로(1)의 다른 단자에 접속된다. 선택신호로R1-Rm은 트랜지스터 RQ1와 RW2의 게이트에 인가된다. 선택신호W1-Wm은 트랜지스터 QW1과 QW2의 게이트에 인가된다.

제34도는 판독동작시 제33도에 도시된 구성의 등가회로도이다. 제34도에 있어서, RR1과 RR2는 각각 트랜지스터 QR1과 QR2의 내부저항을 표시한 것이다. 더우기, RW1과 RW2는 각각 트랜지스터 QW1과 QW2의 내부저항을 표시한 것이다. 판독동작시, 선택신호W1-Wm 이 저레벨에 있으므로 내부저항 RW1과 RW2는 무한하다.

제35도는 제34도에 도시된 등가회로의 판독동작의 파형도이다. 특히, 제35도는 (m-2)번째 플립-플롭회로(1)의 노드 N1에서 나타나는 고레벨 데이타가 거기에서 판독되는 동안에 선택신호Rm-2가 하강하고 선택신호Rm-1이 상승할때 관찰된 판독동작을 도시한 것이다.

판독동작시 플립-플롭회로(1)이 기생용량 C, /C, C1 및 /C1에 대하여 충전 및 방전에 기인하여 반전될 가능성이 제27도와 관련하여 설명되었다. 즉, 내부저항 RR1과 RR2가 비교적 작은 경우에, 내부저항 RR1을 거쳐 기생용량 C에서 C1의 충전과 내부저항 RR2를 거쳐 기생용량 /C에서 /C1의 방전은 내부저항 RR1을 거쳐 접지에 기생캐패시터 C1의 방전과 내부저항 R10을 거쳐 전원 VCC로부터 기생용량 /C1의 충전보다 더 크다. 따라서, 기생용량 C1과 /C1에 기억된 전하(정보)는 기생용량 C와 /C에 기억된 전하(정보)와 같게된다. 이것은 기억된 정보의 변화에 대응하며, (m-1)번째 플립-플롭회로(1)에 다음 판독동작을 실행할때 판독오류를 발생시킨다.

기록동작시, (m-1)번째 플립-플롭회로(1)에서 기억된 정보(기생용량 C1과 /C1에 기억된 전하)는 데이타 라인 D와 /D의 쌍에 대한 정보(기생용량 C와 /C에 기억된 전하)에 의해 영향을 받는 것 같다. 따라서, C에서 C1의 충전과 /C1에서 /C의 충전을 용이하게 하는 것이 필요하다.

상기점을 감안하여, 데이타 라인 D 와 /D의 쌍과 기록동작시 플립-플롭회로(1)사이의 내부저항을 충분히 감소하기 위하여 판독동작시 구동된 트랜지스터 QR1과 QR2이외에, 기록동작시 트랜지스터 QW1과 QW2가 구동된다. 트랜지스터 RQ1, RQ2, QW1과 QW2가 ON될때, 평행으로 접속된 트랜지스터 QR1과 QW1의 전체 게이트와 평행으로 접속된 트랜지스터 QR2와 QW2의 게이트폭이 증가된다. 상기 상태에서 얻어진 내부저항은 RR1× RW1/(RR1+RW1)과 RR2× RW2/(RR2+RW2)이다. 따라서, 제35도에 도시된 바와같이 (m-1)번째 플립-플롭회로(1)의 상태 반전을 방지할 수가 있다.

제36도는 본 발명의 제4실시예에 따른 DRAM장치 100B의 블럭도이다. 제36도에 있어서, 이전에 설명된 도면에 도시된 것과 동일한 부분들에 대하여는 이전과 동일한 참조숫자를 부여하였다. 칼럼디코더(22a)는 판독/기록판정회로(41)에 의해 행해진 판정을 근거로 하여 선택트랜지스터 QR1, QR2, QW1및 QW2를 구동한다.

제37도는 판독/기록판정회로(41)의 구조도이다. 제37도에 도시된 바와 같이, 판독/기록판정회로(41)은 NOR게이트 G9를 포함한다. NOR게이트 G9는 기록가능한 신호 /WE와 칼럼어드레스 스트로브신호 /CAS에 NOR동작을 실행하며, 칼럼디코더 (22A)에 판정신호를 출력한다. 제33도에 도시된 판독/기록판정회로(41)은 기록가능한 신호 /WE만에서 동작하도록 설계된다. 실제로, 판독/기록판정회로(41)이 판독동작의 안정성에 의해 기록가능한 신호 /WE뿐만 아니라 칼럼어드레스 스트로브신호 /CAS에도 동작하는 것이 유리하다.

제38a도는 칼럼디코더(22A)의 각각의 회로도이다. 각 칼럼디코더(22A)에는 디코더회로(43)과 P-채널 MOS트랜지스터 Q59, Q61과 N-채널 MOS트랜지스터 Q60, Q62를 갖는 구동회로(43A)가 포함된다. 디코더회로(43)은 제30도에 도시된 것과 같은 구조를 갖지만, NOR게이트 G5-G8에 인가된 전원전압은 VCC에 고정된다. 디코드된 신호의 반전된 버전은 변환기 INV16을 거쳐 트랜지스터 Q59-Q62의 게이트에 인가된다. 전원전압 VCC는 트랜지스터 Q61의 소스에 인가되며, 판독/기록판정회로(41)에서 판정신호가 트랜지스터 Q59에 인가된다. 선택신호R은 트랜지스터 Q61과 Q62의 드레인을 거쳐 출력되며, 선택신호W는 트랜지스터 Q59와 Q60의 드레인을 거쳐 출력된다. 기록동작에 있어서, 판정신호는 트랜지스터 Q59의 소스를 전원전압 VCC 로 설정하는 고레벨로 절환된다. 제38a도에 도시된 칼럼디코더(22A)가 선택될때, 고레벨로 디코드된 신호는 디코드회로 43에 의해 출력된다. 판독동작에 있어서, 선택신호R만이 고레벨로 절환된다. 기록동작에 있어서, 선택신호R과W가 고레벨로 모두 절환된다.

제38b도는 디코더회로(43)와 구동회로(43A)이 칩에 서로 가깝게 위치되고 구동회로 43A에 의해 출력된 선택신호W와R이 다수의 세트의 선택트랜지스터(DRAM 장치에서 칼럼선택신호에 대응)에 인가되는 구조를 도시한 것이다. 이들 게이트는 제38b도에서 횡방향으로 배열되어 있다. 선택신호W와R을 전달하는 신호라인은 제36도에 도시된 칼럼선택게이트(12), 감지증폭기(11) 및 셀(10)을 지나가고, 제36도에 도시된 셀(10)의 좌측에 위치된 칼럼선택게이트에 접속되어 있다. 물론, 감지증폭기와 셀은 각 칼럼선택게이트에 접속된다.

제38c도는 디코더회로(43)의 출력신호와 다수의 구동회로(43A)에 인가되며, 한 세트의 선택트랜지스터가 구동회로(43A)의 각각에 접속되는 구조를 도시한 것이다. 제38c도에 도시된 구조에 있어서, 디코더회로(43)과 구동회로(43A)사이의 거리는 길다. 디코더회로(43)의 출력신호를 전달하는 신호라인은 측면으로 칼럼선택게이트(12), 감지증폭기(11)과 셀(10)을 지나간다. 제38c도에 도시된 구동회로(43A)는 판정신호 1과 2로 공급된다.

제39a도는 제36도에 도시된 DRAM 장치 100B의 판독동작의 파형도이고, 제 39b도는 그 기록동작의 파형도이다. 판독동작에 있어서, 선택신호R만이 상승하고, 선택신호W가 저레벨로 고정된다. 기록동작에 있어서, 선택신호R 과W 모두 상승한다.

제40도는 본 발명의 제4실시예에 따른 SRAM 장치 200B의 블럭도이다. 제40도에 있어서, 이전에 설명된 도면에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 로우디코더(21A)는 대응하는 m세트의 선택트랜지스터 QR1, QR2, QW2 및 QW를 제어한다. 각각의 로우디코터 (21A)는 제38a도 또는 제38b도에 도시된 구성을 갖는다.

이제, 본 발명의 제5실시예에 대하여 설명한다.

제4도와 관련하여 설명된 바와같이, DRAM 장치에서의 감지완충기 또는 SRAM 장치에서의 감지증폭기는 MOS트랜지스터 Q13-Q22로 구성된 전류경형 판독완충회로는 입력회로 D와 /D가 대략 VCC/2와 같을때 최상의 AC입력/출력특성(고속으로 동작가능)을 갖는다. 그러나, 종래의 구조는 전원전압 VCC에 데이타 라인 D와 /D를 프리챠지하여 플립-플롭회로(1)의 동작을 안정화시키도록 설계되어 있다. 따라서, 판독동작이 최상의 입력/출력특성으로 동작될 수가 없다. 즉, 판독완충회로(5)를 고속으로 동작시키는 것이 불가능하다.

이러한 이유때문에, 종래에는 제41도에 도시된 바와같이 전위시프트회로가 그것의 최상 입력/출력 특성으로 판독동작을 동작시키도록 가능하게 하는 데이타 라인의 전위를 선택하도록 DRAM장치의 감지완충기(SRAM 장치의 감지증폭기)의 한쌍의 데이타 라인 사이에 제공되어 있다. 제41도에 도시된 종래의 전위 시프트회로는 트랜지스터 Q71-Q73과 Q81-Q83을 포함한다. 보상입력회로 VIX와 VIZ는 각각 트랜지스터 Q71과 Q82의 게이트에 인가된다. 보상출력신호 VOX 와 VOZ는 각각 트랜지스터 Q73과 Q83의 드레인을 거쳐 출력된다.

제42a도는 선택신호와 ／에 의해 제어된 트랜지스터 Q84와 Q74가 제41도에 도시된 전위 시프트회로에 부가되는 회로구성도이다. 이들 트랜지스터 Q74와 Q84는 전류경로를 형성한다. 제42b도는 전류경로가 선택신호의 상승과 입력신호 VIZ와 VIX사이에 전위차에 응하여 출력 VIX측에서 발생하는 제42a도에 도시된 회로의 등가회로도이다.

이제, 제42b도와 관련하여 제41도에 도시된 전위 시프트회로의 보상출력신호 VOZ와 VOX가 보상입력신호 VIZ와 VIX에 대하여 감쇠되는 메카니즘에 대하여 설명한다.

VIX측에서, 이하의 방정식이 성립된다.

VIZ = VCC×(R2+R3)/(R1+R2+R3)

VOZ = VCC×R3/(R1+R2+R3)

따라서, 시프트된 전위레벨는 다음과 같다.

(1)

VIX 측에서, 이하의 방정식이 성립된다.

VIX = VCC×(R2+R3)R4/{R1(R2+R3)+R4(R1+R2+R3)}

VOX = VCC×R3×R4/{R1(R2+R3)+R4(R1+R2+R3)}

따라서, 전위시프트의 양은 다음과 같다.

(2)

보상입력신호의 진폭는 다음과 같이 표현된다.

진폭는 다음과 같다.

상기 A를 사용하여, 이하의 방정식을 얻을 수 있다.

상기 방정식으로부터,가에 대하여 감쇠되고 이 출력 감쇠의 양가 다음과 같다는 것을 알 수가 있다.

(3)

R2는 감쇠를 감소시키기 위하여 0으로 설정될때, 방정식 (1)과 (2)에서==0이다. 이것은 전위시프트가 실행될 수 없다는 것을 의미한다.

상술된 바와같이, 제41도에 도시된 종래의 전위시프트회로는 전위시프트가 보상입력신호에 대하여 보상출력신호의 감쇠로 실행된다는 점에서 불리점이 있다.

제43도는 상기 불리점을 극복하기 위한 본 발명의 제5실시예의 회로도이다. 본 발명의 제5실시예의 따른 전위시프트회로는 상술된 P-채널 MOS트랜지스터 Q71과 Q81, 및 상술된 N-채널 MOS트랜지스터 Q72, Q73, Q82 및 Q83을 포함한다. 그러나, 제43도에 도시된 것과 다르다. 트랜지스터 Q72의 게이트와 드레인은 함께 접속되어 있고, 트랜지스터 Q83의 게이트에 접속되어 있다. 트랜지스터 Q82의 게이트와 드레인은 함께 접속되어 있고, 트랜지스터 Q73의 게이트에 접속되어 있다. 트랜지스터 Q71과 Q81의 게이트는 접지되어 있다. 즉, 트랜지스터 Q73(Q83)의 소스가 접지된다. 더우기, 트랜지스터 Q73(Q83)의 드레인은 2개의 입력신호중 하나에 대하여 출력신호를 출력하고, 그 게이트가 다른 입력신호를 수신한다.

제44a도는 전류경로 트랜지스터 Q74와 Q84가 제43도에 도시된 전위시프트회로에 부가되는 회로구성을 도시한 것이다. 제44b도는 전류경로가 선택신호의 상승에 응하여 VIX 측에서 발생하며 입력 VIZ와 VIX사이의 전위차가 발생하는 제43도에 도시된 전위시프트회로의 등가회로도이다. 부하트랜지스터로서 작용하는 트랜지스터 Q71와 Q81 및 시프트된 전위량을 결정하는 트랜지스터 Q72와 Q82가 간단한 저항소자로 대체될 수가 있다. 이경우에서, 제44a도에 도시된 회로에서와 동일한 효과를 얻을 수 있다. 즉, 제44b도에 도시된 바와 같이, 레지스터 R1과 R2를 갖는 일련의 회로가 트랜지스터 Q73에 직렬로 접속된다.

제44b도에 도시된 등가회로는 종래의 회로에 사용된 레지스터 R3가 변화가능한 레지스터로 대체되며, VIZ측에 변화가능한 레지스터의 저항치 R3Z가 VIZ측에 변화가능한 레지스터의 저항치 R3X와 다르다는 점에서 제42b도에 도시된 종래의 등가회로와 다르다.

VIX측에서, 이하의 방정식이 성립된다.

VIZ = VCC×(R2+R3Z)/(R1+R2+R3)

VOZ = VCC×R3Z/(R1+R2+R3Z)

따라서, 전위시프트의 양은 다음과 같다.

(4)

VIX측에서, 이하의 방정식이 성립된다.

VIX = VCC×(R2+R3X)R4/{R1(R2+R3X)+R4(R1+R2+R3)}

VOX = VCC×R3×R4/{R1(R2+R3X)+R4(R1+R2+R3X)}

따라서, 전위시프트의 양는 다음과 같다.

(5)

보상입력신호의 진폭는,

보상출력신호의 진폭는,

이제, B가 다음같이 정의된다고 하자.

B=VCC×R1÷[(R1+R2+R3Z){R1(R2+R3X)+R4(R1+R2+R3)}]

그 다음에, 이하의 방정식이 얻어진다.

입력신호진폭과 출력신호진폭 사이의 차이는 다음과 같이 계산된다.

(6)

방정식(6)이 R3Z=R3X=R3인 조건하에서 방정식(3)과 동등하다는 것을 알수가 있다. 방정식(6)은 입력신호진폭과 출력신호진폭 사이의 차를 보인 것이며, 다음과 같이 성립된다.

상기점은 다음의 것을 사용하여 확인될 수 있다.

R2{(R2+R3X)-R4/R1×(R3Z-R3X)}×B0

상기 부등호로부터, 다음 조건이 얻어질 수 있다.

R3Z(1+R1/R4)R3X + R1R3/R4 : 감쇠

R3Z=(1+R1/R4)R3X + R1R3/R4 : 감쇠=증폭=0

R3Z(1+R1/R4)R3X+R1R3/R4 : 증폭

본 발명의 제5실시예에 따른 전위시프트회로가 DRAM 장치의 자동증폭기에 인가될때, R1은 데이타버스에 접속된 부하트랜지스터 Q7과 Q8(제6도)의 내부저항이며, R4는 칼럼선택트랜지스터 Q5와 Q6(제6도)의 내부저항에 대응한다. SRAM장치에 있어서, R1은 트랜지스터 Q7과 Q8(제6도)의 내부저항이며, R4는 워드전이트랜지스터 Q5와 Q6의 내부저항이다. 어느 한쪽의 경우에서, 조건 R1《R4, 감쇠 및 증폭은 저항 R3Z와 저항 R3X사이의 차에 의존한다.

제45도는 본 발명의 제5실시예에 따른 전위시프트회로(44)를 갖는 DRAM장치의 블럭도이다. 제45도에 있어서, 이전에 설명된 도면에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 본 발명의 제5실시예에 따른 전위시프트회로(44)는 감지완충기(15)와 버스라인쌍(13)사이에 접속된다. 제45도에 도시된 DRAM장치가 전위시프트회로(44)를 사용하므로, 버스라인쌍(13)은 전원전압 VCC(제5도 참조)로 프리챠지될 수가 있다. 이러한 프리챠지는 제45도에 도시된 버스라인 진폭한계회로(45)에 의해 실행된다. 내부전압발생기(46)은 전원전압 VCC 에서 동작하기 위해 필요한 내부전압을 발생시킨다.

제46도는 본 발명의 제5실시예에 따른 전위시프트회로(44)를 갖는 SRAM장치의 블럭도이다. 제46도에 있어서, 이전에 설명된 도면에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 전위 시프트회로(44)는 감지증폭기(15)와 비트라인쌍(13)사이에 접속된다. SRAM장치가 전위시프트회로(44)를 사용하므로, 비트라인쌍은 버스라인 진폭한계회로(45)에 의해 전원전압으로 프리챠지될 수 있다.

제47도는 제45도에 도시된 DRAM장치의 요부회로도이다. 제47도에 있어서, 이전에 설명된 도면에 도시된 부분들과 동일한 부분들에 대하여는 동일한 참조숫자를 부여하였다. 감지증폭기(11)을 구동하기 위한 신호 PSA와 NSA는 제11도에 도시된 회로에 의해 발생된다. 제47도에 도시된 회로는 SRAM장치에 대해 사용될 수가 있다. 이경우에서, 신호 PSA와 NSA는 각각, 전원전압 VCC와 VSS에 고정된다.

제48도는 제45도에 도시된 DRAM장치의 동작파형도이다. 제48도에 도시된 선택신호m은 (m번째 플립-플롭회로(1)이 선택될때) DRAM장치에서 대응하는 칼럼디코더(22)에 의해 발생된다. SRAM장치에서 선택신호m이 관련된 로우디코더(21)에 의해 발생된다. 예를들어 제30도에 도시된 회로에 의해서 선택신호m이 발생할 수 있다.

제43도에 도시된 전위시프트회로는 고레벨 입력전위를 저레벨 출력전위로 낮추기 위해 작용한다. 저레벨 입력전위를 고레벨 출력전위로 끌어 올리는 기능을 갖춘 전위시프트회로를 제공하는 것 또한 가능하다.

제49도는 저레벨 입력전위를 고레벨 출력전위로 상승시키는 전위시프트회로의 회로도이다. 제49도에서 P-채널 MOS트랜지스터 Q75과 Q85는 제43도에 도시된 N-채널 MOS트랜지스터 Q72와 Q82로 대체된다. 더우기, N-채널 MOS트랜지스터 Q74와 Q84는 P-채널 MOS트랜지스터 Q76과 Q86으로 대체된다. 입력신호 VIZ은 트랜지스터 Q75의 게이트와 드레인, 트랜지스터 Q73의 드레인, 그리고 트랜지스터 Q81의 게이트로 인가된다. 입력신호 VIX는 트랜지스터 Q85의 게이트와 드레인, 트랜지스터 Q83의 드레인, 그리고 트랜지스터 Q71의 게이트로 인가된다.

제50a도는 트랜지스터 Q76과 Q86이 제49도에 도시된 회로에 부가된 회로구성을 도시한 것이다. 제50b도는 구동신호가 하강할때 얻어진 제50a도에 도시된 회로의 등가회로이다. 트랜지스터 Q71과 Q81은 변화가능한 레지스터 RIZ와 RIX로 각각 작용한다.

본 발명의 제5실시예에 따라서 전위시프트회로를 DRAM 혹은 SRAM장치로 인가함으로써 레벨시프트 동작중 발생한 출력진폭의 감쇠를 방지하거나 또는 출력진폭을 확장시키는 것이 가능해진다. 더우기, 전위시프트회로는 차동증폭기의 입력측위에 배열되고 차동증폭기의 동작속도를 증가시키는 것과 반도체 메모리장치의 판독동작을 용이하게 하는 것이 가능해 진다.

최종적으로, DRAM장치에 사용된 각 메모리 셀(10)은 예를들면, 제51a도에 도시된 회로구성을 갖는다. SRAM장치에 사용된 각 메모리 셀(35)는 예를들면, 제51b 도에 도시된 회로구성을 갖는다.

본 발명은 특별히 설명된 실시예들에 제한되지 않고, 본 발명의 범위로 부터 벗어남이 없이 변화 및 변경을 이룰 수가 있다.

Claims (21)

1. 플립-플롭회로(1), 플립-플롭회로와 한쌍의 데이터 라인 사이에 제공된 스위치(2), 및 스위치와 한쌍의 데이터 라인을 거쳐 플립-플롭회로내에 데이터를 기록하는 기록회로(6)로 구성되는 반도체 메모리장치에 있어서, 기록회로가 기록동작을 실행할 때 한쌍의 데이터 라인에 고전원전압과 저전원전압사이의 중간전압을 인가하여, 기록동작시 한쌍의 데이터 라인의 전압진폭을 플립-플롭회로의 전압진폭의 미만으로 제한하는 회로(4A)를 포함하는 것을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 회로(4A)에 의해 인가된 중간전압이 플립-플롭회로의 전압진폭의 약 ½인 클램프 전압인 것을 특징으로 하는 장치.
3. 제1항에 있어서, 회로(4A)가 판동동작 실행시 한쌍의 데이터 라인에 상기 중간전압을 인가하기 위한 수단(4A, 34)으로 구성되는 것을 특징으로 하는 장치.
4. 제1항에 있어서, 플립-플롭회로의 전압진폭에 상당하는 외부 전원전압으로부터 상기 중간전압을 발생하기 위한 전압발생수단(17)로 더 구성되는 것을 특징으로 하는 장치.
5. 제1항에 있어서, 플립-플롭회로는 플립-플롭회로에 기억된 데이터와는 다른 데이터가 한쌍의 데이터 라인으로부터 플립-플롭회로로 입력되는 것을 제한하기 위한 저항소자로 구성되는 것을 특징으로 하는 장치.
6. 플립-플롭회로(1), 플립-플롭회로와 한쌍의 데이터 라인 사이에 제공되되, 한쌍의 데이터 라인중 하나와 플립-플롭회로 사이에 접속된 제1 트랜지스터(Q5), 및 한쌍의 데이터 라인중 다른 하나와 플립-플롭회로 사이에 접속된 제2 트랜지스터(Q6)으로 구성되는 스위치(2), 스위치와 데이터 라인을 거쳐 플립-플롭회로내에 데이터를 기록하는 기록회로(6), 기록회로가 기록동작을 실행할 때 한쌍의 데이터 라인에 중간전압을 인가하여, 기록동작시 한쌍의 데이터 라인의 전압진폭을 플립-플롭회로의 전압진폭 미만으로 제한하는 회로(4A), 및 판독동작과 기록동작시 제1 및 제2 트랜지스터에 인가된 게이트 전압을 변화시켜, 판독동작시 얻어진 제1 및 제2 트랜지스터의 내부저항이 기록동작시 얻어진 제1 및 제2 트랜지스터의 내부저항과 다르게 하는 수단(37, 38)으로 구성되는 것을 특징으로 하는 장치.
7. 제6항에 있어서, 상기 수단(37, 38)이 외부 전원전압으로부터 내부전압을 발생시키기 위한 내부전압 발생수단(38), 및 상기 게이트 전압으로서, 제1 및 제2 트랜지스터의 게이트에 내부전압 또는 외부 전원전압중 어느 하나를 인가하기 위한 전압스위치수단(37)으로 구성되고, 상기 내부전압이 외부 전원전압보다 낮고, 상기 전압스위치 수단이 판독동작시 제1 및 제2 트랜지스터의 게이트에 내부전압을 인가하는 것을 특징으로 하는 장치.
8. 제6항에 있어서, 판독동작시 인가된 게이트 전압이 기록동작시 인가된 게이트 전압보다 낮은 것을 특징으로 하는 장치.
9. 플립-플롭회로(1), 플립-플롭회로와 한쌍의 데이터 라인사이에 제공되되, 한쌍의 데이터 라인중 하나와 플립-플롭회로 사이에 접속된 다수의 제1 트랜지스터(QR1, QW1), 및 한쌍의 데이터 라인중 다른 하나와 플립-플롭회로 사이에 접속된 다수의 제2 트랜지스터(QR2, QW2)로 구성되는 스위치(2), 스위치와 한쌍의 데이터 라인을 거쳐 플립-플롭회로내에 데이터를 기록하는 기록회로(6), 기록회로가 기록동작을 실행할때 한쌍의 데이터 라인에 중간전압을 인가하여, 기록동작시 한쌍의 데이터 라인의 전압진폭을 플립-플롭회로의 전압진폭 미만으로 제한하는 회로(4A), 및 판독동작시 다수의 제1 트랜지스터와 다수의 제2 트랜지스터 중에서 m개의 제1 및 제2 트랜지스터를 구동하고 기록동작시 다수의 제1 트랜지스터와 다수의 제2 트랜지스터중에서 n(nm)개의 제1 및 제2 트랜지스터를 구동하여 판독동작과 기록동작시에 한쌍의 데이터 라인과 플립-플롭회로 사이의 저항을 변화시키는 수단(37, 38, 22A)으로 구성되는 것을 특징으로 하는 장치.
10. 제9항에 있어서, n개의 제1 및 제2 트랜지스터의 합성 내부저항이 m개의 제1 및 제2 트랜지스터의 합성 내부저항보다 작은 것을 특징으로 하는 장치.
11. 제9항에 있어서, 상기 수단(37, 38, 22A)은 판독동작 또는 기록동작의 어느 하나가 기록 가능한 신호에 근거하여 실행되는지를 판정하기 위한 판정수단(41)으로 구성되는 것을 특징으로 하는 장치.
12. 제1항에 있어서, MOS 트랜지스터를 갖는 전류경형 (current-mirror type) 판독회로를 포함하는 판독회로로 더 구성되는 것을 특징으로 하는 장치.
13. 제1항에 있어서, 반도체 메모리장치는 플립-플롭회로가 감지증폭기로서 작용하는 DRAM장치로서 작용하도록, 플립-플롭회로에 접속된 동적형 메모리 셀로 더 구성되는 것을 특징으로 하는 장치.
14. 제1항에 있어서, 반도체 메모리장치가 SRAM 장치로서 작용하도록 플립-플롭회로가 정적형 메모리 셀로서 작용하는 것을 특징으로 하는 장치.
15. 플립-플롭회로(1), 플립-플롭회로와 한쌍의 데이터 라인 사이에 제공된 스위치(2), 및 스위치와 한쌍의 데이터 라인을 거쳐 플립-플롭회로내에 데이터를 기록하는 기록회로(6)로 구성되는 반도체 메모리 장치에 있어서, 한쌍의 데이터 라인에 접속되어, 한쌍의 데이터 라인의 전위를 다른 제1 및 제2 전위로 전환하기 위한 전위시프트수단(44)을 포함하는 것을 특징으로 하는 반도체 메모리장치.
16. 제15항에 있어서, 전위시프트수단이 제1 및 제2 트랜지스터(Q73, Q83, Q71, Q81)로 구성되고, 제1 트랜지스터(Q73, Q71)가 제1 데이터 라인에 접속된 게이트, 제1 전원전압을 수신하는 소스, 및 제2 데이터 라인의 전위를 전환하여 얻어진 상기 제1 전위를 출력하는 드레인을 갖고, 제2 트랜지스터(Q83, Q81)가 제 2 데이터 라인에 접속된 게이트, 상기 제1 전압으로 설정된 소스, 및 제1 데이터 라인의 전위를 전환하여 얻어진 상기 제2 전위를 출력하는 드레인을 갖고, 상기 제1 및 제2 데이터 라인이 한쌍의 데이터 라인에 상당하는 것을 특징으로 하는 장치.
17. 제16항에 있어서, 상기 전위시프트수단(44)이 제1 트랜지스터에 접속된 제1단 및 제2 전원전압을 수신하는데 제2단을 갖고 직렬로 접속된 제1 및 제2 저항소자 (Q71, Q72)를 갖고 제1 직렬회로, 및 제2 트랜지스터에 접속된 제1단 및 제2 전원전압을 수신하는 제2단을 갖고 직렬로 접속된 제3 및 제4 저항소자(Q81, Q82)를 갖는 제2 직렬회로로 구성되고, 제1 및 제2 저항소자를 직렬로 접속하는 노드가 상기 제2 데이터 라인에 접속되고, 제3 및 제4 저항소자를 직렬로 접속하는 노드가 상기 제1 데이터 라인에 접속되는 것을 특징으로 하는 장치.
18. 제16항에 있어서, 제1 전원전압이 제2 전원전압과 다른 것을 특징으로 하는 장치.
19. 제15항에 있어서, 전류경형 판독회로를 포함하는 판독회로로 더 구성되는 것을 특징으로 하는 장치.
20. 제15항에 있어서, 반도체 메모리장치는 플립-플롭회로가 감지증폭기로서 작용하는 DRAM장치로서 작용하도록, 플립-플롭회로에 접속된 동적형 메모리 셀로 더 구성되는 것을 특징으로 하는 장치.
21. 제15항에 있어서, 반도체 메모리장치가 SRAM장치로서 작용하도록, 플립-플롭회로가 정적형 메모리 셀로서 작용하는 것을 특징으로 하는 장치.