JPS61217989A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アク・セス・メモ
リ）に利用して有効な技術に関するものである。

〔背景技術〕

半導体記憶装置におけるアドレスデコーダとして、駆動
ＭＯＳＦＥＴが並列形態されたノア（ＮＯＲ）ゲート回
路を用いることが考えられる。この場合には、４Ａ動Ｍ
ＯＳＦＥＴのゲートに供給されるアドレス４ｇ号のいず
れか１つでもハイレベルにされると、駆動〜１０ｓＦＥ
Ｔがオン状態にされて出力をロウレベルにする。したが
って、全てのアドレス信号がロウレベルのときに全ての
駆動Ｍ０５ＦＥＴがオフ状態にされるので、ハイレベル
の選択信号を得ることができる。しかしながら、上記論
理ゲート回路を単位回路として多数の論理ゲート回路か
らなるアドレスデコーダのうち、１つのみが上記選択信
号を形成し、残りの論理ゲート回路はロウレベルの非選
択信号を形成する。このため、上記論理ゲート回路によ
って駆動されるＭＯＳ　Ｆ　ＥＴ等のゲート容量や配線
容量等からなる容量性負荷にプリチャージされた電荷の
大半はディスチャージされてしまうため、消費電流が大
きくなる。

そこで、駆動ＭＯＳＦＥＴが直列形態されたナンド（Ｎ
ＡＮＤ）ゲート回路を用いることが考えられる。この場
合には、駆動ＭＯＳＦＥＴは、全てのアドレス信号がハ
イレベルにされた時に全てオン状態にされてロウレベル
の選択信号を形成する。一方、アドレス信号がいずれか
１つでもロウレベルにされると、その駆動ＭＯＳＦＥＴ
がオフ状態にされるので、ハイレベルの非選択信号を形
成する。これにより、選択されたもののみがロウレベル
にされるから、低消費電力化を図ることができる。しか
しながら、選択動作のために複数の直列形態にされた駆
動ＭＯＳ　Ｆ　ＥＴを通して出力信号をロウレベルに引
き抜くのに時間がかかり、動作が遅（なってしまうとい
う問題が生じる（なお、アドレスデコーダについては、
例えば特開昭５６−７４８９０号公報参照）。

〔発明の目的〕

この発明の目的は、高速動作と低消費電力化を実現した
アドレスデコーダを有する半導体記憶装置を提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細口の記述および添イ」図面から明らかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

ナな７つち、上記ノア論理構成の論理ゲート回路の出力
信号をアドレス信号に従って択一的に出力される複数の
選択タイミング信号に従ってそれぞれ伝達する複数から
なる第１の伝送ゲートＭＯＳＦＥＴを設け、これにより
それに対応した複数の選択タイミング信号をそれぞれ複
数のワード線又はデータ線選択のためのスイッチＭＯＳ
　Ｆ　ＥＴのゲートに伝える複数からなる第２の伝送ゲ
ー）ＭＯＳＦＥＴを制御するとともに、これらの第２の
伝送ゲートＭＯＳＦＥＴのゲートにそれぞれプリチャー
ジＭＯＳＦＥＴを設けるものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

同図に示した実施例回路では、Ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒ
ａｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表とじて示されて
いるように情報記憶キャパシタＣ３とアドレス選択用Ｍ
ＯＳＦＥＴＱｍとからなり、論理“１″、“０″の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態に
してキャパシタＣｓを共通のデータ線ＤＬにつなぎ、デ
ータ線ＤＬの電位がキャパシタＣ３に蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。メモリセルＭＣを小さく形成し、かつ
共通のデータ線ＤＬに多くのメモリセルをつないで高集
積大容量のメモリマトリックスにしであるため、上記キ
ャパシタＣｓと、共通データ線ＤＬの浮遊容量Ｃｏ（図
示せず）との関係は、Ｃｓ　／　Ｃｏの比が非常に小さ
な値になる。

したがって、上記キャパシタＣｓに蓄積された電荷量に
よるデータ線ＤＬの電位変化は、非常に微少な信号とな
っている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのぼり半分であることを除き、メモリセルＭｅ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、そのアドレッシングに先立って、タイミン
グ信号φｄを受けるＭＯＳＦＥＴＱｄ”によって接地電
位に充電される。このように、キャパシタＣｄは、その
容量値がキャパシタＣ３の約半分の容量値に設定されて
いるので、メモリセルＭＣからの読み出し信号のはソ“
半分に等しい基準電圧を形成することになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａＬφｐａ２で決まるセンス期間に
拡大するセンスアンプであり（その動作は後述する）、
１対の平行に配置された相補データ線ＤＬ、ＤＬにその
人出力ノードが結合されている。相補データ線ＤＬ、Ｄ
Ｌに結合されるメモリセルの数は、検出精度を上げるた
め等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダミ
ーセルが結合されている。また、各メモリセルＭＣは、
１本のワード線ＷＬと相補対データ線の一方との交叉点
において結合される。各ワード線ＷＬは双方のデータ線
対と交差しているので、ワード線ＷＬに生じる雑音成分
が静電結合によりデータ線にのっても、その雑音成分が
双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型のセ
ンスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯＳ
ＦＥＴＱｌ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたＭＯＳＦ
ＥＴＱ７が比較的早いタイミング信号φｐａｌによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線ＤＬ、ＤＬに与えられた電位差に基づき
高い方のデータ線電位は遅い速度で、低い方のそれは速
い速度で共゛にその差が広がりながら下降していく、こ
の時、上記差電位がある程度大きくなったタイミングで
比較的大きいコンダクタンス特性にされたＭＯＳＦＥＴ
Ｑ８がタイミング信号φｐａ２によって導通するので、
上記低い方のデータ線電位が急速に低下する。このよう
に２段階に分けてセンスアンプＳＡの動作を行わせるこ
とによって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯＳＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベル、の信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの
電位にブーストする働きがある。このようなアクティブ
リストア回路ＡＲの具体的回路構成は、この発明に直接
関係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯＳＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯＳＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バッファＤＯＢの入力端子とデータ入カ
バソファＤｒＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う、すなわち、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｉを
アドレスバッファＲ−ＡＤＢに取込み、ロウデコーダＲ
−ＤＣＨに伝えるとともに、ワード線選択タイミング信
号φＸ及びφｔにより上記アドレスデコーダ出力に従っ
た所定のワード線及びダミーワード線の選択動作を行う
。

また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号φａｃに同期して外部アドレス信
号ＡＹＯ＝ＡＹｉをアドレスバッファＣ−ＡＤＢに取込
み、カラムデコーダＣ−ＤＣＲに伝えるとともに、デー
タ線選択タイミング信号φｙによりデータ線の選択動作
を行う。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。

第２図には、上記ロウアドレスデコーダＲ−ＤＣＨの一
実施例の回路図が示されている。

ロウアドレスデコーダＲ−ＤＣＲを構成する単位回路は
、次の回路素子によって構成される。ワード線タイミン
グ発生回路（図示せず）によって形成されたワード線選
択タイミング信号φＸは、特に制限されないが、プリデ
コーダ回路ＰＤＣＲ１により外部端子から供給されたア
ドレス信号ＡＯと同相の内部アドレス信号ａＱと位相反
転された逆相のアドレス信号ｈＯとからなる相補アドレ
ス信号上０と同様の相補アドレス信号上１からなる２ビ
ツトのアドレス信号に従って、４通りのワード線選択タ
イミング信号φｘ００、φｘＯ１、φｘ１０及びφχ１
１に変換される。これらのワード線選択タイミング信号
φ×００、φｘ０１、φｘｌＯ及びφｘｌｌ　ハ、ワー
ド線選択タイミング信号φＸのハイレベルの立ち上がり
に同期して、いずれか１つがハイレベルにされる。この
ようなプリデコーダ回路ＰＤＣＲ１は、後述する単位回
路と類似のゲート回路によって相補アドレス信号ａ’Ｑ
、ａｌをデコードして１つの選択信号を形成し、図示し
ない伝送ゲートＭＯＳＦＥＴを制御することによって、
１つのワード線選択タイミング信号φＸを択一的に伝達
させる。これにより、上記４通りのワード線選択タイミ
ング信号φに００、φｘ０１、φに１０及びφｘｌｌが
形成される。

一方、ワード線タイミング発生回路（図示せず）によっ
て形成されたワード線選択タイミング信号φｔは、特に
制限されないが、上記プリデコーダ回路ＰＤＣＲ１と類
似のプリデコーダ回路ＰＤＣＲ２により外部端子から供
給されたアドレス信号ＡＯと同相の内部アドレス信号ａ
Ｏと位相反転された逆相のアドレス信号７０とからなる
相補アドレス信号ａＱと同様の相補アドレス信号上１か
らなる２ビツトのアドレス信号に従って、４通りのワー
ド線選択タイミング信号φｔ００、φｔ０１、φｔｌＯ
及びφｔｌｌに変換される。これらのワード線選択タイ
ミング信号φｔ００、φｔｏ１　、φｔｌＯ及びφｔｌ
ｌは、ワード線選択タイミング信号φｔのハイレベルの
立ち上がりに同期して、いずれか１つがハイレベルにさ
れる。このようなプリデコーダ回路ＰＤＣＲ２は、後述
する単位回路と類似のゲート回路によって相補アドレス
信号ａＱ、ａｌをデコードして１つの選択信号を形成し
、図示しない伝送ゲートＭＯＳＦＥＴを制御することに
よって、１つのワード線選択タイミング信号φｔを択一
的に伝達させる。これにより、上記４通りのワード線選
択タイミング信号φｔ００、φｔＯ１、φｔｌｏ及びφ
ｔｌｌが形成される。すなわち、信号φｔ００、φｔ０
１、φｔｌｏ及びφｔｌｌは、上記信号φＸ００、φＸ
０１、φｘｌｏ及びψｘｌｌと一対一に対応し、信号φ
ｔとφＸとのタイミングのずれた分だけ各々ずれた信号
として形成される。

このように４通りに変換されたワード線選択タイミング
信号φｘ００、φＸＯＩ　％φｘｌＯ及びφｘｌｌは、
伝送ゲートＭＯＳＦＥＴＱ２２、Ｑ２３、Ｑ２４及びＱ
１５を介してメモリアレイＭ−ＡＲＹのワード線ＷＯ，
Ｗｌ、Ｗ２及びＷ３に伝えられる。上記伝送ゲートＭＯ
８ＦＥＴＱ２２、Ｑ２３、Ｑ２４及びＱ１５は、次の単
位回路により形成された選択信号によってスイッチング
制御が行われる。このようにすることによって、単位回
路を構成する論理ゲートのピッチと高密度に配置される
ワード線のピンチを合わせることができるので、メモリ
アレイＭ−ＡＲＹとアドレスデコーダとを高密度でレイ
アウトすることができる。

ロウアドレスデコーダＲ−ＤＣＲを構成する単位回路は
、次の各回路素子により構成される。

残りのアドレス信号ａ２〜ａｉ−１及びａｔは、並列形
態にされた駆動ＭＯＳＦＥＴＱＩ　１〜Ｑ１２、及びＱ
１３のゲートにそれぞれ供給される。

これらの駆動ＭＯＳＦＥＴＱＩ　１〜Ｑ１２、及びＱ１
３の共通接続されたドレインは単位回路の出力端子とさ
れる。プリチャージ信号φｐを受けるプリチャージＭＯ
ＳＦＥＴＱＩ　Ｏは、上記出力端子と電源電圧Ｖｃｃと
の間に設けられる。これによって、ダイナミック型のノ
ア（ＮＯＲ）ゲート回路が構成される。

上記ノアゲート回路の出力信号は、伝送ゲートＭＯＳＦ
ＥＴＱ１４、Ｑ１５、Ｑ１６及びＱ１７を通して上記伝
送ゲー）ＭＯＳＦＥＴＱ２２、Ｑ２３、Ｑ２４及びＱ２
５のゲートにそれぞれ伝えられる。これらの伝送ゲート
ＭＯＳＦＥＴＱＩ　４、Ｑ１５、Ｑ１６及びＱ１７のゲ
ートには、特に制限されないが、上記変換されたワード
線選択タイミング信号φｔＯＯ１φｔｏ１　、φｔｌＯ
及びφｔｌｌがそれぞれ供給される。特に制限されない
が、信号φｔ００、φｔ０１、φｔｌｏ及びφｔｌｌは
、信号φｘ００、φｘｏ１　、φｘｌＯ及びφｘｌｌよ
りも速い信号であることが好ましい。これは、図外のワ
ード線選択タイミング信号発生回路（第１図の回路ＴＣ
に含まれる）において、信号φＸよりも信号φｔを速い
タイミングの信号とすることによって、達成できる・な
お・これらの選択タイミング信号は、他の単位回路に設
けられた類似の伝送ゲー）ＭＯＳＦＥＴＱ３４、Ｑ３５
、Ｑ３６及びＱ３７等のゲートにもそれぞれ共通に供給
される。

上記ワード線選択タイミング信号φｘ００、φＸ０１１
φｘｌＯ及びφｘｌｌを各ワード線ＷＯ１Ｗ１、Ｗ２及
びＷ３に伝える伝送ゲートＭＯＳＦＥＴＱ２２、Ｑ２３
、Ｑ２４及びＱ２５の各ゲートと電源電圧Ｖｃｃとの間
には、プリチャージＭＯＳＦＥＴＱ１Ｂ、Ｑ１９、Ｑ２
０及びＱ２１がそれぞれ設けられる。

同図において、代表として例示的に示されているワード
線Ｗ４〜Ｗ７の選択動作のために設けられた他の単位回
路も上記類似のＭＯＳＦＥＴＱ３０〜Ｑ４５により構成
される。ただし、駆動ＭＯＳＦＥＴＱ３１〜Ｑ３２及び
Ｑ３３のゲートに供給されるアドレス信号の組み合わせ
が異なり、例えば駆動ＭＯＳＦＥＴＱ３１のゲートには
、反転のアドレス信号Ｔ″２に代え非反転のアドレス信
号ａ２が供給される。

次に、この実施例回路のワード線選択動作を説明する。

チップ非選択状態のプリチャージ期間においてプリチャ
ージ信号φｐはハイレベルにされる。これにより、ノア
ゲート回路のプリチャージＭＯＳＦＥＴＱＩＯ，Ｑ３０
はオン状態にされ、その出力信号をハイレベルにしてい
る。搬た、伝送ゲートＭＯＳＦＥＴＱ２２〜Ｑ２５及び
Ｑ４２〜Ｑ４５のゲートに設けられたプリチャージＭＯ
ＳＦＥＴＱ１８〜Ｑ２１及びＱ３８〜Ｑ４１も同時にオ
ン状態にされ、そのゲート容量をハイレベルにプリチャ
ージさせる。これにより、これらの伝送ゲー）ＭＯＳＦ
ＥＴＱ２２〜Ｑ２５及びＱ４２〜Ｑ４５にはチャンネル
が形成され、そのゲートとチャンネル間のＭＯＳ容量も
チャージアップされる。

なお、この時にはアドレスバッファ回路が非動作状態に
され、その出力から送出される相補アドレス信号を共に
ロウレベルにして上記駆動Ｍ　ＯＳ　ＦＥＴＱＩＩ〜Ｑ
１３等はオフ状態にされている。

チップ選択状態によって、アドレスバッファ回路が動作
して外部から供給されたアドレス信号に従った相補アド
レス信号ａＯ，ａＯ〜ａｉ、ａｔが形成される。この場
合、アドレス信号ａＯ〜ａｌがロウレベルでアドレス信
号ａＯ−ｗａｉがハイレベルなら、プリデコーダ回路Ｐ
ＤＣＲ１及びＰＤＣＲ２は、各々、ワード線選択タイミ
ング信号φχＯＯ及びφｔ００の選択信号を形成する。

そして、アドレス信号ａ２〜ａｉのロウレベルによって
、単位回路の駆動ＭＯＳＦＥＴＱＩ　１〜Ｑ１３の全て
がオフ状態にされるので、この出力信号のみがハイレベ
ルにとどまる。他の単位回路は、例えばアドレス信号ａ
２のように少なくともいずれか１つのアドレス信号のハ
イレベルによって駆動ＭＯＳＦＥＴＱ３１がオン状態に
されるので、上記プリチャージ信号をロウレベルに引き
抜く。しかしながら、このタイミングにおいてはいずれ
のワード線選択タイミング信号φｔＯＯ１φｔ０１　、
φｔ１０及びφｔｌｌもロウレベルのままであるので、
伝送ゲー）ＭＯ５Ｆ’ＥＴＱ３４〜Ｑ３７等がオフ状態
にされる。この結果、非選択の単位回路は、その出力端
子と伝送ゲートＭＯＳＦＥＴＱ３４〜Ｑ３７の一方のソ
ース又はドレイン電極間の比較的小さな寄生容量からな
る負荷容量を放電させるのみである。

次に、ワード線選択タイミング信号φｔがハイレベルに
され、これに同期して１つのワード線選択タイミング信
号φｔ００がハイレベルに立ち上がる。これにより、Ｍ
ＯＳＦＥＴＱＩ　１〜Ｑ１３の出力信号のハイレベルは
、伝送ゲー１−Ｍ０３ＦＥＴＱ１４がオン状態となるの
で、ＭＯＳＦＥＴＱ２２のゲートに伝達される。この結
果、ＭＯＳＦＥＴＱ２２は選択的にオン状態とされる。

次に、ワード線選択タイミング信号φＸがハイレベルに
され、これに同期して１つのワード線選択タイミング信
号φｘ００がハイレベルに立ち丘がる。これにより、す
でにオン状態にされていた伝送ゲートＭＯＳＦＥＴＱ２
２を通してワードＩＪｔＷＯがハイレベルの選択レベル
にされる。この時、上記ＭＯＳＦＥＴＱ２２のチャンネ
ルはワード線選択タイミング信号φｘＯＯのハイレベル
にされるので、そのゲート電圧はセルフブートストラッ
プ作用によって高レベルに持ち上げられる。これによっ
て、ワード線選択タイミング信号φｘＱＱは、レベル損
失なくワード線ＷＯに伝えられる。この時、上記昇圧さ
れたＭｏ５ｔ”ＥＴＱ２２のゲート電圧によって伝送ゲ
ー１−Ｍ０ＳＦＥＴＱ１４は、そのゲートにワード線選
択タイミング信号φｔｏ。

が供給されるにもかかわらずオフ状態にされる。

このような伝送ゲートＭＯＳＦＥＴＱＩ　４のオフ状態
によっ”ζ、上記昇圧された電圧が単位回路側の寄生容
量との電荷分散により低下させられてしまうことを防ぐ
ことができる。

一方、非選択の単位回路においては、ワード線Ｗ４〜Ｗ
７に結合された伝送ゲートＭＯＳＦＥＴＱ４２〜Ｑ４５
がオン状態にされているので、上記ハイレベルにされた
ワード線選択タイミング信号φに００がワード線Ｗ４等
に伝えられようとするが、この時には上記信号φｘ００
より速いタイミングのタイミング信号φｔ００のハイレ
ベルによって伝送ゲー１−Ｍ０ＳＦＥＴＱ３４がオン状
態にされて伝送ゲー１−Ｍ０３ＦＥＴＱ４２のプリチャ
ージレベルをロウレベルに引き抜く。このようにして、
ワード線選択タイミング信号φＸＯＯが結合された他の
伝送ゲー）ＭＯＳＦＥＴがオフ状態にされるので、上記
１つのワード線ＷＯのみがハイレベルの選択状態にされ
る。

このため、非選択の単位回路に設けられる伝送ゲートＭ
ＯＳ　Ｆ　ＥＴ（ユ３４〜Ｑ３７に供給される制御信号
としては、上記ワード線選択タイミング信号φＸより早
いタイミングに形成されるプリデコーダ回路Ｐ［）ＣＲ
２の出力信号・を利用することが望ましい。これにより
、非選択とすべき伝送ゲートＭＯＳＦＥＴＱ４２２！の
ゲートの引き抜きとワード線選択タイミング信号φｘＯ
Ｏの競合を避けることができる。

この実施例においては、非選択の単位回路におていは、
プリデコーダによって選択された１つのワード線選択タ
イミング信号に結合された伝送ゲー　トＭ　ＯＳ　Ｆ　
Ｅ　Ｔのゲートに蓄積されたブリナヤージレベルを放電
させるものであるので、低消費電力化を図ることができ
る。

また、非選択のワード線に着目すると、上記伝送ゲート
ＭＯ３ＦＥ’ｌ’Ｑ４２のようにオフ状態にされたワー
ド線を除いた残り３本のワード線は、伝送ゲートＭＯＳ
ＦＥＴＱ４３〜Ｑ４５等がオン状態のままにされるから
、非選択のワード線選択タイミング信号によるロウレベ
ルをワード線に伝えることができる。これにより、これ
らのワード線は、選択されたワード線との容量結合によ
りハイレベル側に持ち上げられることを防止することが
できる。特に、第２図の実施例のようなワード線の配置
にあっては、上記ワード線Ｗ４のように１つの非選択単
位回路の中でただ１つフローティング状態にされたワー
ド線に隣接する他のワード線が回路の接地電位に固定さ
れるごとによるシールド効果によって、その浮き上がり
を防止することができる。これによって、ワード線の浮
き上がりを防止するラッチ回路を理論的には不要にでき
るので、回路のＰＩｒＪＳ化も図ることができる。ある
いは、ラッチ回路を設けるものとしても簡単な回路によ
り構成できる。

なお、第１図に示したカラムアドレスデコーダＣ−ＤＣ
Ｒにおていも、上記類似のアドレスデコーダ回路により
構成される。

〔効　果〕

＋１１プリデコ一ダ回路により形成された複数の選択タ
イミング信号を伝える伝送ゲートＭＯＳＦＥＴを制御信
号として、ノアゲート回路の出力信号を上記プリデコー
ダの出力又はこれに基づいた制御信号により制御される
伝送ゲートＭＯＳＦＥＴを介して伝える。これにより非
選択のノアゲート回路においては、複数の選択タイミン
グの中で１つだけ形成された選択タイミング信号に結合
された伝送ゲー）ＭＯＳ　Ｆ　ＥＴをオフ状態にさせる
ディスチャージ電流を流すのみとなる。これによって、
大幅な低消費電力化を図ることができるという効果が得
られる。

（２）非選択の単位回路に結合され、選択タイミング信
号が非選択のロウレベルにされた伝送ゲートＭＯＳＦＥ
Ｔをオン状態に保つことにより、非選択のワード線又は
カラムスイッチ選択線をロウレベルに固定できる。これ
によって、非選択のワード線又はカラムスイッチ選択線
が静電結合によって浮き上がることが防止できるという
効果が得られる。

（３）アトＬ・スデコーダを構成する単位回路として、
並列形態にされた駆動Ｍ　ＯＳ　Ｆ　Ｅ　’Ｉ’を用い
ることによって、その選択／非選択の確定タイミングを
速くすることができる。これにより、動作の高速化を図
ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例Ｚこ限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、ダイナミッ
ク型ＲＡＭを構成するメモリセルの読み出しのための基
準電圧は、ダミーセルを用いるものの他、ハイインピー
ダンス状態でハイレベルとロウレベルとされた相補デー
タ線を短絡することによって形成された中間レベルとす
るもの等であってもよい。

また、各種リフレッシュ回路を内蔵させるもの或いは複
数ビットの単位でアクセスさせるもの等機能を付加させ
るものであってもよいことはいうまでもないであろう。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭの他、ダイナミック
型の論理回路によりアドレスデコーダ等の周辺回路が構
成される各種ＲＯＭ等にも同様に通用できるものである
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、アドレスデコーダの一実施例をを示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ，Ｃ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デー
タ出力バッファ、ＤＩＢ・・データ人カバソファ、ＴＣ
・・タイミング制御回路、ＰＤＣＲ・・プリデコーダ　
　　　、／−）。 代理人弁理士　小川　勝馬゛・−′ 第１図 ＾ＹＯ〜＾Ｙ１ 第２図

Claims (1)

1. 【特許請求の範囲】 １、アドレス信号を受ける並列形態にされた駆動ＭＯＳ
   ＦＥＴと、これらの駆動ＭＯＳＦＥＴの共通化されたド
   レインに設けられたプリチャージＭＯＳＦＥＴとからな
   る論理ゲート回路と、選択タイミング信号を受け、アド
   レス信号に従って択一的に出力される複数の選択タイミ
   ング信号を形成するプリデコーダ回路と、上記論理ゲー
   ト回路の出力信号を上記複数のタイミング信号に従って
   それぞれ伝達する複数からなる第１の伝送ゲートＭＯＳ
   ＦＥＴと、上記第１の伝送ゲートＭＯＳＦＥＴを通して
   それぞれ供給された複数の選択信号によってそれぞれ制
   御され、それに対応した複数の選択タイミング信号をそ
   れぞれ複数のワード線又はデータ線選択のためのスイッ
   チＭＯＳＦＥＴのゲートに伝える複数からなる第２の伝
   送ゲートＭＯＳＦＥＴと、上記第２の伝送ゲートＭＯＳ
   ＦＥＴのゲートにそれぞれ設けられた複数のプリチャー
   ジＭＯＳＦＥＴとを含むアドレスデコーダ回路を具備す
   ることを特徴とする半導体記憶装置。 ２、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。