JP2002124086A - ダイナミックランダムアクセスメモリのための読出データ経路 - Google Patents
ダイナミックランダムアクセスメモリのための読出データ経路Info
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- JP2002124086A JP2002124086A JP2001261433A JP2001261433A JP2002124086A JP 2002124086 A JP2002124086 A JP 2002124086A JP 2001261433 A JP2001261433 A JP 2001261433A JP 2001261433 A JP2001261433 A JP 2001261433A JP 2002124086 A JP2002124086 A JP 2002124086A
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- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Abstract
(57)【要約】
【課題】 メモリアレイを組込む集積回路装置のための
小信号、ローパワーのリードデータバスドライバを提供
する。 【解決手段】 ローカル読出データドライバ（５０）は
非プリチャージデータ線および減じられた出力電圧変動
を用いて消費電力を減らし、トライステート可能出力を
用いて複数の回路が同じデータ線で多重化されるのを可
能にし、センスアンプ（２０）とデータ線との間のバッ
ファとしてデータ線スイッチング速度を向上させる。
小信号、ローパワーのリードデータバスドライバを提供
する。 【解決手段】 ローカル読出データドライバ（５０）は
非プリチャージデータ線および減じられた出力電圧変動
を用いて消費電力を減らし、トライステート可能出力を
用いて複数の回路が同じデータ線で多重化されるのを可
能にし、センスアンプ（２０）とデータ線との間のバッ
ファとしてデータ線スイッチング速度を向上させる。
Description
【０００１】
【発明の背景】本発明は一般にメモリアレイを組込んだ
集積回路装置の分野に関する。より特定的には、本発明
はダイナミックランダムアクセスメモリ（ＤＲＡＭ）ア
レイを組込んだ集積回路半導体装置のための小信号、ロ
ーパワーの「読出」データバスドライバに関する。
集積回路装置の分野に関する。より特定的には、本発明
はダイナミックランダムアクセスメモリ（ＤＲＡＭ）ア
レイを組込んだ集積回路半導体装置のための小信号、ロ
ーパワーの「読出」データバスドライバに関する。
【０００２】集積回路ＤＲＡＭチップはメモリセルの大
きな矩形のアレイであり、データをアレイに読出しおよ
び書込むために用いられるサポートロジックと、記憶デ
ータの整合性を維持するために用いられるリフレッシュ
回路とを備える。メモリアレイはメモリセルの行および
列に配列され、ワード線およびビット線に接続される。
各メモリセルは行ラインおよびビット線の交差によって
規定される独自の位置またはアドレスを有する。
きな矩形のアレイであり、データをアレイに読出しおよ
び書込むために用いられるサポートロジックと、記憶デ
ータの整合性を維持するために用いられるリフレッシュ
回路とを備える。メモリアレイはメモリセルの行および
列に配列され、ワード線およびビット線に接続される。
各メモリセルは行ラインおよびビット線の交差によって
規定される独自の位置またはアドレスを有する。
【０００３】１つのＤＲＡＭメモリセルは典型的にはキ
ャパシタおよびパストランジスタを含み、キャパシタは
論理１をもたらすために充電され、論理０をもたらすた
めに放電される。集積回路メモリチップはサポート回路
を含んで、ユーザがメモリセルに記憶されるデータを読
出す、メモリセルに書込む、およびメモリセルをリフレ
ッシュできるようにする。このサポート回路は一般に、
メモリセルで検出された信号または電荷を増幅するため
に用いられるセンスアンプと、メモリの特定行および列
を選択するためのアドレス論理と、行および列のアドレ
スをラッチおよび除くために、さらに読出および書込動
作を開始および終了させるために用いられる行アドレス
選択および列アドレス選択論理と、情報をメモリセルに
記憶するためまたは記憶されたデータを読出すための読
出および書込回路と、リフレッシュシーケンスをトラッ
キングするためにまたは必要に応じてリフレッシュサイ
クルを開始するための内部カウンタまたはレジスタと、
特に所望でない限りデータが出力に現れるのを防ぐため
に用いられる出力イネーブル論理とを含む。
ャパシタおよびパストランジスタを含み、キャパシタは
論理１をもたらすために充電され、論理０をもたらすた
めに放電される。集積回路メモリチップはサポート回路
を含んで、ユーザがメモリセルに記憶されるデータを読
出す、メモリセルに書込む、およびメモリセルをリフレ
ッシュできるようにする。このサポート回路は一般に、
メモリセルで検出された信号または電荷を増幅するため
に用いられるセンスアンプと、メモリの特定行および列
を選択するためのアドレス論理と、行および列のアドレ
スをラッチおよび除くために、さらに読出および書込動
作を開始および終了させるために用いられる行アドレス
選択および列アドレス選択論理と、情報をメモリセルに
記憶するためまたは記憶されたデータを読出すための読
出および書込回路と、リフレッシュシーケンスをトラッ
キングするためにまたは必要に応じてリフレッシュサイ
クルを開始するための内部カウンタまたはレジスタと、
特に所望でない限りデータが出力に現れるのを防ぐため
に用いられる出力イネーブル論理とを含む。
【０００４】ＤＲＡＭチップの「読出データ経路」は典
型的にグローバル読出データ線、読出アンプ、およびビ
ット線に結合されるセンスアンプを含む。先行技術の読
出データ経路では、グローバル読出データ線は直接読出
アンプに結合される。読出データ線は一般にプリチャー
ジされ、接地またはＶＳＳとＶＣＣのフルパワーレベル
との間の電圧変動を有する。このような態様の動作は電
力を無駄にし、または代替的に、所与の電力定格でのデ
ータ線切換速度を落とす。
型的にグローバル読出データ線、読出アンプ、およびビ
ット線に結合されるセンスアンプを含む。先行技術の読
出データ経路では、グローバル読出データ線は直接読出
アンプに結合される。読出データ線は一般にプリチャー
ジされ、接地またはＶＳＳとＶＣＣのフルパワーレベル
との間の電圧変動を有する。このような態様の動作は電
力を無駄にし、または代替的に、所与の電力定格でのデ
ータ線切換速度を落とす。
【０００５】したがって、読出データ線のプリチャージ
が不要であり、電力を減少し、読出データ線切換速度が
向上する、集積回路ＤＲＡＭのための読出経路回路が望
まれる。
が不要であり、電力を減少し、読出データ線切換速度が
向上する、集積回路ＤＲＡＭのための読出経路回路が望
まれる。
【０００６】
【発明の概要】ここにおいて、メモリアレイを組込んだ
集積回路装置用の小信号、ローパワーの「読出」データ
バスドライバが開示され、読出データ線をプリチャージ
しないことにより、かつ読出データ線のデータ変動を減
らすことにより、所要電力を減少させる。代表的な実施
例では、ローカル読出データドライバ（ＬＲＤＤ）にお
いて、プッシュプルドライバ段が相補ローカル読出デー
タ線（ＤＲＬ、ＤＲＬＢ）とグローバル読出データ線
（ＤＲ、ＤＲＢ）との間に用いられてグローバル読出デ
ータ線をプリチャージする必要をなくす。ＬＲＤＤはグ
ローバル読出データ線を回路接地（ＶＳＳ）と供給電圧
レベル（ＶＳＳ−Ｖｔｎ）より低いしきい値電圧との間
で駆動してこれらの線での電圧変動を減じる。プリチャ
ージ動作が不要になることおよび減じられた電圧変動の
両方により、装置の消費電力を減らすことになる。さら
に、ＬＲＤＤはグローバル読出データ線からセンスアン
プにおけるメモリアレイ読出アンプを緩衝する働きをす
る。
集積回路装置用の小信号、ローパワーの「読出」データ
バスドライバが開示され、読出データ線をプリチャージ
しないことにより、かつ読出データ線のデータ変動を減
らすことにより、所要電力を減少させる。代表的な実施
例では、ローカル読出データドライバ（ＬＲＤＤ）にお
いて、プッシュプルドライバ段が相補ローカル読出デー
タ線（ＤＲＬ、ＤＲＬＢ）とグローバル読出データ線
（ＤＲ、ＤＲＢ）との間に用いられてグローバル読出デ
ータ線をプリチャージする必要をなくす。ＬＲＤＤはグ
ローバル読出データ線を回路接地（ＶＳＳ）と供給電圧
レベル（ＶＳＳ−Ｖｔｎ）より低いしきい値電圧との間
で駆動してこれらの線での電圧変動を減じる。プリチャ
ージ動作が不要になることおよび減じられた電圧変動の
両方により、装置の消費電力を減らすことになる。さら
に、ＬＲＤＤはグローバル読出データ線からセンスアン
プにおけるメモリアレイ読出アンプを緩衝する働きをす
る。
【０００７】本発明の上述の特徴および他の特徴や目的
ならびに本発明を実施する態様は、添付の図面と関連し
て以下の好ましい実施例の説明により明らかとなり、か
つ理解されるであろう。
ならびに本発明を実施する態様は、添付の図面と関連し
て以下の好ましい実施例の説明により明らかとなり、か
つ理解されるであろう。
【０００８】
【実施例】図１を参照して、本発明の実施例に従う、読
出データ経路１０の例示的実現化例の概略ブロック図が
示され、これは、たとえば組込まれたダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）に関連して用いられ
る。
出データ経路１０の例示的実現化例の概略ブロック図が
示され、これは、たとえば組込まれたダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）に関連して用いられ
る。
【０００９】読出データ経路１０はたとえばＤＲＡＭマ
クロまたは他のメモリアレイの相補ビット線対１２Ａお
よび１２Ｂ（ＢＬおよびＢＬＢ）に結合される。供給電
圧ＶＣＣの約２倍に設定できるポンプ制御電圧ＶＰＰ
は、それぞれのパストランジスタ１６Ａおよび１６Ｂの
ゲートに印加されて、相補ビット線１２Ａおよび１２Ｂ
をそれぞれラッチドビット線（ＬＡＴ）ノード１４Ａお
よび相補ラッチドビット線（ＬＡＴＢ）ノード１４Ｂに
結合する。パストランジスタ１６Ａおよび１６Ｂはビッ
ト線１２Ａおよび１２Ｂ上の相対的に高い容量をＬＡＴ
ノード１４ＡおよびＬＡＴＢノード１４Ｂから有効に分
離する。これにより、ノード１４Ａおよび１４Ｂは「書
込」動作の際に迅速に駆動でき、それとともにこれらの
ノードがセンスの際も速く動くことを可能にし、それに
より「読出」動作の際の速度を向上させる。パストラン
ジスタ１６Ａおよび１６Ｂは連続した態様で「オン」で
あり、ビット線１２Ａおよび１２Ｂと対応するノード１
４Ａおよび１４Ｂとの間の抵抗経路として有効に働く。
代替の実施例において、パストランジスタ１６Ａおよび
１６Ｂはレジスタまたはデプレションモードトランジス
タによって置き換えられ得る。比較する意味で言えば、
パストランジスタ１６Ａおよび１６Ｂが「オン」および
「オフ」に切換えられなければならない場合、または印
加されたゲート電圧がセンスおよび／または書込速度を
制御するのに異なるレベル間で変動した場合、より多く
の電流がポンプＶＰＰ電圧源から必要となる。
クロまたは他のメモリアレイの相補ビット線対１２Ａお
よび１２Ｂ（ＢＬおよびＢＬＢ）に結合される。供給電
圧ＶＣＣの約２倍に設定できるポンプ制御電圧ＶＰＰ
は、それぞれのパストランジスタ１６Ａおよび１６Ｂの
ゲートに印加されて、相補ビット線１２Ａおよび１２Ｂ
をそれぞれラッチドビット線（ＬＡＴ）ノード１４Ａお
よび相補ラッチドビット線（ＬＡＴＢ）ノード１４Ｂに
結合する。パストランジスタ１６Ａおよび１６Ｂはビッ
ト線１２Ａおよび１２Ｂ上の相対的に高い容量をＬＡＴ
ノード１４ＡおよびＬＡＴＢノード１４Ｂから有効に分
離する。これにより、ノード１４Ａおよび１４Ｂは「書
込」動作の際に迅速に駆動でき、それとともにこれらの
ノードがセンスの際も速く動くことを可能にし、それに
より「読出」動作の際の速度を向上させる。パストラン
ジスタ１６Ａおよび１６Ｂは連続した態様で「オン」で
あり、ビット線１２Ａおよび１２Ｂと対応するノード１
４Ａおよび１４Ｂとの間の抵抗経路として有効に働く。
代替の実施例において、パストランジスタ１６Ａおよび
１６Ｂはレジスタまたはデプレションモードトランジス
タによって置き換えられ得る。比較する意味で言えば、
パストランジスタ１６Ａおよび１６Ｂが「オン」および
「オフ」に切換えられなければならない場合、または印
加されたゲート電圧がセンスおよび／または書込速度を
制御するのに異なるレベル間で変動した場合、より多く
の電流がポンプＶＰＰ電圧源から必要となる。
【００１０】図示されるように、センスアンプ２０はＬ
ＡＴノード１４ＡおよびＬＡＴＢノード１４Ｂ間に結合
される。センスアンプは直列接続されたＰチャネルトラ
ンジスタおよびＮチャネルトランジスタの対２２、２４
および２６、２８を含み、これらは並列に結合されて一
般的交差ラッチを形成する。トランジスタ２２、２４の
ゲートはＬＡＴＢノード１４Ｂに結合され、トランジス
タ２６、２８のゲートはＬＡＴノード１４Ａに結合され
る。トランジスタ２４および２８の共通接続される端子
は、ゲート端子１８Ａにおいて信号ＬＮＢを受取るＮチ
ャネルトランジスタ３０を介して接地される。類似した
態様で、トランジスタ２２および２６の共通接続される
端子は、ゲート端子１８Ｂで信号ＬＰＢを受取るＰチャ
ネルトランジスタ３２を介して供給電圧ＶＣＣに結合さ
れる。
ＡＴノード１４ＡおよびＬＡＴＢノード１４Ｂ間に結合
される。センスアンプは直列接続されたＰチャネルトラ
ンジスタおよびＮチャネルトランジスタの対２２、２４
および２６、２８を含み、これらは並列に結合されて一
般的交差ラッチを形成する。トランジスタ２２、２４の
ゲートはＬＡＴＢノード１４Ｂに結合され、トランジス
タ２６、２８のゲートはＬＡＴノード１４Ａに結合され
る。トランジスタ２４および２８の共通接続される端子
は、ゲート端子１８Ａにおいて信号ＬＮＢを受取るＮチ
ャネルトランジスタ３０を介して接地される。類似した
態様で、トランジスタ２２および２６の共通接続される
端子は、ゲート端子１８Ｂで信号ＬＰＢを受取るＰチャ
ネルトランジスタ３２を介して供給電圧ＶＣＣに結合さ
れる。
【００１１】直列接続されたＰチャネルトランジスタ３
６、３８および４０、４２の対を含む読出アンプ３４も
示される。トランジスタ３８および４２の共通接続端子
も供給電圧ＶＣＣに結合され、それぞれのゲート端子は
ＬＡＴノード１４ＡおよびＬＡＴＢノード１４Ｂに接続
される。トランジスタ３６および４０のゲート端子はア
クティブ「ロー」ＹＲＢ信号を受取るよう互いに結合さ
れる。トランジスタ３６はローカル読出データ線４４Ｂ
（ＤＲＬＢ）に結合され、トランジスタ４０はローカル
読出データ線４４Ａ（ＤＲＬ）に結合される。なお、典
型的な読出アンプは示されるＰチャネルトランジスタ３
６−４２の代わりにＮチャネルデバイスを用いることが
できる。
６、３８および４０、４２の対を含む読出アンプ３４も
示される。トランジスタ３８および４２の共通接続端子
も供給電圧ＶＣＣに結合され、それぞれのゲート端子は
ＬＡＴノード１４ＡおよびＬＡＴＢノード１４Ｂに接続
される。トランジスタ３６および４０のゲート端子はア
クティブ「ロー」ＹＲＢ信号を受取るよう互いに結合さ
れる。トランジスタ３６はローカル読出データ線４４Ｂ
（ＤＲＬＢ）に結合され、トランジスタ４０はローカル
読出データ線４４Ａ（ＤＲＬ）に結合される。なお、典
型的な読出アンプは示されるＰチャネルトランジスタ３
６−４２の代わりにＮチャネルデバイスを用いることが
できる。
【００１２】読出データアンプ３４は各センスアンプ２
０と関連し、ＬＡＴノード１４ＡおよびＬＡＴＢノード
１４Ｂのレベルに依存して、ＹＲＢ信号が「ロー」とな
った場合にローカルデータ読出線４４Ａ、４４Ｂを引上
げる。「読出」動作でない場合、ＤＲＬ線４４Ａおよび
ＤＲＬＢ線４４Ｂはローカル読出データドライバ５０に
よって回路の接地レベル（ＶＳＳ）に保持される。特定
の実現化例において、ローカル読出データＤＲＬ線４４
ＡおよびＤＲＬＢ線４４Ｂは８つのセンスアンプ２０に
よって共有され、各々は独自のＹＲＢ信号入力を有す
る。
０と関連し、ＬＡＴノード１４ＡおよびＬＡＴＢノード
１４Ｂのレベルに依存して、ＹＲＢ信号が「ロー」とな
った場合にローカルデータ読出線４４Ａ、４４Ｂを引上
げる。「読出」動作でない場合、ＤＲＬ線４４Ａおよび
ＤＲＬＢ線４４Ｂはローカル読出データドライバ５０に
よって回路の接地レベル（ＶＳＳ）に保持される。特定
の実現化例において、ローカル読出データＤＲＬ線４４
ＡおよびＤＲＬＢ線４４Ｂは８つのセンスアンプ２０に
よって共有され、各々は独自のＹＲＢ信号入力を有す
る。
【００１３】相補ローカル読出データ線４４Ａおよび４
４Ｂは破線で囲まれる箱によって示されるローカル読出
データドライバ（ＬＲＤＤ）５０への入力となる。ロー
カル読出データドライバ５０の種々の代替的実現化例は
後でより詳細に記載される。ローカル読出データドライ
バ５０は線５４上の読出イネーブルバー（ＲＥＮＢ）信
号および／または相補的読出イネーブル（ＲＥＮ）信号
を受取るが、これは以下でより詳細に説明する。ローカ
ル読出データドライバ５０の出力は相補読出データ線５
２Ａおよび５２Ｂ（ＤＲおよびＤＲＢ）に与えられ、こ
れは「読出」サイクルの際にクロック周波数（ＳＤＲ）
で切換わる。これらの線はシングルデータレート−ダブ
ルデータレート（ＳＤＲ−ＤＤＲ）変換器５６に結合さ
れて装置のグローバル読出データ線にＤＤＲ信号（ＧＤ
ＲＢ）を与える。これらのグローバル読出データ線は、
出力レジスタおよびバッファ５８を介して、経路６０上
に２倍のクロック周波数でＤＤＲデータ出力信号（Ｑ）
を出力する。ＧＤＲＢ線はＤＤＲレートで切換わるの
で、ＳＤＲレートで必要な本数に比べて本数は半分とな
る。本発明に係る装置のレイアウトの際に、これらの線
を十分なスペースで１６Ｍｅｇマクロを含む２Ｍｅｇブ
ロックに配線することができ、より低い容量およびより
低い電源動作を可能にする。
４Ｂは破線で囲まれる箱によって示されるローカル読出
データドライバ（ＬＲＤＤ）５０への入力となる。ロー
カル読出データドライバ５０の種々の代替的実現化例は
後でより詳細に記載される。ローカル読出データドライ
バ５０は線５４上の読出イネーブルバー（ＲＥＮＢ）信
号および／または相補的読出イネーブル（ＲＥＮ）信号
を受取るが、これは以下でより詳細に説明する。ローカ
ル読出データドライバ５０の出力は相補読出データ線５
２Ａおよび５２Ｂ（ＤＲおよびＤＲＢ）に与えられ、こ
れは「読出」サイクルの際にクロック周波数（ＳＤＲ）
で切換わる。これらの線はシングルデータレート−ダブ
ルデータレート（ＳＤＲ−ＤＤＲ）変換器５６に結合さ
れて装置のグローバル読出データ線にＤＤＲ信号（ＧＤ
ＲＢ）を与える。これらのグローバル読出データ線は、
出力レジスタおよびバッファ５８を介して、経路６０上
に２倍のクロック周波数でＤＤＲデータ出力信号（Ｑ）
を出力する。ＧＤＲＢ線はＤＤＲレートで切換わるの
で、ＳＤＲレートで必要な本数に比べて本数は半分とな
る。本発明に係る装置のレイアウトの際に、これらの線
を十分なスペースで１６Ｍｅｇマクロを含む２Ｍｅｇブ
ロックに配線することができ、より低い容量およびより
低い電源動作を可能にする。
【００１４】図示される読出データ経路１０の特定の実
現化例において、１６ＭｂのＤＲＡＭマクロとともに用
いることができる。この実現化例では、「読出サイク
ル」の際にローパワーおよび高速動作を達成するため
に、パスゲートの代わりにローカル読出データドライバ
５０が用いられる。好ましい実施例において、ローカル
読出データドライバ５０は線５４上に制御入力信号ＲＥ
ＮＢ（および／またはＲＥＮ）を備えた、トライステー
ト可能なＮＭＯＳプッシュプル差動ドライバを含み得
る。各ローカル読出データドライバ５０は入力として１
対のローカル読出データ線４４Ａ、４４Ｂ（ＤＲＬ、Ｄ
ＲＬＢ）を有し、読出データ線対５２Ａおよび５２Ｂ
（ＤＲ、ＤＲＢ）を駆動する。読出データＤＲ／ＤＲＢ
線５２Ａ、５２Ｂは１６Ｍｅｇマクロの２Ｍｅｇブロッ
クにおいて８個のローカル読出データドライバ回路５０
に接続される。ローカル読出データＤＲＬ／ＤＲＬＢ線
は８個のセンスアンプ２０で共有され、ＰＭＯＳ読出ア
ンプ３４がローカル読出データＤＲＬ／ＤＲＬＢ線４４
Ａおよび４４Ｂを駆動する。
現化例において、１６ＭｂのＤＲＡＭマクロとともに用
いることができる。この実現化例では、「読出サイク
ル」の際にローパワーおよび高速動作を達成するため
に、パスゲートの代わりにローカル読出データドライバ
５０が用いられる。好ましい実施例において、ローカル
読出データドライバ５０は線５４上に制御入力信号ＲＥ
ＮＢ（および／またはＲＥＮ）を備えた、トライステー
ト可能なＮＭＯＳプッシュプル差動ドライバを含み得
る。各ローカル読出データドライバ５０は入力として１
対のローカル読出データ線４４Ａ、４４Ｂ（ＤＲＬ、Ｄ
ＲＬＢ）を有し、読出データ線対５２Ａおよび５２Ｂ
（ＤＲ、ＤＲＢ）を駆動する。読出データＤＲ／ＤＲＢ
線５２Ａ、５２Ｂは１６Ｍｅｇマクロの２Ｍｅｇブロッ
クにおいて８個のローカル読出データドライバ回路５０
に接続される。ローカル読出データＤＲＬ／ＤＲＬＢ線
は８個のセンスアンプ２０で共有され、ＰＭＯＳ読出ア
ンプ３４がローカル読出データＤＲＬ／ＤＲＬＢ線４４
Ａおよび４４Ｂを駆動する。
【００１５】ローカル読出データドライバ５０はプリチ
ャージされないＤＲ／ＤＲＢ線５２Ａおよび５２Ｂでの
容量および信号変動を減じることにより所要電力を減ら
す。シングルデータレートのＤＲ／ＤＲＢ線５２Ａ、５
２Ｂでのプリチャージをなくすことは重要である。なぜ
なら、ＤＤＲデータ線がフルレートでスイッチングして
いる場合、ＳＤＲデータ線はスイッチングしていないか
らである。ＳＤＲデータ線がフルレートでスイッチング
している場合、ＤＤＲデータ線は半分のレートでスイッ
チングしている。全体の動作速度も向上する。なぜな
ら、ローカル読出データドライバ５０は読出アンプ３４
およびＤＲ／ＤＲＢ線５２Ａ、５２Ｂ間のローインピー
ダンスバッファとして働くからである。本発明に係る読
出データ経路１０の代表的な実現化例において、設計に
ローカル読出データドライバ５０を加えることにより、
１６Ｍｅｇマクロを実現するのに必要な全体のオンチッ
プ面積に対して約３．４％増やすことになる。
ャージされないＤＲ／ＤＲＢ線５２Ａおよび５２Ｂでの
容量および信号変動を減じることにより所要電力を減ら
す。シングルデータレートのＤＲ／ＤＲＢ線５２Ａ、５
２Ｂでのプリチャージをなくすことは重要である。なぜ
なら、ＤＤＲデータ線がフルレートでスイッチングして
いる場合、ＳＤＲデータ線はスイッチングしていないか
らである。ＳＤＲデータ線がフルレートでスイッチング
している場合、ＤＤＲデータ線は半分のレートでスイッ
チングしている。全体の動作速度も向上する。なぜな
ら、ローカル読出データドライバ５０は読出アンプ３４
およびＤＲ／ＤＲＢ線５２Ａ、５２Ｂ間のローインピー
ダンスバッファとして働くからである。本発明に係る読
出データ経路１０の代表的な実現化例において、設計に
ローカル読出データドライバ５０を加えることにより、
１６Ｍｅｇマクロを実現するのに必要な全体のオンチッ
プ面積に対して約３．４％増やすことになる。
【００１６】図２の（Ａ）−（Ｄ）を参照して、図１に
示されるローカル読出データドライバ（ＬＲＤＤ）５０
の種々の代替実現化例が示される。ローカル読出データ
ドライバ５０の目的は、読出アンプ３４およびセンスア
ンプ２０をＤＲ線５２ＡおよびＤＲＢ線５２Ｂの比較的
大きな容量から有効に緩衝し、かつＤＲ線５２Ａ、ＤＲ
Ｂ線５２ＢおよびＤＲＬ線４４ＡおよびＤＲＬＢ線４４
Ｂ間のマルチプレクサとして働くことである。特定の実
現化例において、８個のローカル読出データドライバ５
０が読出データＤＲ線５２ＡおよびＤＲＢ線５２Ｂの対
に接続され、一度に１つのローカル読出データドライバ
５０が活性化される。本質的には、ＤＲ線５２Ａおよび
ＤＲＢ線５２Ｂの容量が減少する。なぜなら、直接ＤＲ
Ｌ線４４ＡおよびＤＲＬＢ線４４Ｂに接続されないから
である。
示されるローカル読出データドライバ（ＬＲＤＤ）５０
の種々の代替実現化例が示される。ローカル読出データ
ドライバ５０の目的は、読出アンプ３４およびセンスア
ンプ２０をＤＲ線５２ＡおよびＤＲＢ線５２Ｂの比較的
大きな容量から有効に緩衝し、かつＤＲ線５２Ａ、ＤＲ
Ｂ線５２ＢおよびＤＲＬ線４４ＡおよびＤＲＬＢ線４４
Ｂ間のマルチプレクサとして働くことである。特定の実
現化例において、８個のローカル読出データドライバ５
０が読出データＤＲ線５２ＡおよびＤＲＢ線５２Ｂの対
に接続され、一度に１つのローカル読出データドライバ
５０が活性化される。本質的には、ＤＲ線５２Ａおよび
ＤＲＢ線５２Ｂの容量が減少する。なぜなら、直接ＤＲ
Ｌ線４４ＡおよびＤＲＬＢ線４４Ｂに接続されないから
である。
【００１７】特に図２の（Ａ）を参照して、ローカル読
出データドライバ５０Ａの代表的実現化例が示される。
ローカル読出データドライバ５０Ａは１対のＮチャネル
トランジスタ１０４および１０６を含み、ローカル読出
データ線４４Ａおよび４４Ｂをそれぞれ読出データ線５
２Ａおよび５２Ｂに結合する。トランジスタ１０４、１
０６のゲート端子は互いに結合されて線１０２上のＲＥ
Ｎ信号を受取るが、ローカル読出データ線４４Ａおよび
４４ＢはＮチャネルトランジスタ１０８によって互いに
結合され、Ｎチャネルトランジスタ１０８のゲート端子
は線５４上の相補ＲＥＮＢ信号を受取る。
出データドライバ５０Ａの代表的実現化例が示される。
ローカル読出データドライバ５０Ａは１対のＮチャネル
トランジスタ１０４および１０６を含み、ローカル読出
データ線４４Ａおよび４４Ｂをそれぞれ読出データ線５
２Ａおよび５２Ｂに結合する。トランジスタ１０４、１
０６のゲート端子は互いに結合されて線１０２上のＲＥ
Ｎ信号を受取るが、ローカル読出データ線４４Ａおよび
４４ＢはＮチャネルトランジスタ１０８によって互いに
結合され、Ｎチャネルトランジスタ１０８のゲート端子
は線５４上の相補ＲＥＮＢ信号を受取る。
【００１８】この実現化例において、（読出アンプ３４
において代わりにＮチャネルデバイスを用いる場合）線
４４Ａまたは４４Ｂがローとなり、線１０２上のＲＥＮ
信号は「ハイ」となってトランジスタ１０４および１０
６をオンにし、ＤＲＬ線４４ＡおよびＤＲＬＢ線４４Ｂ
のデータをＤＲ線５２ＡおよびＤＲＢ線５２Ｂに送る。
線５４上のＲＥＮＢ信号はハイとなってトランジスタ１
０８をオンにし、読出でない場合にＤＲＬ線４４Ａおよ
びＤＲＬＢ線４４Ｂをイコライズする。本発明の特定の
実現化例において、ＤＲ線５２ＡまたはＤＲＢ線５２Ｂ
が「読出」サイクルの際に「ロー」に引下げられ、次の
「読出」サイクルの前に「ハイ」（ＶＣＣレベル）にプ
リチャージされる。
において代わりにＮチャネルデバイスを用いる場合）線
４４Ａまたは４４Ｂがローとなり、線１０２上のＲＥＮ
信号は「ハイ」となってトランジスタ１０４および１０
６をオンにし、ＤＲＬ線４４ＡおよびＤＲＬＢ線４４Ｂ
のデータをＤＲ線５２ＡおよびＤＲＢ線５２Ｂに送る。
線５４上のＲＥＮＢ信号はハイとなってトランジスタ１
０８をオンにし、読出でない場合にＤＲＬ線４４Ａおよ
びＤＲＬＢ線４４Ｂをイコライズする。本発明の特定の
実現化例において、ＤＲ線５２ＡまたはＤＲＢ線５２Ｂ
が「読出」サイクルの際に「ロー」に引下げられ、次の
「読出」サイクルの前に「ハイ」（ＶＣＣレベル）にプ
リチャージされる。
【００１９】図２の（Ｂ）を参照して、ローカル読出デ
ータドライバ５０Ｂの別の実現化例が示される。ローカ
ル読出データドライバ５０Ｂは前の実現化例と類似して
いるが、代わりにＰチャネルトランジスタ１２２および
１２４の対を用いてローカル読出データ線４４Ａおよび
４４Ｂを読出データ線５２Ａおよび５２Ｂに結合する。
トランジスタ１２２、１２４のゲート端子は互いに結合
されて線５４上のＲＥＮＢ信号を受取り、ローカル読出
データ線４４Ａおよび４４Ｂはゲート端子が線５４に結
合されるＮチャネルトランジスタ１２６によって互いに
結合される。
ータドライバ５０Ｂの別の実現化例が示される。ローカ
ル読出データドライバ５０Ｂは前の実現化例と類似して
いるが、代わりにＰチャネルトランジスタ１２２および
１２４の対を用いてローカル読出データ線４４Ａおよび
４４Ｂを読出データ線５２Ａおよび５２Ｂに結合する。
トランジスタ１２２、１２４のゲート端子は互いに結合
されて線５４上のＲＥＮＢ信号を受取り、ローカル読出
データ線４４Ａおよび４４Ｂはゲート端子が線５４に結
合されるＮチャネルトランジスタ１２６によって互いに
結合される。
【００２０】読出アンプ３４のＰチャネルデバイスに関
連してＰチャネルデバイスを用いる実現化例が図１に示
される。図１の読出アンプ３４においてＰチャネルトラ
ンジスタが示されるが、本実現化例においてはＮチャネ
ルトランジスタが好ましくは用いられる。前者の場合、
ＤＲ線５２ＡおよびＤＲＢ線５２Ｂは「ロー」にプリチ
ャージされ、ＤＲ線５２ＡまたはＤＲＢ線５２Ｂが「読
出」サイクルの際に「ハイ」に引上げられる。後者の場
合、ＤＲ線５２ＡおよびＤＲＢ線５２Ｂは「ハイ」にプ
リチャージされ、そのどちらかは「読出」サイクルの際
に「ロー」に引下げられる。ローカル読出データドライ
ブ５０Ｂのこの実施例においてトランジスタ１２２およ
び１２４はＰチャネルデバイスであるので、ＤＲ線５２
ＡおよびＤＲＢ線５２ＢはＶＳＳより高いしきい値電圧
（Ｖｔ）にしか駆動できず、それによりＤＲ線５２Ａお
よびＤＲＢ線５２Ｂでの電圧変動を限定して電力を節約
する。
連してＰチャネルデバイスを用いる実現化例が図１に示
される。図１の読出アンプ３４においてＰチャネルトラ
ンジスタが示されるが、本実現化例においてはＮチャネ
ルトランジスタが好ましくは用いられる。前者の場合、
ＤＲ線５２ＡおよびＤＲＢ線５２Ｂは「ロー」にプリチ
ャージされ、ＤＲ線５２ＡまたはＤＲＢ線５２Ｂが「読
出」サイクルの際に「ハイ」に引上げられる。後者の場
合、ＤＲ線５２ＡおよびＤＲＢ線５２Ｂは「ハイ」にプ
リチャージされ、そのどちらかは「読出」サイクルの際
に「ロー」に引下げられる。ローカル読出データドライ
ブ５０Ｂのこの実施例においてトランジスタ１２２およ
び１２４はＰチャネルデバイスであるので、ＤＲ線５２
ＡおよびＤＲＢ線５２ＢはＶＳＳより高いしきい値電圧
（Ｖｔ）にしか駆動できず、それによりＤＲ線５２Ａお
よびＤＲＢ線５２Ｂでの電圧変動を限定して電力を節約
する。
【００２１】ローカル読出データドライバ５０Ａ（図２
の（Ａ））および５０Ｂ（図２の（Ｂ））の上述の実施
例において、読出データ線５２Ａ、５２Ｂはプリチャー
ジされる。シングルデータレートＤＲ線５２ＡおよびＤ
ＲＢ線５２Ｂが最大のレートでスイッチングされるのな
ら、ダブルデータレートＧＤＲＢおよびＱデータ出力線
６０（図１）は最大レートの半分でしかスイッチングで
きない。逆に、ＤＤＲＧＤＲＢおよびＱデータ出力線６
０が最大レートでスイッチングされるのなら、ＳＤＲ読
出データ線５２Ａ、５２Ｂはプリチャージされているの
でスイッチングされる。これは対応する「書込」信号Ｄ
Ｌ、ＤＬＢ、ＧＤＷおよびＤにも当てはまり、シングル
データレートの内部データ線がいかにダブルデータレー
トの内部および外部信号線に関連するかを示す産物であ
る。
の（Ａ））および５０Ｂ（図２の（Ｂ））の上述の実施
例において、読出データ線５２Ａ、５２Ｂはプリチャー
ジされる。シングルデータレートＤＲ線５２ＡおよびＤ
ＲＢ線５２Ｂが最大のレートでスイッチングされるのな
ら、ダブルデータレートＧＤＲＢおよびＱデータ出力線
６０（図１）は最大レートの半分でしかスイッチングで
きない。逆に、ＤＤＲＧＤＲＢおよびＱデータ出力線６
０が最大レートでスイッチングされるのなら、ＳＤＲ読
出データ線５２Ａ、５２Ｂはプリチャージされているの
でスイッチングされる。これは対応する「書込」信号Ｄ
Ｌ、ＤＬＢ、ＧＤＷおよびＤにも当てはまり、シングル
データレートの内部データ線がいかにダブルデータレー
トの内部および外部信号線に関連するかを示す産物であ
る。
【００２２】特に図２の（Ｃ）を参照して、ローカル読
出データドライバ５０Ｃのさらなる実現化例が示され
る。ローカル読出データドライバ５０Ｃは直列接続され
る列を含み、Ｐチャネルトランジスタ１３２およびＶＣ
Ｃと接地電位との間に結合されるＮチャネルトランジス
タ１３４、１３６を含む。Ｐチャネルトランジスタ１３
８およびＮチャネルトランジスタ１４０、１４２を含む
類似した配列がＶＣＣおよび回路接地間にも結合され
る。トランジスタ１３２、１３４、１３６、１３８、１
４０および１４２はローカル読出データドライバ５０Ｃ
の入力回路部を形成する。トランジスタ１３２および１
３４の共通接続ゲート端子は、ノード中間のトランジス
タ１３８および１４０ならびにＤＲＬ線４４Ａに結合さ
れる。トランジスタ１３６および１４２のゲート端子は
ＲＥＮ信号５４に結合され、トランジスタ１３８および
１４０の共通接続ゲート端子はノード中間のトランジス
タ１３２、１３４およびＤＲＬＢ線４４Ｂに結合され
る。
出データドライバ５０Ｃのさらなる実現化例が示され
る。ローカル読出データドライバ５０Ｃは直列接続され
る列を含み、Ｐチャネルトランジスタ１３２およびＶＣ
Ｃと接地電位との間に結合されるＮチャネルトランジス
タ１３４、１３６を含む。Ｐチャネルトランジスタ１３
８およびＮチャネルトランジスタ１４０、１４２を含む
類似した配列がＶＣＣおよび回路接地間にも結合され
る。トランジスタ１３２、１３４、１３６、１３８、１
４０および１４２はローカル読出データドライバ５０Ｃ
の入力回路部を形成する。トランジスタ１３２および１
３４の共通接続ゲート端子は、ノード中間のトランジス
タ１３８および１４０ならびにＤＲＬ線４４Ａに結合さ
れる。トランジスタ１３６および１４２のゲート端子は
ＲＥＮ信号５４に結合され、トランジスタ１３８および
１４０の共通接続ゲート端子はノード中間のトランジス
タ１３２、１３４およびＤＲＬＢ線４４Ｂに結合され
る。
【００２３】ＤＲＬＢ線４４ＢはさらにＣＭＯＳトラン
スミッションゲート対１４４および１４６の入力にも結
合され、それぞれのＰチャネルデバイスの各ゲートはＲ
ＥＮＢ線１０２に結合され、それぞれのＮチャネルデバ
イスのゲートはＲＥＮ線５４に結合される。Ｐチャネル
トランジスタ１４８はＶＣＣとトランスミッションゲー
ト１４４の出力との間に結合され、Ｐチャネルトランジ
スタ１４８のゲート端子はＲＥＮ線５４に結合される。
直列接続されるＰチャネルトランジスタ１５０およびＮ
チャネルトランジスタ１５２はＶＣＣと接地電位との間
に結合され、その間のノードはＤＲ線５２Ａに結合され
る。トランジスタ１５０のゲート端子はトランスミッシ
ョンゲート１４４の出力に結合され、トランジスタ１５
２のゲート端子はトランスミッションゲート１４６の出
力に結合される。トランジスタ１４８、１５０、１５２
および１５４はローカル読出データドライバ５０Ｃの出
力回路部を形成する。Ｎチャネルトランジスタ１５４は
トランスミッションゲート１４６と回路接地との間に結
合され、そのゲート端子はＲＥＮ信号１０２に結合され
る。
スミッションゲート対１４４および１４６の入力にも結
合され、それぞれのＰチャネルデバイスの各ゲートはＲ
ＥＮＢ線１０２に結合され、それぞれのＮチャネルデバ
イスのゲートはＲＥＮ線５４に結合される。Ｐチャネル
トランジスタ１４８はＶＣＣとトランスミッションゲー
ト１４４の出力との間に結合され、Ｐチャネルトランジ
スタ１４８のゲート端子はＲＥＮ線５４に結合される。
直列接続されるＰチャネルトランジスタ１５０およびＮ
チャネルトランジスタ１５２はＶＣＣと接地電位との間
に結合され、その間のノードはＤＲ線５２Ａに結合され
る。トランジスタ１５０のゲート端子はトランスミッシ
ョンゲート１４４の出力に結合され、トランジスタ１５
２のゲート端子はトランスミッションゲート１４６の出
力に結合される。トランジスタ１４８、１５０、１５２
および１５４はローカル読出データドライバ５０Ｃの出
力回路部を形成する。Ｎチャネルトランジスタ１５４は
トランスミッションゲート１４６と回路接地との間に結
合され、そのゲート端子はＲＥＮ信号１０２に結合され
る。
【００２４】ローカル読出データドライバ５０Ｃのこの
実現化例において、読出データ線５２Ａ、５２Ｂ（ＤＲ
およびＤＲＢ）はプリチャージされる必要はない。さら
に、シングルエンド型出力ＤＲ５２Ａが設けられ、ＶＣ
Ｃのレベルに駆動されるので、電力効率は落ち得る。他
の考えられる不利点は、比較的大きなＰチャネルトラン
ジスタ１５０がＤＲ線５２Ａに結合され、これは容量を
増やすことになり、さらに設計を実現するために比較的
多くの能動素子が必要となり、レイアウトに要するオン
チップ面積を増やす。
実現化例において、読出データ線５２Ａ、５２Ｂ（ＤＲ
およびＤＲＢ）はプリチャージされる必要はない。さら
に、シングルエンド型出力ＤＲ５２Ａが設けられ、ＶＣ
Ｃのレベルに駆動されるので、電力効率は落ち得る。他
の考えられる不利点は、比較的大きなＰチャネルトラン
ジスタ１５０がＤＲ線５２Ａに結合され、これは容量を
増やすことになり、さらに設計を実現するために比較的
多くの能動素子が必要となり、レイアウトに要するオン
チップ面積を増やす。
【００２５】図２の（Ｄ）を参照して、ローカル読出デ
ータドライバ５０Ｄのさらに別の実現化例が示される。
ローカル読出データドライバ５０Ｄは直列接続されるト
ランジスタ対を含み、ＶＣＣおよび回路接地間に結合さ
れるＮチャネルトランジスタ１７２、１７４および１７
６、１７８を含む。トランジスタ１７２のゲート端子は
トランジスタ１７８のゲート端子に結合され、トランジ
スタ１７４のゲート端子はトランジスタ１７６のゲート
端子に結合される。Ｎチャネルトランジスタ１８０はト
ランジスタ１７４のゲート端子を接地し、そのゲート端
子はトランジスタ１７８のゲート端子に結合される。対
応して、別のＮチャネルトランジスタ１８２はトランジ
スタ１７８のゲート端子を接地し、そのゲート端子はト
ランジスタ１７４のゲート端子に結合される。トランジ
スタ１７２、１７４、１７６、１７８、１８０および１
８２は、読出データドライバ５０Ｄの交差回路部を形成
する。
ータドライバ５０Ｄのさらに別の実現化例が示される。
ローカル読出データドライバ５０Ｄは直列接続されるト
ランジスタ対を含み、ＶＣＣおよび回路接地間に結合さ
れるＮチャネルトランジスタ１７２、１７４および１７
６、１７８を含む。トランジスタ１７２のゲート端子は
トランジスタ１７８のゲート端子に結合され、トランジ
スタ１７４のゲート端子はトランジスタ１７６のゲート
端子に結合される。Ｎチャネルトランジスタ１８０はト
ランジスタ１７４のゲート端子を接地し、そのゲート端
子はトランジスタ１７８のゲート端子に結合される。対
応して、別のＮチャネルトランジスタ１８２はトランジ
スタ１７８のゲート端子を接地し、そのゲート端子はト
ランジスタ１７４のゲート端子に結合される。トランジ
スタ１７２、１７４、１７６、１７８、１８０および１
８２は、読出データドライバ５０Ｄの交差回路部を形成
する。
【００２６】ＤＲＬＢ線４４ＢおよびＤＲＬ線４４Ａは
それぞれトランジスタ１７４および１７８のゲート端子
に結合され、さらにＮチャネルトランジスタ１８４およ
び１８６の一方端子に結合される。トランジスタ１８４
および１８６の反対の端子は接地され、ゲート端子は共
通接続されて線５４上のＲＥＮＢ信号を受取る。
それぞれトランジスタ１７４および１７８のゲート端子
に結合され、さらにＮチャネルトランジスタ１８４およ
び１８６の一方端子に結合される。トランジスタ１８４
および１８６の反対の端子は接地され、ゲート端子は共
通接続されて線５４上のＲＥＮＢ信号を受取る。
【００２７】ローカル読出データドライバ５０Ｄは好ま
しい実現化例であり、線５２Ａ、５２Ｂに、ＶＳＳの論
理「ロー」レベルおよびＶＣＣ−Ｖｔの「ハイ」レベル
を有する、ＤＲおよびＤＲＢ信号を与える。それにより
電力は節減される。なぜなら論理「ハイ」レベルはフル
レベルのＶＣＣではないからである。さらに、ＤＲ線５
２ＡおよびＤＲＢ線５２Ｂはプリチャージされない。こ
れにより、センスアンプ２０からの実際の「読出」デー
タが変わるまで、ＤＲ線５２ＡおよびＤＲＢ線５２Ｂは
あるデータ状態に留まることができる。前述のように、
これはローカル読出データドライバ５０Ｂ（図２の
（Ｂ））によって示される電力の節減となる。
しい実現化例であり、線５２Ａ、５２Ｂに、ＶＳＳの論
理「ロー」レベルおよびＶＣＣ−Ｖｔの「ハイ」レベル
を有する、ＤＲおよびＤＲＢ信号を与える。それにより
電力は節減される。なぜなら論理「ハイ」レベルはフル
レベルのＶＣＣではないからである。さらに、ＤＲ線５
２ＡおよびＤＲＢ線５２Ｂはプリチャージされない。こ
れにより、センスアンプ２０からの実際の「読出」デー
タが変わるまで、ＤＲ線５２ＡおよびＤＲＢ線５２Ｂは
あるデータ状態に留まることができる。前述のように、
これはローカル読出データドライバ５０Ｂ（図２の
（Ｂ））によって示される電力の節減となる。
【００２８】「読出」動作において、信号ＹＲＢおよび
ＲＥＮＢは「ロー」となる。ＤＲＬ線４４ＡまたはＤＲ
ＬＢ線４４Ｂは選択されたセンスアンプ２０に関連する
Ｐチャネルデバイス読出アンプ３４によって「ハイ」に
引上げられる。トランジスタ１７２および１７８または
トランジスタ１７４および１７６は「オン」となり、Ｄ
Ｒ線５２Ａを「ハイ」にし、ＤＲＢ線５２Ｂを「ロー」
にする、またはＤＲ線５２Ａを「ロー」にし、ＤＲＢ線
５２Ｂを「ハイ」にする。「読出」動作の後、信号ＹＲ
ＢおよびＲＥＮＢは再び「ハイ」となり、ＤＲＬ線４４
ＡおよびＤＲＬＢ線４４Ｂは「ロー」に引下げられる。
これにより、トランジスタ１７２、１７４、１７６およ
び１７８はオフとなり、読出データ線５２Ａ、５２Ｂが
「フローティング」状態となる。
ＲＥＮＢは「ロー」となる。ＤＲＬ線４４ＡまたはＤＲ
ＬＢ線４４Ｂは選択されたセンスアンプ２０に関連する
Ｐチャネルデバイス読出アンプ３４によって「ハイ」に
引上げられる。トランジスタ１７２および１７８または
トランジスタ１７４および１７６は「オン」となり、Ｄ
Ｒ線５２Ａを「ハイ」にし、ＤＲＢ線５２Ｂを「ロー」
にする、またはＤＲ線５２Ａを「ロー」にし、ＤＲＢ線
５２Ｂを「ハイ」にする。「読出」動作の後、信号ＹＲ
ＢおよびＲＥＮＢは再び「ハイ」となり、ＤＲＬ線４４
ＡおよびＤＲＬＢ線４４Ｂは「ロー」に引下げられる。
これにより、トランジスタ１７２、１７４、１７６およ
び１７８はオフとなり、読出データ線５２Ａ、５２Ｂが
「フローティング」状態となる。
【００２９】図３の（Ａ）を参照して、先行技術の読出
データ経路に関連する以下の信号が示される：ＣＬＫ信
号（メモリ装置への入力）、内部読出データ線信号ＤＲ
１、ＤＲ１Ｂ、ＤＲ２、ＤＲ２Ｂ、およびと示される出
力データ信号。読出データ線はクロックサイクルごとに
最大１回データ状態を変える。出力データ信号「出力デ
ータ」はクロックサイクルごとに最大２回データ状態を
変える。出力データ信号はデータ線ＤＲ１およびＤＲ２
からのデータの組合せであり、これはメモリにおける２
つの別個の読出データ線の組であり、１組は図１および
図２の（Ａ）−（Ｄ）に示される。読出データ線ＤＲ
１、ＤＲ１Ｂ、ＤＲ２およびＤＲ２Ｂは図３の（Ａ）に
示されるように各クロックサイクルごとにプリチャージ
される。
データ経路に関連する以下の信号が示される：ＣＬＫ信
号（メモリ装置への入力）、内部読出データ線信号ＤＲ
１、ＤＲ１Ｂ、ＤＲ２、ＤＲ２Ｂ、およびと示される出
力データ信号。読出データ線はクロックサイクルごとに
最大１回データ状態を変える。出力データ信号「出力デ
ータ」はクロックサイクルごとに最大２回データ状態を
変える。出力データ信号はデータ線ＤＲ１およびＤＲ２
からのデータの組合せであり、これはメモリにおける２
つの別個の読出データ線の組であり、１組は図１および
図２の（Ａ）−（Ｄ）に示される。読出データ線ＤＲ
１、ＤＲ１Ｂ、ＤＲ２およびＤＲ２Ｂは図３の（Ａ）に
示されるように各クロックサイクルごとにプリチャージ
される。
【００３０】出力データ信号がクロック周波数の２倍ま
で変わるダブルデータレート（ＤＤＲ）メモリの場合、
「最悪」の消費電力状態を示す２つの独自のデータパタ
ーンがある。これらのデータパターンは図３の（Ａ）に
示され、「データ変化フルレートＳＤＲ」および「デー
タ変化なし、ただしフルレートＳＤＲ」として示され
る。第１のデータパターンの際、出力データ信号は最大
レートの半分で変わる。第２のデータパターンでは、出
力データ信号は最大レートで変わる。第２のデータパタ
ーンの際、読出データ線のデータは変わらないが（０→
０，１→１）、各クロックサイクルごとにデータ線がプ
リチャージされるので、ＤＲ１およびＤＲ２線はまだ最
大レートでスイッチングされている。
で変わるダブルデータレート（ＤＤＲ）メモリの場合、
「最悪」の消費電力状態を示す２つの独自のデータパタ
ーンがある。これらのデータパターンは図３の（Ａ）に
示され、「データ変化フルレートＳＤＲ」および「デー
タ変化なし、ただしフルレートＳＤＲ」として示され
る。第１のデータパターンの際、出力データ信号は最大
レートの半分で変わる。第２のデータパターンでは、出
力データ信号は最大レートで変わる。第２のデータパタ
ーンの際、読出データ線のデータは変わらないが（０→
０，１→１）、各クロックサイクルごとにデータ線がプ
リチャージされるので、ＤＲ１およびＤＲ２線はまだ最
大レートでスイッチングされている。
【００３１】図３の（Ｂ）では、図３の（Ａ）と同じ信
号の組が示されるが、（Ｂ）は図２の（Ｄ）のローカル
読出データドライバが使用され、本発明に従って読出デ
ータ線はプリチャージされない。ここでも、同じ２つの
データパターンが示され、それぞれ「データ変化フルレ
ートＳＤＲ」および「データ変化なしおよび静的ＳＤ
Ｒ」と示されている。第１のデータパターンの際、読出
データ線はプリチャージされないが最大レートでスイッ
チングされる。出力データ信号は最大レートの半分でス
イッチングされる。この場合の消費電力は図３の（Ａ）
と同じであるが、最悪の消費電力に対応する第２のデー
タパターンでは、プリチャージがなくかつデータ状態が
変わらないので、読出データ線はスイッチングされな
い。したがって、最大消費電力は著しく減少する。
号の組が示されるが、（Ｂ）は図２の（Ｄ）のローカル
読出データドライバが使用され、本発明に従って読出デ
ータ線はプリチャージされない。ここでも、同じ２つの
データパターンが示され、それぞれ「データ変化フルレ
ートＳＤＲ」および「データ変化なしおよび静的ＳＤ
Ｒ」と示されている。第１のデータパターンの際、読出
データ線はプリチャージされないが最大レートでスイッ
チングされる。出力データ信号は最大レートの半分でス
イッチングされる。この場合の消費電力は図３の（Ａ）
と同じであるが、最悪の消費電力に対応する第２のデー
タパターンでは、プリチャージがなくかつデータ状態が
変わらないので、読出データ線はスイッチングされな
い。したがって、最大消費電力は著しく減少する。
【００３２】図３の（Ｂ）を参照すると、図２の（Ｄ）
に示されるローカル読出データドライバ５０Ｄを用いた
場合の、本発明に係る記憶装置読出データ回路の実現に
おける対応する信号が示される。ローカル読出データド
ライバ５０Ｄは信号変動および容量を減らすことにより
所要電力を減少させ、さらに読出アンプ３４（図１）お
よび読出データ線間のローインピーダンスバッファとし
て働く。この場合、ＶＳＳとＶＣＣ−Ｖｔとの間でＤＲ
およびＤＲＢ（偶数／奇数）線での減じられた信号変動
があり、相補読出データ線はプリチャージされない。こ
れは重要なことである。なぜなら、ＤＤＲデータ線がフ
ルレートでスイッチングされる場合、ＳＤＲデータ線は
スイッチングされないからである。
に示されるローカル読出データドライバ５０Ｄを用いた
場合の、本発明に係る記憶装置読出データ回路の実現に
おける対応する信号が示される。ローカル読出データド
ライバ５０Ｄは信号変動および容量を減らすことにより
所要電力を減少させ、さらに読出アンプ３４（図１）お
よび読出データ線間のローインピーダンスバッファとし
て働く。この場合、ＶＳＳとＶＣＣ−Ｖｔとの間でＤＲ
およびＤＲＢ（偶数／奇数）線での減じられた信号変動
があり、相補読出データ線はプリチャージされない。こ
れは重要なことである。なぜなら、ＤＤＲデータ線がフ
ルレートでスイッチングされる場合、ＳＤＲデータ線は
スイッチングされないからである。
【００３３】具体的集積回路装置および回路の実現化例
に伴って本発明の原理が記載されているが、この記載は
例示的なものであり、本発明の範囲を限定するものでは
ない。特に、開示による上述の教示は当業者にとって他
の変形を示唆することは認識される。これらの変形は、
それ自体既に既知の特徴であり、かつここに記載されて
いる特徴の代わりに使用でき得るまたは加えことができ
る、他の特徴にかかわるかもしれない。クレームは特徴
の特定の組合せに対して組立てられているが、クレーム
に記載されている同じ発明に関連するか否かにかかわら
ずかつ本発明で取組む同じ技術的問題のいずれかまたは
すべてを緩和するか否かにかかわらず、ここに開示され
る範囲は、明示的にまたは暗示的に開示されるすべての
新規な特徴もしくは新規な特徴の組合せ、または当該技
術分野における当業者にとって明らかである一般化もし
くは変形を含むものと考えられる。出願人は本出願また
は本出願からのさらなる出願の審査手続の際にこのよう
な特徴および／またはこのような特徴の組合せに対して
新しいクレームを組立てる権利を有する。
に伴って本発明の原理が記載されているが、この記載は
例示的なものであり、本発明の範囲を限定するものでは
ない。特に、開示による上述の教示は当業者にとって他
の変形を示唆することは認識される。これらの変形は、
それ自体既に既知の特徴であり、かつここに記載されて
いる特徴の代わりに使用でき得るまたは加えことができ
る、他の特徴にかかわるかもしれない。クレームは特徴
の特定の組合せに対して組立てられているが、クレーム
に記載されている同じ発明に関連するか否かにかかわら
ずかつ本発明で取組む同じ技術的問題のいずれかまたは
すべてを緩和するか否かにかかわらず、ここに開示され
る範囲は、明示的にまたは暗示的に開示されるすべての
新規な特徴もしくは新規な特徴の組合せ、または当該技
術分野における当業者にとって明らかである一般化もし
くは変形を含むものと考えられる。出願人は本出願また
は本出願からのさらなる出願の審査手続の際にこのよう
な特徴および／またはこのような特徴の組合せに対して
新しいクレームを組立てる権利を有する。
【図１】 埋込ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）マクロと関連して使用される、本発明の実
施例に係る、読出データ経路の例示的実現化例を示す概
略ブロック図である。
（ＤＲＡＭ）マクロと関連して使用される、本発明の実
施例に係る、読出データ経路の例示的実現化例を示す概
略ブロック図である。
【図２】 （Ａ）−（Ｄ）は図１のローカル読出データ
ドライバ（ＬＲＤＤ）の種々の代替的実現化例を示す図
である。
ドライバ（ＬＲＤＤ）の種々の代替的実現化例を示す図
である。
【図３】 （Ａ）は特定の読出データ線がメモリアレイ
プリチャージ動作の際に続けてスイッチングされること
を示す、相補読出データ線を含むメモリ装置読出データ
回路の先行技術の実現化例における特定信号のタイミン
グ図であり、（Ｂ）は非プリチャージ相補読出データ線
での信号変動が減じられる、本発明に係るメモリ装置読
出データ回路の実現化例における対応する信号を示す図
である。
プリチャージ動作の際に続けてスイッチングされること
を示す、相補読出データ線を含むメモリ装置読出データ
回路の先行技術の実現化例における特定信号のタイミン
グ図であり、（Ｂ）は非プリチャージ相補読出データ線
での信号変動が減じられる、本発明に係るメモリ装置読
出データ回路の実現化例における対応する信号を示す図
である。
２０ センスアンプ、３４ 読出アンプ、５０ ローカ
ル読出データドライバ、５６ ＳＤＲ−ＤＤＲ変換器、
５８ 出力レジスタ、６０ 出力データ線
ル読出データドライバ、５６ ＳＤＲ−ＤＤＲ変換器、
５８ 出力レジスタ、６０ 出力データ線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム・カーバー・ハーディー アメリカ合衆国、80920 コロラド州、コ ロラド・スプリングス、キット・カーソ ン・レーン、9760 (72)発明者 マイケル・カーティス・パリス アメリカ合衆国、80906 コロラド州、コ ロラド・スプリングス、ダルトリー・レー ン、5715 Ｆターム(参考） 5M024 AA04 AA50 BB14 BB15 BB17 BB18 BB33 BB35 CC70 CC90 DD13 DD17 DD20 DD22 DD23 HH01 PP03 PP07
Claims (20)
- 【請求項１】 ダイナミックランダムアクセスメモリの
ための読出データ経路であって、 読出データ線対と、 ローカル読出データ線対と、 ビット線対と、 ラッチドビット線対と、 ローカル読出データ線対およびラッチドビット線対間に
結合される読出アンプと、 ラッチドビット線対間に結合されるセンスアンプと、 少なくとも１本の読出データ線およびローカル読出デー
タ線間に結合されるローカル読出データドライバとを含
む、読出データ経路。 - 【請求項２】 読出アンプは、 各々のゲートおよび電流経路がＶＣＣおよびローカル読
出データ線対のうちの第１のものの間に直列に結合され
る、第１および第２のＰチャネルトランジスタと、 各々のゲートおよび電流経路がＶＣＣおよびローカル読
出データ線対のうちの第２のものの間に直列に結合され
る、第３および第４のＰチャネルトランジスタとを含
み、 第１および第３のトランジスタのゲートは制御信号を受
取るために互いに結合され、第２および第４のトランジ
スタのゲートはラッチドビット線に結合される、請求項
１に記載の読出データ経路。 - 【請求項３】 センスアンプは、 第１の制御信号を受取るためのゲートを有するＰチャネ
ルトランジスタと、交差ラッチと、 第２の制御信号を受取るためのゲートを有するＮチャネ
ルトランジスタとを含み、 Ｐチャネルトランジスタ、交差ラッチ、およびＮチャネ
ルトランジスタは、ＶＣＣおよび接地間に結合される、
直列に結合される電流経路を含む、請求項１に記載の読
出データ経路。 - 【請求項４】 ローカル読出データドライバは、 ゲートおよび電流経路が読出データ線対のうちの第１の
ものとローカル読出データ線対のうちの第１のものとの
間に結合される、第１のＮチャネルトランジスタと、 ゲートおよび電流経路が読出データ線対のうちの第２の
ものとローカル読出データ線対のうちの第２のものとの
間に結合される、第２のＮチャネルトランジスタとを含
み、 第１および第２のＮチャネルトランジスタのゲートは、
第１の制御信号を受取るために互いに結合され、さらに
電流経路がローカル読出データ線対の間に結合され、第
２の制御信号を受取るためのゲートを有する、第３のＮ
チャネルトランジスタを含む、請求項１に記載の読出デ
ータ経路。 - 【請求項５】 ローカル読出データドライバは、 ゲートおよび電流経路が読出データ線対のうちの第１の
ものとローカル読出データ線対のうちの第１のものとの
間に結合される、第１のＰチャネルトランジスタと、 ゲートおよび電流経路が読出データ線対のうちの第２の
ものとローカル読出データ線対のうちの第２のものとの
間に結合される、第２のＰチャネルトランジスタと、 ゲートおよび電流経路がローカル読出データ線対の間に
結合され、第２の制御信号を受取るためのゲートを有す
る、Ｎチャネルトランジスタとを含み、 第１のＰチャネルトランジスタ、第２のＰチャネルトラ
ンジスタ、およびＮチャネルトランジスタのゲートは制
御信号を受取るために互いに結合される、請求項１に記
載の読出データ経路。 - 【請求項６】 ローカル読出データドライバは、 ローカル読出データ線対間に結合され、制御信号を受取
るための入力をさらに含む、入力回路と、 第１および第２の入力を有し、読出データ線対のうちの
一方に結合される出力を有する、出力回路と、 ローカル読出データ線対のうちの一方と出力回路の第１
の入力との間に結合される第１のトランスミッションゲ
ートと、 ローカル読出データ線対のうちの一方と出力回路の第２
の入力との間に結合される第２のトランスミッションゲ
ートとを含む、請求項１に記載の読出データ経路。 - 【請求項７】 ローカル読出データドライバは、 第１のノード対が読出データ線の対に結合され、第２の
ノード対がローカル読出データ線の対に結合される、交
差トランジスタ回路と、 ゲートおよび電流経路がローカル読出データビット線対
のうちの第１のものおよび接地間に結合される、第１の
Ｎチャネルトランジスタと、 ゲートおよび電流経路がローカル読出データビット線対
のうちの第２のものおよび接地間に結合される、第２の
Ｎチャネルトランジスタとを含み、 第１および第２のＮチャネルトランジスタのゲートは制
御信号を受取るために互いに結合される、請求項１に記
載の読出データ経路。 - 【請求項８】 ローカル読出データドライバは減じられ
た論理電圧変動を与えるための手段を含む、請求項１に
記載の読出データ経路。 - 【請求項９】 減じられた電圧変動は接地電圧と供給電
圧レベルより低いしきい値電圧との間で変動する、請求
項８に記載の読出データ経路。 - 【請求項１０】 ダイナミックランダムアクセスメモリ
のための読出データ経路であって、 読出データ線対と、 ローカル読出データ線対と、 入力が少なくとも１本の読出データ線に結合され、トラ
イステート出力が少なくとも１本のローカル読出データ
線に結合される、ローカル読出データドライバとを含
む、読出データ経路。 - 【請求項１１】 ローカル読出データドライバは、 ゲートおよび電流経路が読出データ線対のうちの第１の
ものとローカル読出データ線対のうちの第１のものとの
間に結合される、第１のＮチャネルトランジスタと、 ゲートおよび電流経路が読出データ線対のうちの第２の
ものとローカル読出データ線対のうちの第２のものとの
間に結合される、第２のＮチャネルトランジスタとを含
み、 第１および第２のＮチャネルトランジスタのゲートは、
第１の制御信号を受取るために互いに結合され、さらに
電流経路がローカル読出データ線対の間に結合され、第
２の制御信号を受取るためのゲートを有する、第３のＮ
チャネルトランジスタを含む、請求項１０に記載の読出
データ経路。 - 【請求項１２】 ローカル読出データドライバは、 ゲートおよび電流経路が読出データ線対のうちの第１の
ものとローカル読出データ線対のうちの第１のものとの
間に結合される、第１のＰチャネルトランジスタと、 ゲートおよび電流経路が読出データ線対のうちの第２の
ものとローカル読出データ線対のうちの第２のものとの
間に結合される、第２のＰチャネルトランジスタと、 ゲートおよび電流経路がローカル読出データ線対の間に
結合され、第２の制御信号を受取るためのゲートを有す
る、Ｎチャネルトランジスタとを含み、 第１のＰチャネルトランジスタ、第２のＰチャネルトラ
ンジスタ、およびＮチャネルトランジスタのゲートは制
御信号を受取るために互いに結合される、請求項１０に
記載の読出データ経路。 - 【請求項１３】 ローカル読出データドライバは、 ローカル読出データ線対間に結合され、制御信号を受取
るための入力をさらに含む、入力回路と、 第１および第２の入力を有し、読出データ線対のうちの
一方に結合される出力を有する、出力回路と、 ローカル読出データ線対のうちの一方と出力回路の第１
の入力との間に結合される第１のトランスミッションゲ
ートと、 ローカル読出データ線対のうちの一方と出力回路の第２
の入力との間に結合される第２のトランスミッションゲ
ートとを含む、請求項１０に記載の読出データ経路。 - 【請求項１４】 ローカル読出データドライバは、 第１のノード対が読出データ線の対に結合され、第２の
ノード対がローカル読出データ線の対に結合される、交
差トランジスタ回路と、 ゲートおよび電流経路がローカル読出データビット線対
のうちの第１のもの一方および接地間に結合される、第
１のＮチャネルトランジスタと、 ゲートおよび電流経路がローカル読出データビット線対
のうちの第２のものおよび接地間に結合される、第２の
Ｎチャネルトランジスタとを含み、 第１および第２のＮチャネルトランジスタのゲートは制
御信号を受取るために互いに結合される、請求項１０に
記載の読出データ経路。 - 【請求項１５】 交差トランジスタ回路は、 交差ゲートを有する４つのＮチャネルトランジスタと、 交差ゲートを有し、ソース/ドレインが４つのＮチャネ
ルトランジスタのうち２つのＮチャネルトランジスタの
ゲートに結合される、２つのＮチャネルトランジスタと
を含む、請求項１４に記載の読出データ経路。 - 【請求項１６】 ４つのＮチャネルトランジスタは、 直列に結合される電流経路を有する、第１および第２の
Ｎチャネルトランジスタと、 直列に結合される電流経路を有する、第３および第４の
Ｎチャネルトランジスタとを含み、 第１のＮチャネルトランジスタのゲートは第４のＮチャ
ネルトランジスタのゲートに結合され、第２のＮチャネ
ルトランジスタのゲートは第３のＮチャネルトランジス
タのゲートに結合される、請求項１５に記載の読出デー
タ経路。 - 【請求項１７】 ２つのＮチャネルトランジスタは、 ゲートおよびソース/ドレインを有する第１のＮチャネ
ルトランジスタと、 ゲートが第１のＮチャネルトランジスタのソース/ドレ
インに結合され、ソース/ドレインが第１のＮチャネル
トランジスタのゲートに結合される、第２のＮチャネル
トランジスタとを含む、請求項１５に記載の読出データ
経路。 - 【請求項１８】 ローカル読出データドライバは減じら
れた論理電圧変動を与えるための手段を含む、請求項１
０に記載の読出データ経路。 - 【請求項１９】 減じられた電圧変動は接地電圧と供給
電圧レベルより低いしきい値電圧との間で変動する、請
求項１５に記載の読出データ経路。 - 【請求項２０】 読出データ線対と、ローカル読出デー
タ線対と、ビット線対と、ラッチドビット線対と、ロー
カル読出データ線対およびラッチドビット線対間に結合
される読出アンプと、ラッチドビット線対間に結合され
るセンスアンプとを含む、ダイナミックランダムアクセ
スメモリのための読出データ経路において、読出データ
線を駆動するための方法は、 ローカル読出データ線の信号を読出データ線に駆動する
ステップと、 選択的にローカル読出データ線を読出データ線と電気的
に分離するステップと、 読出データ線上の出力電圧変動を供給電圧レベルより低
いしきい値電圧に制限するステップとを含む、方法。
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|---|---|---|---|
| US22923300P | 2000-08-31 | 2000-08-31 | |
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| US09/932331 | 2001-08-17 | ||
| US60/229233 | 2001-08-17 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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| JP2008544434A (ja) * | 2005-06-14 | 2008-12-04 | クゥアルコム・インコーポレイテッド | フル・スイング・メモリ・アレイを読み出すための方法及び装置 |
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| KR102485405B1 (ko) * | 2018-03-02 | 2023-01-06 | 에스케이하이닉스 주식회사 | 데이터 버퍼 및 이를 포함하는 메모리 장치 |
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-
2001
- 2001-08-17 US US09/932,331 patent/US6549470B2/en not_active Expired - Lifetime
- 2001-08-30 JP JP2001261433A patent/JP2002124086A/ja active Pending
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|---|---|
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