JPS62150588A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）に利用して有効な技術に関するものである。

〔背景技術〕

半導体記憶装置におけるアドレスデコーダとして、駆動
ＭＯＳＦＥＴが並列形態にされたノア（ＮＯＲ）ゲート
回路を用いることが考えられる。

この場合には、［動ＭＯＳ　Ｆ　ＥＴのゲートに供給さ
れるアドレス信号のいずれが１つでもハイレベルにされ
ると、駆動ＭＯＳＦＥＴがオン状態にされで出力をロウ
レベルにする。したがって、全てのアドレス信号がロウ
レベルのときに全ての駆動ＭＯＳ　Ｆ　ＥＴがオフ状態
にされるので、ハイレベルの選択信号を得ることができ
る。しかしながら、上記論理ゲート回路を単位回路とし
て多数の論理ゲート回路からなるアドレスデコーダにお
いて、１つの単位回路のみが上記選択信号を形成し、残
りの論理デート回路はロウレベルの非選択信号を形成す
る。このため、上記論理ゲート回路によって駆動される
ＭＯＳ　Ｆ　ＥＴ等のゲート容量や配線容量等からなる
容量性負荷にプリチャージされた電荷の大半ばディスチ
ャージされてしまうため、消費電流が大きくなる。

そこて、駆動ＭＯ５ＦＥＴが直列形態されたナンド（Ｎ
ＡＮＤ）ゲート回路を用いることが考えられる。この場
合には、駆動ＭＯＳ　Ｆ　ＥＴは、全てのアドレス信号
がハイレベルにされた時に全てオン状態にされてロウレ
ベルの選択信号を形成する。一方、アドレス信号がいず
れか１つでもロウレベルにされると、その駆ＩａＭＯＳ
ＦＥＴがオフ状態にされるので、ハイレベルの非選択信
号を形成する。これにより、選択されたもののみがロウ
レベルにされるから、低消費電力化を図ることができる
。しかしながら、選択動作のために複数の直列形態にさ
れた駆動ＭＯＳＦＥＴを通して出力信号をロウレベルに
引き抜くのに時間がかかり、動作が遅くなってしまうと
いう問題が生じる（なお、アドレスデコーダについては
、例えば特開昭５６−７４８９０号公報参照）。

〔発明の目的Ｊ この発明の目的は、高速動作と低消費電力化を実現した
アドレスデコーダを有する半導体記憶装置を提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｖＡ３の記述および添付図面から明らかになるで
あ・ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、上記ノア論理構成の論理ゲート回路の出力信
号をアドレス信号に従って択一的に出力させる複数の選
択タイミング信号に従ってそれぞれ伝達する複数からな
る第１の伝送ゲートＭＯＳＦＥＴを設け、これによりそ
れに対応された複数の選択タイミング信号をそれぞれ複
数のワード線又はデータｖＡ選択のためのスイッチＭＯ
ＳＦＥＴのゲートに伝えろ複数からなる第２の伝送ゲー
トＭＯＳ　Ｆ　ＥＴを制御するとともに、上記第１の伝
送ゲー１−　！Ｊｉ　ＯＳ　Ｆ　Ｅ　Ｔのゲートに金属
材料を含む配線手段を用いて上記複数の選択タイミング
信号を高速に伝えて比較的早いタイミングでその制御を
行わせるようにするものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

同図に示した実施例回路では、ＮチャンネルＭＯＳＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒ
ａｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳＦＥＴＱｍとからなり、論理６１″、“θ″の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態に
してキャパシタＣｓを共通のデータ線ＤＬにつなぎ、デ
ータ線ＤＬの電位がキャパシタＣｓに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。メモリセルＭＣを小さく形成し、かつ
共通のデータ線ＤＬに多くのメモリセルをつないで高集
積大容量のメモリマトリックスにしであるため、上記キ
ャパシタＣｓと、共通データＪＤＬの浮遊容量Ｇｏ（図
示せず）との関係は、Ｃ！３　／　Ｃｏの比が非常に小
さな値になる。

したがって、上記キャパシタＣｓにＷｆａされた電荷量
によるデータ線ＤＬの電位変化は、非常に微少な信号と
なっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣ３のはゾ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、そのアドレッシングに先立って、タイミン
グ信号φｄを受けるＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　’
　によって接地電位に充電される。このように、キャパ
シタＣｄは、その容量値がキャパシタＣｓの約半分の容
量値に設定されているので、メモリセルＭＣからの読み
出し信号のぼり半分に等しい基準電圧を形成することに
なる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ＋φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ＆９ｉＤｉ、、Ｄ
Ｌにその入出力ノードが結合されている。相補データ％
’ｉＤＬ、ＤＬに結合されろメモリセルの数は、検出精
度を上げるため等しくされ、ＤＬ、ＤＬのそれぞれに１
個ずつのダミーセルが結合されている。また、各メモリ
セルＭＣは、１本のワード線ＷＬと相補対データ線の一
方との交叉点において結合される。各ワード線ＷＬは双
方のデータ線対と交差しているので、ワード線ＷＬに生
じる雑音成分が静電結合によりデータ線にのっても、そ
の雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ
、差動型のセンスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯＳ
ＦＥＴＱ１．Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたＭＯＳＦ
ＥＴＱ７が比較的早いタイミング信号φｐａｌによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データｗＡＤＬ、ＤＬに与えられた電位差に基づ
き高い方のデータ線電位は遅い速度で、低い方のそれは
速い速度で共にその差が広がりながら下降していく。こ
の時、上記差電位がある程度大きくなったタイミングで
比較的大きいコンダクタンス特性にされたＭＯＳＦＥＴ
ＱＢがタイミング信号φｐａ２によって導通するので、
上記低い方のデータ線電位が急速に低下する。このよう
に２段階に分けてセンスアンプＳＡの動作を行わせるこ
とによって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
のしきい値電圧以下に低下し、たとき正帰還動作が終了
し、高い方の電位の下降は電源電圧Ｖｃｃより低く上記
しきい値電圧より高い電位に留まるとともに、低い方の
電位は最終的に接地電位（Ｏｖ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返し、てい
るうちに論理“Ｏ”として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの
電位にブーストする働きがある。このようなアクティブ
リストア回路ＡＲの具体的回路構成は、この発明に直接
関係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯＳＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されてい４データ線対
についても同様なＭＯＳＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バッファＤＯＢの入力端子とデータ人カ
バソファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｉを
アドレスバッファＲ−ＡＤＢに取込み、ロウデコーダＲ
−ＯＣＲに伝えるとともに、ワード線選択タイミング信
号φＸ及びφｔにより上記アドレスデコーダ出力に従っ
た所定のワード線及びダミーワード線の選択動作を行う
。

また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号φａｃに同期して外部アドレス信
号ＡＹＯ〜ＡＹｉをアドレスバッフ１Ｃ−ＡＤＢに取込
み、カラムデコーダＣ−ＤＣＲに伝えるとともに、デー
タ線選択タイミング信号φｙによりデータ線の選択動作
を行う。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。

第２図には、上記ロウアドレスデコーダＲ−ＤＣＲの一
実施例の回路図が示されている。

ロウアドレスデコーダＲ−ＤＣＲを構成する単位回路は
、次の回路素子によって構成される。ワード線タイミン
グ発生回路（図示せず）によって形成されたワード線選
択タイミング信号φＸは、特に制限されないが、プリデ
コーダ回路ＰＤＣＲ１により外部端子から供給されたア
ドレス信号ＡＯと同相の内部アドレス信号ａＯと位相反
転された逆相のアドレス信号ＴＯとからなる相補アドレ
ス信号ａＱと同様の相補アドレス信号上１からなる２ビ
ツトのアドレス信号に従って、４通りのワード線選択タ
イミング信号φＸＯＯ％　φｘ０１、φｘ１０及びφｘ
ｌｌに変換される。これらのワード線選択タイミング信
号φＸ００、φ×０１、φｘｌＯ及びφｘｌｌは、ワー
ド線選択タイミング信号φＸのハイレベルの立ち上がり
に同期して、いずれか１つがハイレベルにされる。この
ようなプリデコーダ回路ＰＤＣＲ１は、後述する単位回
路と類似のゲート回路によって相補アドレス信号ａＱ、
ａｌをデコードして１つの選択信号を形成し、図示しな
い伝送ゲートＭＯＳ　Ｆ　ＥＴを制御することによって
、１つのワード線選択タイミング信号φＸを択一的に伝
達させる。これにより、上記４通りのワード線選択タイ
ミング信号φｘ００、φｘ０１、φｘｌＯ及びφｘ１１
が形成される。

一方、ワード線タイミング発生回路（図示せず）によっ
て形成されたワード線選択タイミング信号φｔは、特に
制限されないが、上記プリデコーダ回路ＰＤＣＲＩと類
似のプリデコーダ回路ＰＤＣＲ２により外部端子から供
給されたアドレス信号ＡＯと同相の内部アドレス信号ａ
Ｏと位相反転された逆相のアドレス信号τ０とからなる
相補アドレス信号上０と同様の相補アドレス信号上１か
らなる２ビツトのアドレス信号に従って、４通りのワー
ド線選択タイミング信号φｔＯＯ１φｔ０１、φｔｌｏ
及びφｔｌｌに変換される。これらのワード線選択タイ
ミング信号φｔＯＯ１φｔＯ１、φｔｌＯ及びφｔｌｌ
は、ワード線選択タイミング信号φｔのハイレベルの立
ち上がりに同期して、いずれか１つがハイレベルにされ
る。このようなプリデコーダ回路ＰＤＣＲ２は、後述す
る単位回路と類似のゲート回路によって相補アドレス信
号上０．土１をデコードして１つの選択信号を形成し、
図示しない伝送ゲートＭＯＳ　Ｆ　ＥＴを制御すること
によって、１つのワード線選択タイミング信号φｔを択
一的に伝達させる。これにより、上記４通りのワード線
選択タイミング信号φｔ００、φｔ０１、φｔｌＯ及び
φｔｌｌが形成される。すなわち、信号φ１００　、φ
ｔ０１、φｔｉｏ及びφｔｌｌは、上記信号φｘ００、
φｘ０１、φｘｌｏ及びφｘｌｌと一対一に対応し、信
号φｔとφＸとのタイミングのずれた分だけ各々ずれた
信号として形成される。

このように４通りに変換されたワード線選択り１°ミン
グ信号φｘ００、φ×０１、φｘｌｏ及びφｘｌｌは、
伝送ゲートＭＯＳＦＥＴＱ２２、Ｑ２３、Ｑ２４及びＱ
１５を介してメモリアレイＭ−ＡＲＹのワード線ＷＯ１
Ｗ１、Ｗ２及びＷ３に伝えられる。上記伝送ゲートＭＯ
ＳＦＥＴＱ２２、Ｑ２３、Ｑ２４及びＱ１５は、次の単
位回路により形成された選択信号によってスイッチング
制御が行われる。このようにすることによって、単位回
路を構成する論理ゲートのピッチと高密度に配置される
ワード線のピッチを合わせることができるので、メモリ
アレイＭ−ＡＲＹとアドレスデコーダとを高密度でレイ
アウトすることができる。

ロウアドレスデコーダＲ−ＤＣＲを構成する単位回路は
、次の各回路素子により構成される。

残りのアドレス信号τ２〜τｉ−１及びτｉは、並列形
態にされた駆動ＭＯＳＦＥＴＱＩ　１〜Ｑ１２、及びＱ
１３のゲートにそれぞれ供給される。

これらの駆動ＭＯＳＦＥＴＱＩ　１〜Ｑ１２、及びＱ１
３の共通接続されたドレインは単位回路の出力端子とさ
れる。プリチャージ信号φｐを受けるプリチャージＭＯ
ＳＦＥＴＱＩＯは、上記出力端子と電源電圧Ｖｃｃとの
間に設けられる。これによって、ダイナミック型のノア
（ＮＯＲ）ゲート回路が構成される。

上記ノアゲート回路の出力信号は、伝送ゲートＭＯＳＦ
ＥＴＱ１４、Ｑ１５、Ｑ１６及びＱ１７を通して上記伝
送ゲートＭＯＳＦＥＴＱ２２、Ｑ２３、Ｑ２４及びＱ２
５のゲートにそれぞれ伝えられる。これらの伝送ゲート
ＭＯＳＦＥＴＱＩ　４、Ｑ１５、Ｑ１６及びＱ１７のゲ
ートには、特に制限されないが、上記変換されたワード
線選択タイミング信号φｔ００、φｔ０１　、φｔｌｏ
及びφｔｌｌがそれぞれ供給される。特に制限されない
が、信号φ１００　、φｔ０１　、φｔｌｏ及びφｔｌ
ｌは、信号φｘ００、φｘＯ１、φｘｌＯ及びφｘｌｌ
よりも速い信号であることが好ましい。これは、図外の
ワード線選択タイミング信号発生回路（第１図の回路Ｔ
Ｃに含まれる）において、信号φＸよりも信号φｔを早
いタイミングの信号とすることによって、達成できる。

なお、これらの選択タイミング信号は、他の単位回路に
設けられた類似の伝送ゲートＭＯＳＦＥＴＱ３４、Ｑ３
５、Ｑ３６及びＱ３７等のゲートにもそれぞれ共通に供
給される。

上記ワード線選択タイミング信号φｘ００　、φ×０１
、φｘｌｏ及びφｘｌｌを各ワード線ＷＯＳＷｌ、Ｗ２
及びＷ３に伝える伝送ゲートＭＯＳＦＥＴＱ２２、Ｑ２
３、Ｑ２４及びＱ２５の各ゲートと電源電圧Ｖｃｃとの
間には、プリチャージＭＯＳＦＥＴＱ１Ｂ、Ｑ１９、Ｑ
２０及びＱ２１がそれぞれ設けられる。

同図において、代表として例示的に示されているワード
線Ｗ４〜Ｗ７の選択動作のために設けられた他の単位回
路も上記類領のＭＯＳＦＥＴＱ３０〜Ｑ４５により構成
される。ただし、駆動ＭＯＳＦＥＴＱ３１〜Ｑ３２及び
Ｑ３３のゲートに供給されるアドレス信号の組み合わせ
が異なり、例えば駆動ＭＯＳＦＥＴＱ３１のゲートには
、反転のアドレス信号１２に代え非反転のアドレス信号
ａ２が供給される。

この場合、上記伝送ゲートＭＯＳＦＥＴＱＩ　４とＱ３
４、Ｑ１５とＱ３５、Ｑ１６とＱ３６及びＱ１７とＱ３
７等は、それぞれそのゲートが共通接続されることより
、ゲート電極と同じ導電性ポリシリコン層を用いて上記
タイミング信号φｔ００、φｔ０１、φｔｌｏ及びφｔ
ｌｌを伝える配線を構成することが考えられる。しかし
ながら、このようにすると、上記導電性ポリシリコン層
は、比較的そのシート抵抗値が大きくなる。これによっ
て、上記信号φ１００　、φｔＯ１、φｔｌｏ及びφｔ
ｌｌは、その信号伝播遅延時間が比較的大きくされる。

したがって、上記タイミング発生回路において、信号φ
Ｘよりφｔを早いタイミングで発生させても、上記プリ
デコーダ回路ＰＤＣＲ２から遠く離れた位置に配置され
た伝送ゲートＭＯＳＦＥＴの動作タイミングが遅（なっ
てしまう。これによって、例えば信号φｔＯＯとそれに
対応されたφｘ００その実質的な信号変化タイミングが
プリデコーダ回路ＰＤＣＲ１、ＰＤＣＲ２から離れた位
置に配置されたＭＯＳＦＥＴにおいて競合し、誤動作の
生じる虞れがある。

そこで、この実施例では、上記タイミング信号φｔ００
、φｔＯ１、φｔｌｏ及びφｔｌｌを伝える配線し１な
いしＬ４として、言い換えるならば、上記伝送ゲートＭ
ＯＳＦＥＴＱＩ　４とＱ３４、Ｑ１５とＱ３５、Ｑ１６
とＱ３６及びＱ１７とＱ３７等のゲートを共通接続する
配線として、例えばアルミニュウム等の小さなシート抵
抗値を持つ金属材料を含む配線手段により構成するもの
である。

次に、この実施例回路のワード線選択動作を説明する。

チップ非選択状態のプリチャージ期間においてプリチャ
ージ信号φｐはハイレベルにされる。これにより、ノア
ゲート回路のプリチャージＭＯＳＦＥＴＱＩＯ，Ｑ３０
はオン状態にされ、その出力信号をハイレベルにしてい
る。また、伝送ゲートＭＯＳＦＥＴＱ２２〜Ｑ２５及び
Ｑ４２〜Ｑ４５のゲートに設けられたプリチャージＭＯ
ＳＦＥＴＱ１８〜Ｑ２１及びＱ３８〜Ｑ４１も同時にオ
ン状態にされ、そのゲート容量をハイレベルにプリチャ
ージさせる。これにより、これらの伝送ゲ−）ＭＯＳＦ
ＥＴＱ２２〜Ｑ２５及びＱ４２〜Ｑ４５にはチャンネル
が形成され、そのゲートとチャンネル間のＭＯ３容量も
チャージアップされる。

なお、この時にはアドレスバッファ回路が非動作状態に
され、その出力から送出される相補アドレス信号を共に
ロウレベルにして上記駆動ＭＯＳＦＥＴＱＩ　１〜Ｑ１
３等はオフ状態にされている。

チップ選択状態によって、アドレスバッファ回路が動作
して外部から供給されたアドレス信号に従った相補アド
レス信号ａＱ、ａＱ〜ａｔ、ａｌが形成される。この場
合、アドレス信号７０〜τｉがロウレベルでアドレス信
号ａＯ〜ａｌがハイレベルなら、プリデコーダ回路ＰＤ
ＣＲＩ及びＰＤＣＲ２は、各々、ワード線選択タイミン
グ信号φｘ００及びφｔ００の選択信号を形成する。そ
して、アドレス信号ａ２〜ａｉのロウレベルによって、
単位回路の駆動ＭＯＳＦＥＴＱＩ　１〜Ｑｌ　３の全て
がオフ状態にされるので、この出力信号のみがハイレベ
ルにとどまる。他の単位回路は、例えばアドレス信号ａ
２のように少なくともいずれか１つのアドレス信号のハ
イレベルによって駆動ＭＯＳＦＥＴＱ３１がオン状態に
されるので、上記プリチャージ信号をロウレベルに引き
抜く。しかしながら、このタイミングにおいてはいずれ
のワード線選択タイミング信号φｔ００、φｔ０１、φ
ｔ１０及ヒφｔｌｌもロウレベルのままであるので、伝
送ゲートＭＯＳＦＥＴＱ３４〜Ｑ３７等がオフ状態にさ
れる。この結果、非選択の単位回路は、その出力端子と
伝送ゲートＭＯＳＦＥＴＱ３４〜Ｑ３７の一方のソース
又はドレイン電極間の比較的小さな寄生容量からなる負
荷容量を放電させるのみである。

次に、ワード線選択タイミング信号φｔがハイレベルに
され、これに同期して１つのワード線選択タイミング信
号φｔ００がハイレベルに立ち上がる。これにより、Ｍ
ＯＳＦＥＴＱＩ　１〜Ｑｌ　３の出力信号のハイレベル
は、伝送ゲートＭＯＳ　Ｆ　ＥＴＱ１４がオン状態とな
るノア、ＭＯＳＦＥＴＱ２２のゲートに伝達される。こ
の結果、ＭＯＳＦＥＴＱ２２は選択的にオン状態とされ
る。

次に、ワード線選択タイミング信号φＸがハイレベルに
され、これに同期して１つのワード線選択タイミング信
号φｘ００がハイレベルに立ち上がる。これにより、す
でにオン状態にされていた伝送ゲートＭＯＳＦＥＴＱ２
２を通してワード線Ｗ０がハイレベルの選択レベルにさ
れる。この時、上記ＭＯＳＦＥＴＱ２２のチャンネルは
ワード線選択タイミング信号φｘ００のハイレベルにさ
れるので、そのゲート電圧はセルフブートストラップ作
用によって高レベルに持ち上げられる。これによって、
ワード線選択タイミング信号φｘ００は、レベル損失な
（ワード線ＷＯに伝えられる。この時、上記昇圧された
ＭＯＳＦＥＴＱ２２のゲート電圧によって伝送ゲートＭ
ＯＳＦＥＴＱＩ　４は、そのゲートにワード線選択タイ
ミング信号φｔ００が供給されるにもかかわらずオフ状
態にされる。

このような伝送ゲートＭＯＳＦＥＴＱＩ　４のオフ状態
によって、上記昇圧された電圧が単位回路側の寄生容量
との電荷分散により低下させられてしまうことを防ぐこ
とができる。

一方、非選択の単位回路においては、ワード線Ｗ４〜Ｗ
７に結合された伝送ゲートＭＯＳＦＥＴＱ４２〜Ｑ４５
がオン状態にされているので、上記ハイレベルにされた
ワード線選択タイミング信号φｘ００がワード線Ｗ４等
に伝えられようとするが、この時には上記信号φｘ００
より速いタイミングのタイミング信号φｔＯＯのハイレ
ベルによって伝送ゲー１−Ｍ０５ＦＥＴＱ３４がオン状
態にされて伝送ゲートＭＯＳＦＥＴＱ４２のプリチャー
ジレベルをロウレベルに引き抜く。このようにして、ワ
ード線選択タイミング信号φｘ００が結合された他の伝
送ゲートＭＯＳＦＥＴがオフ状態にされるので、上記１
つのワード線ＷＯのみがハイレベルの選択状態にされる
。

このため、非選択の単位回路に設けられる伝送ゲートＭ
ＯＳＦＥＴＱ３４〜Ｑ３７に供給される制御信号として
は、上記ワード線選択タイミング信号φＸより早いタイ
ミングに形成されるプリデコーダ回路ＰＤＣＲ２の出力
信号を利用することが望ましい。これにより、非選択と
すべき伝送ゲートＭＯＳＦＥＴＱ４２等のゲートの引き
抜きとワード線選択タイミング信号φｘ００の競合を避
けることができる。そして、この実施例では、上記信号
φｔ０θ等を伝える配線材料として、シート抵抗値の低
い金属を含む配線によって構成されているので、プリデ
コーダ回路ＰＤＣＲ２から離れた位置に配置された伝送
ゲートＭＯＳＦＥＴを比較的早いタイミングでオン状態
にできるから、上記非選択とすべき伝送ゲートＭＯＳＦ
ＥＴのゲート電極の引き抜きも早（できる。これによっ
て、上記フード線選択タイミング信号φｔ００とφｘ０
０との競合を確実に回避させることができ、非選択とす
べきワード線が不所望なレベルに立ち上がるという誤動
作（多重選択）を確実に防止することができる。

この実施例においては、非選択の単位回路においては、
プリデコーダによって選択された１つのワード線選択タ
イミング信号に結合された伝送ゲートＭＯＳＦＥＴのゲ
ートに蓄積されたプリチャージレベルを放電させるもの
であるので、低梢費電力化を図ることができる。

また、非選択のワード線に着目すると、上記伝送ゲート
ＭＯＳＦＥＴＱ４２のようにオフ状態にされたワード線
を除いた残り３本のワード線は、伝送ゲートＭＯＳＦＥ
ＴＱ４３〜Ｑ４５等がオン状態のままにされるから、非
選択のワード線選択タイミング信号によるロウレベルを
ワード線に伝えることができる。これにより、これらの
ワード線は、選択されたワード線との容量結合によりハ
イレベル側に持ち上げられることを防止することができ
る。特に、第２図の実施例のようなワード線の配置にあ
っては、上記フード線Ｗ４のように１つの非選択単位回
路の中でただ１つフローティング状態にされたワード線
に隣接する他のワード線が回路の接地電位に固定される
ことによるシールド効果によって、その浮き上がりを防
止することができる。これによって、ワード線の浮き上
がりを防止するランチ回路を理論的には不要にできるの
で、回路の簡素化も図ることができる。あるいは、ラッ
チ回路を設けるものとしても簡単な回路により構成でき
る。。

なお、第１図に示したカラムアドレスデコーダＣ−ＤＣ
Ｈにおていも、上記類似のアドレスデコーダ回路により
構成される。

〔効　果〕

（１）プリデコーダ回路により形成された複数の選択タ
イミング信号を伝える伝送ゲートＭＯＳＦＥＴの制御信
号として、ノアゲート回路の出力信号を上記プリデコー
ダの出力又はこれに基づいた制御信号により制御される
伝送ゲートＭＯＳＦＥＴを介して伝える。そして、上記
プリデコーダの出力又はこれに基づいた制御信号を金属
材料を含む配線を用いて伝達することによって、その動
作タイミングを早して対応された２つの伝送ゲートＭＯ
ＳＦＥＴの競合を避けることができる。これによって、
誤動作を防止しつつ、非選択のノアゲート回路において
複数の選択タイミングの中で１つだけ形成された選択タ
イミング信号に結合された伝送ゲートＭＯＳＦＥＴをオ
フ状態にさせるディスチャージ電流を流すのみにできる
から低消費電力化を図ることができるという効果が得ら
れる。

（３）上記（１）により、２つの伝送ゲートＭＯＳ　Ｆ
　ＥＴの競合を避けるための時間マージンを最小にでき
るから、動作の高速化を図ることができるという効果が
得られる。

（３）非選択の単位回路に結合され、選択タイミング信
号が非選択のロウレベルにされた伝送ゲートＭＯＳＦＥ
Ｔをオン状態に保つことにより、非選択のワード線又は
カラムスイッチ選択線をロウレベルに固定できる。これ
によって、非選択のワード線又はカラムスイッチ選択線
が静電結合によって浮き上がることが防止できるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ノア構成
の論理ゲート回路の出力信号を伝える伝送ゲートＭＯＳ
ＦＥＴＱＩ　４ないしＱ１７のゲートを対応する伝送ゲ
ーｔ−ＭＯＳＦＥＴＱ３４ないしＱ３７等のゲートと共
通接続する配線し１ないしＬ４は、アルミニュウム配線
により構成するものの他、導電性ポリシリコン層の表面
に金属（高融金属ＭＯ％　Ｗ％　ＴＬ　Ｔａ又はこれら
のシリサイド）層を重ね合わせた構成とするもの等積々
の実施形態を採ることができる。

また、配線Ｌ１〜Ｌ４は、第１層又は第２層のアルミニ
ュウム層のいずれであってもよい、１つのプリデコーダ
回路を用い、その出力部に遅延回路を設けて信号φｔ０
０ないしφｔｌｌとφｘ００ないしφｘｌｌとに時間差
を持たせるようにしてもよい。

また、ダイナミック型ＲＡＭを構成するメモリセルの読
み出しのための基準電圧は、ダミーセルを用いるものの
他、ハイインピーダンス状態でハイレベルとロウレベル
とされた相補データ線を短絡することによって形成され
た中間レベルとするもの等であってもよい。

また、各種リフレッシュ回路を内蔵させるもの或いは複
数ビットの単位でアクセスさせるもの等機能を付加させ
るものであってもよいことはいうまでもないであろう。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭの他、ダイナミック
型の論理回路によりアドレスデコーダ等の周辺回路が構
成される各種ＲＯＭ等にも同様に適用できるものである
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、アドレスデコーダの一実施例をを示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＭＣ・・メモリセル、Ｄ
Ｃ・・ダミーセル、ＣＷ・・カラムスイッチ、ＳＡ・・
センスアンプ、ＡＲ・・アクティブリストア回路、Ｒ，
Ｃ−ＤＣＲ・・ロウ／カラムデコーダ、ＡＤＢ・・アド
レスバッファ、ＤＯＢ・・データ出カバソファ、ＤＩＢ
・・データ人カバソファ、ＴＣ・・タイミング制御回路
、ＰＤＣＲｌ、ＰＤＣＲ２・・プリデコーダ ／Ｌ１１ ．１

Claims (1)

1. 【特許請求の範囲】 １、選択タイミング信号を受け、所定のアドレス信号に
   従って択一的に出力される複数の選択タイミング信号を
   形成するプリデコーダ回路と、残りのアドレス信号をそ
   のゲートに受ける並列形態にされた複数の駆動ＭＯＳＦ
   ＥＴを含む論理ゲート回路と、この論理ゲート回路の出
   力信号を上記複数のタイミング信号に従ってそれぞれ伝
   達する複数からなる第１の伝送ゲートＭＯＳＦＥＴと、
   上記第１の伝送ゲートＭＯＳＦＥＴを通してそれぞれ供
   給された複数の選択信号によってそれぞれ制御され、そ
   れに対応した複数の選択タイミング信号をそれぞれ複数
   のワード線又はデータ線選択のためのスイッチＭＯＳＦ
   ＥＴのゲートに伝える複数からなる第２の伝送ゲートＭ
   ＯＳＦＥＴと、上記第２の伝送ゲートＭＯＳＦＥＴのゲ
   ートにそれぞれ設けられた複数のプリチャージＭＯＳＦ
   ＥＴとを含むデコーダ回路を具備し、上記第１の伝送ゲ
   ートＭＯＳＦＥＴのゲートに供給される複数のタイミン
   グ信号は、金属材料を含む配線手段によって伝達される
   ものであることを特徴とする半導体記憶装置。 ２、上記選択タイミング信号は、比較的早いタイミング
   信号と、それを遅延して形成された比較的遅いタイミン
   グ信号とからなり、第１の伝送ゲートＭＯＳＦＥＴのゲ
   ートに供給される複数のタイミング信号は、上記比較的
   早いタイミング信号に基づいてい形成され、上記第２の
   伝送ゲートＭＯＳＦＥＴのゲートに供給される複数のタ
   イミング信号は比較的遅いタイミング信号に基づいて形
   成されるものであることを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。 ３、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載の半導体記憶装置。