JPH02177080A - 復号回路とメモリ・チップと行線を駆動する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的にダイナミック・ランダムアクセス・
メモリ、更に具体的に云えば局部的な予備復号器を用い
て、予め選ばれた行線に駆動信号を復号する方法と装置
に関する。

従来の技術と問題点 ダイナミック・ランダムアクセス・メモリ〈ＤＲＡＭ）
の工業的なユーザは、タイミングが一層速く、電力が一
層小さい仕様を要求している。こう云う仕様を満たす為
、設計技師は、−層少ない重力を使うと同時に、［）Ｒ
ＡＭ記憶記憶ハルの読取も古込みももっと速く行なう様
にＤＲＡＭを設置？１シなければならない。この為には
、読取サイクルのプリチャージ部分の間、ＤＲＡＭのワ
ード線をｖｄｄに駆動すると共に、サイクルの有効な回
復部分の間、それをｖｄｄより十にブートづる改良され
た方法を見つけることが必要である。こう云う機能が能
動的なサイクルの長さの実質的な部分である。

チップの周辺区域に普通配置された駆動／ブー１−信号
発生器から伝達される駆動／ブート信号を使って、選ば
れた行線が読取の為に駆動されると共に能動的な回復機
能の為にアートされる。動作するワード線に対する駆動
／ブート発生器からのこの駆動／ブー１−信号の復号通
路に次第に重要性が置かれる様になった。この復号通路
が余りに抵抗叉は容積が大きいと、ワード線の駆動及び
ブート作用が遅くなりすぎる。更に、駆動／ブート信号
の通路の容量が大きすぎると、装置が使う″電力が多く
なりすぎる。

現在の駆動／ブート信号復号装置の欠点を例示する為、
２つの例を説明する。普通の一対の６４Ｋ及び２５６に
のＤ　ＲＡ　Ｍの設８１−では、１つの駆動７／ブー１
−発生器が設けられている。その出力が通過ゲートを用
いて、２つの別々の大域信号線（即ら、アレイ全体に延
びるイ３＠線）に分割される。従って、任意の所定のサ
イクルでは分割線のうちの一方だけが作動状態にあるこ
とが要求される。その時、各々の分割線が、適正なワー
ド線を駆動及びブートする為に、ＤＲＡＭにある全ての
ワード線駆動器又は復号器のうちの半分に接続される。

行復号器がアドレス信号によって選択される。従って、
任意所定のサイクルで、この一方のマスタ駆動／ブート
信号から「見ると」、それに接続されたチップ全体にあ
る全てのワード線駆動器の手分の寄生り主容量と、その
他の２つの復号用通過ゲートの寄生静電容讃とがあるこ
とになる。

この様にして生ずる比較的多量の静電容聞の他に、駆動
／′ブート信号は、復号された各々のワード線に達する
為には、１つの通過ゲート及び１つのワード８駆動器の
抵抗を通ることが要求される。

２５６Ｋ及びＩＭ（７）０ＭＯ３ＤＲＡＭに使われる別
の普通の設計では、４つの別々の入域駆動／ブート信号
線と共に４つの駆動／ブート発生器が設けられる。任意
の所定のサイクルでは、こう云う信号線のうらの１つだ
けが作用する。各々の駆動／ブート信号線が、チップに
ある全てのワード線駆動器の１／４に直接的に接続され
る。この方法で使われる４つの発生器は、１つの大形の
信号発生器よりも、チップにより多くの場所を必要とす
る。更に、４つの駆動７′ブ一ト信号線の各々には、チ
ップ全体のワード線駆動器の奇生静電容量の１／４と云
う重い負荷がかかる。更に各々の駆動／ブート信号は、
各々のワード線に達する為に、１つのワード線駆動器の
抵抗を通らなければならない。

上に述べた従来の駆動／ブート信号を復号する解決策で
は、駆動／ブート信号から見ると望ましくないほど多聞
の奇生静電容量があり、その為サイクル時間が遅くなる
ことは避けられない。サイクル速度が高くなり、電圧の
差が小さくなり、４ＭのＤＲＡＭに要求される様にアレ
イの寸法が一層大きくなるにつれて、この静電容量を叢
小限に抑える重要性が高まる。その為、寄生静電合計特
性が改善される様な駆動／ブート信号復号方式に対する
要望が生じた。

問題　を解　する為の手段及び作用 この発明の一面では、複数個の行線を持つ集積回路アレ
イにある少なくとも１行のメモリ・セルに関連する行線
を駆動する復号回路を提供する。

集積回路のアレイ区域が行線を持っており、集積回路の
周辺区域には駆動信号発生器が形成されＣいる。複数個
の予備復号器がアレイ区域に形成されていて、駆動信号
を受取る為、駆動信号線によって駆動信号発生器に結合
される。アレイ区域には、各々の予備復号器に対して予
定の倍数の復号器も形成されている。少なくともアドレ
スされた１つの予備復号器の複数個の出力のうちの１つ
が、夫々倍数の復号器の各々に、予備復号された駆動信
号を伝達する様に作用し得る。アドレスされた１つの復
号器が、それに結合された複数個のワード線のうちの少
なくとも１つに復号駆動信号を伝達する様に作用し得る
。

好ましい実施例では、チップの周辺区域にはアドレス信
号発生器も形成されている。アドレス信号がアドレス信
号発生器から各々の予備復号器及び各々の復号器に伝達
される。アドレスされた予備復号器だけが駆動信号を夫
々倍数の復号器に通過させ、アドレスされた復号器だけ
が予（＃復号器駆動信号を１つ又は更に多くのワード線
に通過させる。特に好ましい実施例では、アドレス信号
発生器が、アドレス信号発生器が受取ったアドレスに従
って、夫々の行因子信号線に複数個の行因子信号を出力
する。第１組の行因子信号が、複数個の予備復号器出力
線のどれが駆動／ブート信号を伝えるかを決定する。第
２組の行因子信号が、駆動／ブート信号を予備復号器出
力線に転送する為に、どの予備復号器が作動されるかを
選択する。

更に別の１組の行因子信号が少なくとも１つの復号器を
選択して、予備復号器出力線の駆動／ブー１〜信号を受
取ると共に、この駆動／ブート信号を選ばれたワード線
に伝達する。

この発明の別の一面では、予め選ばれた行線に対して主
駆動信号を復号するのに使われる装置が、同じ行線に対
するブート信号をも復号する。

この発明の主な利点は、主駆動／シー１〜信号から「見
た」行線復号器の数が減少することである。

この発明の設計による４ＭのＤＲＡＭでは、主駆動／ブ
ート信号から見るのは、チップ全体のワード線駆動器の
うちの４／１２８だけの′Ｓ／４−静電容量と、余分の
１２８１の予備復号用の通過ゲートの静電容量である。

然し、余分の１２８個の予備復号用通過ゲートの各々は
、従来の２５６Ｋ及び１Ｍの０ＭＯ８方法を使った場合
の立上り時間と大体同じワード線の立上り時間にする為
に、各々のワード線駆！ｌ１Ｊｌ器より大体４倍大きい
。従って、この発明では、駆動／ブート線上の奇生静電
容量は、所定のサイクルで、チップ全体のワード線駆動
器の奇生静電容量の人体約１／１０に相当する。

この為、ワード線を一層速く駆動することができると同
時に、その為に使う電力を一層少なくすることができる
。

この発明のその他の面並びに利点は、以下図面について
詳しく説明する所から理解されよう。

実　　施　　例 最初に第１図について説明すると、ダイナミック・ラン
ダムアクセス・メ℃す（ＤＲＡＭ）チップの配置が全体
的に１０で示されている。図示の特定の配置は、４メガ
ビツトのＤ　ＲＡ　Ｍに対するものである。チップ１０
が全体を１２で示したセル・アレイ区域と、このセル・
アレイ区［１２に隣接する一対の末端周辺区域１４．１
６とを含む。

図示の実施例では行因子信号発生ｉ？＋１８（ＲＦ）及
ヒ駆ｖＪ／フート信＠３発生器２０　（ＲＬＸＨ）が周
辺区域１４に形成されている。信号発生＋８１８゜２０
の寸法及び配置は模式的に示しであるにすぎない。駆動
／ブート信号発生器２０の出力が駆動／ブート信号発生
器線２２に接続され、これがアレイ区域１２の中央を通
る。行因子信号発生７！Ａ１８は複数個の行因子信号線
２４（模式的に示す。

実際の一例では、こう云う線２４が２０本ある）を持ら
、これもアレイ区域１２の中央を通って、駆動／ブート
信号線２２と略平行になる様にしである。

アレイ区域１２が、行及び列に分けて配置された複数個
のＤＲＡＭメモリ・セル・アレイ２６を持っている。図
示の実施例では、３２個のアレイ２６が１６行及び２列
に配置されており、各々のアレイが１２８にのメモリ・
セルを持っている。

最初の５行及び最後の４行だけが示されており、中間の
残りの７行は同じ構造であって、破線の延長線によって
示されている。アレイ２６は、垂直又は列方向には夫々
複数個のセンスアンプ２８によって隔てられ、行方向又
は水平方向には、全体を３０で示した垂直スペースによ
って隔てられている。

複数個の行復号器部分３２が垂直スペース３０の一部分
を占める。アレイ２６、センスアンプ２８及び行復号器
部分３２の配置により、複数個の「穴」３４が残り、こ
れは後′Ｃ説明する予備復号器及び行冗長復号器を配置
する為に使われる。駆動／ブート信号ａ２２及び行因子
信号線２４は、垂直スペース３０内をチップの長さに沿
って通すことが好ましい。

第２図には第１図に示す配置の一部分が詳しく示されて
いる。セル・アレイ２６、センスアンプ２８、復号器部
分３２、及びこれから説明する予備復号器及び行冗長復
号器を配置する為に専用になる区域が破線で示されてい
る。行復号器部分３２は背中合せの対として配置して、
右側の列の一方の１２ル・アレイ２６ａから左側の列の
向い合ったセル・アレイ２６ｂまで垂直スペース３０を
横切って伸びることが好ましい。図示の実施例では、各
々の行復号器部分３２に３２個の行復号器があり、その
１つの行復号器を３６に示しであるが、破線の囲みによ
って取囲まれている。各々の行復号器３６は駆動／ブー
ト信号線を８本のワード線のうちの２本に復号する様に
作用し得る。４本のワード線はセル・アレイ２６ａに配
置され、残りの４木の行線はセル・アレイ２６ｂに配置
されている。これらのワード線のうちの２本を３８ａ。

３８ｂに示す。

予備復号器４０は夫々の復号器部分３２に隣接する様に
配置することが好ましい。予備復号器４０は、「穴」３
４によってできた少なくとも若干の場所を使う様に配置
する。更に各々の復号器部分３２は行冗良復号器４２を
備えており、これは夫々の予備役号器４０に隣接した区
域に配置づることが好ましい。

駆動／ブート信号（ＲＬ、　Ｘ　Ｈ）発生器線２２は、
抵抗値を最小にする為に、２番目の金属にある比較的幅
の広い導体ストラップで構成され、垂直スペース３０の
中央を伸びることが好ましい。線２２は、線２２の上に
ある接続ドツトで模式的に示す様に、チップの長さに沿
って各々の行冗良復号器４２及び各々の予備復号器４０
に接続される。

行因子（ＲＦ）信号線２４は大体ＲＬ、　Ｘ　Ｈ信号線
２２と平行に通される。２０本の行因子信号線２４の各
々が各々の行冗長復号器４２に接続されるが、選ばれた
行因子信号線２４だけが任意の１つの予（！復号器４０
及び復号器３６に接続される。

行因子信号線２４は、後で第３図及び第４図について更
に具体的に説明する復号方式に従って、特定の予備復号
器４０又は特定の復号器３６に接続される。

複数個の予備復号器１ｉ１４４が予備復号器４０の中か
ら出て、全体的に行因子信号線２４と平行に配匠される
。予備復号器線４４は、行因子信号線２４ど平行な場合
は２番目の金属に形成することが好ましく、それに対し
て垂直に伸びる時（この模式図には示してない）には１
番目の金属に形成する。各々の予備復号器線４４が、夫
々の復号器部分３２で各々の復号器３６と交叉して接続
される。図示の実施例では、４本の予備復号器出力線４
４があり、それが通す信号をＲＤＤＯ，ＲＤＤｌ、ＲＤ
Ｄ２．ＲＤＤ３　（第３図参照）と呼ぶ。

図示の実施例では、各々の行冗長復号器４２は、駆動／
ブート信号を４本の冗長行線４６のうちの選ばれた２つ
に復号する様に作用し得る。４本の冗長行線４６は、必
要に応じて、２対までの正規の行線３８の代わりとなる
為に設けられている。

ここで述べた行冗長方式が、係属中の米国特許出願通し
番号第２６５．１０５号に更に具体的に記載されている
。

第３図には、１つの予備復号器４０の詳しい回路図が示
されている。複数個の選ばれた行因子信号線２４が予備
復号器回路４０に対する入力として接続されており、そ
れが何になるかは予定の復号方式によって変わる。行因
子信号線ＲＦ　Ｏ乃至ＲＦ３が、４つのナンド・ゲート
５０乃至５６の夫々の入力に接続される。行因子信号線
ＲＦＯ乃至ＲＦ３がチップ上の各々の予備役号器回路４
０に接続される。他方、他の３つの行因子信号入力線Ｒ
ＦＩ、ＲＦＪ、ＲＦＫが何になるかは、それが接続され
た特定の予備復号器回路４０に応じて変わる。下記の表
は、特定の予備復号器４０の順番に従って、ＲＦＩ　Ｒ
ＦＪ及びＲＦ　Ｋが何であるかを示す。

表１ 予備復号器の番号　　ＲＦＩ　　　ＲＦＪ　　　ＲＦＫ
Ｏ，８，１６，２４ＲＦＩ２　　　　ＲＦＩ３　　　　
ＲＦＩ６１．９，１７，２５　　　　　ＲＦＩ４　　　
　ＲＦＩ５　　　　ＲＦ１６２．１０．１８．２６　　
　　ＲＦＩ２　　　　ＲＦＩ３　　　　ＲＦＩ７３．１
１，１９，２７　　　　ＲＦＩ４　　　　ＲＦＩ５　　
　　ＲＦＩ７４．１２，２０，２８　　　　ＲＦＩ２　
　　　ＲＦＩ３　　　　ＲＦ１８５．１３．２１，２９
　　　　ＲＦＩ４　　　　ＲＦＩ５　　　　ＲＦ１８６
．１４，２２．３０　　　　ＲＦＩ２　　　　ＲＦＩ３
　　　　ＲＦ１９７．１５．２３．３１　　　　ＲＦＩ
４　　　　ＲＦＩ３　　　　ＲＦ１９この為７本の行因
子信号線が各々の予備復号器４０の入力に接続され、残
りの１３個は接続されない。

予備復号器信号出力ブリチャージ信号ＲＤＰＣがＰチャ
ンネル形トランジスタ６０のゲート５８に接続される。

トランジスタ６０の電流通路が電ｆｆ：ＷＱ　（Ｖ　ｄ
ｄ）を選択的に節６２に接続する。別のＰチャンネル形
トランジスタ６４の電流通路もｖｄｄを節６２に接続す
る様に作用し得る。

Ｎチャンネル形トランジスタ６６のドレインが節６２に
接続され、そのソースが別のＮチャンネル形トランジス
タ６８のドレインに接続される。

Ｎチャンネル形トランジスタ６８のソースがｌ１ｉ５７
０に接続され、この節が２つのＮチャンネル形トランジ
スタ７２．７４のドレインに接続される。

Ｎチャンネル形トランジスタ７２．７４のソースがアー
ス又はｖｓｓに接続される。行因子信号線ＲＦＫがトラ
ンジスタ６８のゲートに接続される。

１−ランジスタフ２のゲートが信号線ＲＦ［に接続され
、トランジスタ７４のゲートが信号線ＲＦＪに接続され
る。トランジスタ６６のゲートが行冗長付能信号線ＲＲ
ＥＮに接続される。

節６２がインバータ７６に対する入力として作用する。

インバータ７６の出力がｆｌ＋１７８に接続され、この
部がＰチャンネル形トランジスタ６４のゲートに接続さ
れる。節７８はナンド・ゲート５０乃至５６の２番目の
入力にも接続される。

ナンド・ゲート５０乃至５６の出力が夫々節８０．８２
．８４．８６に接続される。各々の節８０乃至８６が夫
々のインバータ８８乃至９４の入力に接続される。各々
のインバータ８８乃至９４の出力が夫々の大形通過ゲー
ト・トランジスタ９６乃至１０２のソースに接続される
。各々の通過ゲート・トランジスタ９６乃至１０２のゲ
ートがｖｄｄに接続される。

各々の通過ゲート・トランジスタ９６．９８゜ｉｏｏ、
１０２ｆ７）／−スが夫々Ｎ′ｆ−１７ンネル形トラン
ジスタ１０４，１０６，１０８．１１０のゲートに接続
される。トランジスタ１０４乃至１１０の各々のソース
が駆動／ブート信号線２２（Ｒ１−Ｘ　＋−１＞に接続
される。１−ランラスタ１０４乃至１１０のドレインが
夫々節１１２，１１４，１１６．１１８に接続される。

各々の節１１２乃至１１８が夫々アース・トランジスタ
１２０，１２２゜１２４．１２６のソースに接続される
。アース・トランジスタ１２０乃至１２６のドレインが
アース又はｖｓｓに接続される。各々のトランジスタ１
２０乃至１２６のゲートが夫々線１２８乃至１３４を介
して夫々の節８０乃至８６に接続される。

各々の節１１２乃至１１８が夫々の予備復号器出力線Ｒ
ＤＤＯ乃至ＲＤＤ３に接続される。

第４図には、１つの復号器回路３６の詳しい回路図が示
されている。復号器回路３６は第３図の中心にある付能
トランジスタ１４２，１４４，１４６の夫々のゲートに
現われる３つの行因子信号が高状態であることによって
付能される。トランジスタ１４２のゲートに接続される
ＲＦｌｌ２４がＲＦ　４乃至ＲＦ７のうちの１つから選
ばれる。同様に、トランジスタ１４４のゲートに接続さ
れるＲＦ信号線がＲＦ８乃至ＲＦｌｌから選ばれ、トラ
ンジスタ１４６のゲートに接続される行因子信号線２４
がＲＦｌ　２乃至ＲＦＩ　５から選ばれる。

このどの線を特定の復号器回路３６に接続するかの選択
は、復号器部分３２（第２図）にある特定の復号器回路
３６が何であるかによって変わる。

こうすることにより、任意の復号器部分３２にある３２
個のうちの復号器のうちから１つを選ぶことができる。

行復号器プリチャージ信号線ＲＤＰＣがＰチャンネル形
トランジスタ１４８のゲートに接続される。トランジス
タ１４８の電流通路が電圧源Ｖ０．。

を節１５０に接続する。節１５０が左側及び右側インバ
ータ１５２．１５４の入力に接続される。

インバータ１５４の出力が節１５６に接続され、この節
がＰチャンネル形１−ランジスタ１５８のゲートに接続
される。トランジスタ１５８の電流通路が電圧源ｖｄｄ
をＷｉ１５０に接続する。Ｉ小１５０は線１６０．１６
２を介して節１６４に接続され、更に線１６０．１６６
を介して節１６８に接続される。節１５０は選択トラン
ジスタ１４．２，１４４．１４６の電流通路を介して、
Ｖ　、即らブーＳ スに選択的に接続される。

右側インバータの出力節１５６が４つの通過トランジス
タ１７０，１７２，１７４．１７６の合名のソースに接
続される。トランジスタ１７０乃至１７６のドレインが
夫々線１７８，１８０゜１８２．１８４に接続される。

線１７８乃至１８４が夫々のセルフ・ブーｉ−の復号ト
ランジスタ１８６．１８８，１９０，１９２のゲートに
夫々接続される。

節１６４が４つの行線アース・（−ランジスタ１９４．
１９６，１９８，２００の各々のゲートに接続される。

アース・トランジスタ１９４乃至２００は夫々のワード
線の節２０２，２０４，２０６．２０８をアースに接続
する様に作用し得る。

各々の行線の節２０２乃至２０８が夫々右側アレイの行
線ＲＯＷＬＯＲ，ＲＯＷＬＩＲ，ＲＯＷＬ２Ｒ，ＲＯＷ
Ｌ３Ｒに夫々接続される。

左側アレイに対する復号回路は右側アレイと同様である
。左側インバータ１５２の出力節２１０が複数個の通過
ゲート・トランジスタ２１２，２１４．２１６，２１８
の各々のソースに接続される。各々の通過ゲート・トラ
ンジスタ２１２乃至２１８のドレインが夫々セルフ・ブ
ート復号トランジスタ２２０，２２２，２２４，２２６
のゲートに接続される。各々の復号トランジスタ２２０
乃至２２６の電流通路が夫々の予備復号器出力線ＲＤＤ
Ｏ乃至ＲＤＤ３を夫々左側アレイの行線の節２２８，２
３０，２３２．２３４に接続する。

左側アレイの行線ＲＯＷＬＯＬ、ＲＯＷＬ１　Ｌ。

ＲＯＷＬ　２　Ｌ、ＲＯＷＬ３１−が夫々左側アレイの
行線の節２２８乃至２３４に接続される。

左側及び右側行線の選ばれたものに対する駆動／ブート
信号の復号は次の通りぐある。もう−魔笛１図について
説明すると、周辺区域１４にある行因子信号発生器１８
により、複数個の行因子信号が発生される。これが選ば
れた行因子信号線２４を通って、チップ１０上の各々の
復号器及び予備復号器に達する。行因子信号の高状態が
線ＲＦＯ乃至ＲＦ３のうちの１つ、線ＲＦＪ乃至１（Ｆ
７のうらの１つ、線ＲＦ８乃至ＲＦ１１のうちの１つ、
線ＲＦＩ２乃至ＲＦＩ　５のうらの１つ、及び線ＲＦ１
６乃至ＲＦ　１９のうちの１つに発生される。次に第３
図を参照すると、前に示した表に示される様に、選ばれ
た成る予備復号器回路４０のＲＦＩ又はＲＦＪがオンで
あって、その為トランジスタ７２のゲート又はトランジ
スタ７４のグー１−がターンオンになる。

ここで−時的に第１図に戻ると、図示のＤＲＡＭのアー
キテクチュア−は４象限に分割されており、復号方式は
、ぞの象限にある８個の予備復号器の中から、各々の象
限に対して１つの予備復号器が選ばれる様になっている
。この発明のｌ）　ＲＡＭは両半分、１／８ずつ、又は
予備復号器の総数の整数商を含むその他の任意の部分に
分１’ｉ’ｌすることもできる。

第３図について云えば、これは、選ばれた予備復号器に
対し、ＲＦＫ、及びＲＦｉ及びＲＦＪのうちの一方が高
状態にあり、その象限にある８個の予備復号器のうちの
残りの７個はこの何面の組合せを持たないことを意味す
る。予備役同各全体が不作動にされない様に、信号ＲＲ
ＥＮも高ぐなければならない。最後に、節６２を低に引
張ることができる様にプリチャージ信号ＲＤＰｃが高に
なってＰチャンネル形ｊ−ランジスタ５８をＡノに切換
えなければならない。選ばれた予備役吊器４０の各々で
は、節６２の低状態が節７８の高状態に反転され、それ
がナンド・ゲート５０乃至５６の各々を何面する。行因
子信号ＲＦ　Ｏ乃至ＲＦ　３のうちの１つだけが高であ
り、残りは低である。

従って、選ばれた１つのナンド・ゲート出力ＷＪ８０乃
学８６、例えば節８２が低ｒある。節８２の低状態がイ
ンバータ９０によって、トランジスタ９８のドレインに
於ける高状態に反転される。１〜ランジスタ９８はこの
高状態からｖｔ降下を差引いたものを夫々の復号トラン
ジスタ１０６のゲートに転送する様に作用し得る。

ここで第１図に戻って筒中に説明すると、駆動信号ＲＬ
ＸＨが周辺区１ｉｉ！１４からセル・アレイ区域１２へ
駆動／ブート信号８２２に沿って送られる。第３図に戻
って云うと、（今の例では）ターンオンになっている復
号トランジスタ１０６が、節ＲＬ　Ｘ　Ｈ及び節１１４
の両方が上昇する時、そのゲートをｖｄｄ＋ｖｔより高
くセルフ・ブートし、こうして−杯のｖｄｄが節１１４
に現われることができる様にし、これがＲＤＤＩ予備復
号鼎出力線に出力される。

次に第４図を参照して説明すると、ＲＤＤｌが左側の復
号トランジスタ２２２及び右側の復号トランジスタ１８
８の両方のドレインに現われる。

ＲＦ信号発生器１８（第１図）からチップの長さにＤつ
で送られてきたＲ　Ｆ　（、ｉ号が、チップ上の科名の
復号部分３２にある３２個の復号器３６のうらの１つを
選択している。各象限にある８　ｆｌ＃ｊの予備復号器
４０のうちから１つを選択し、１個の復号器４０当たり
４本のＲＤＤ線のうちの１木のＲＤＤ線を選択し、１個
の予備復号器４０当たりの３２個の復号器３６（第２図
）のうちの１つの復号器３６を選択すると云う組合せに
より、１象限当たり２本の行線だけが動作状態になる。

更に、１象限当たり３２個の復号器３６の６４個の復号
トランジスタだけの寄生静電容Ｍが、ＲＬ　Ｘ　Ｈ駆動
／ブート信号から見ると、あることになる。これは３２
個の復号器３６の残りの１９２個の復号トランジスタの
寄生静電容量は、選ばれた予備復号器４０の選択されな
かった部分、言い換えれば、動作状態でない３木のＲＤ
Ｄ線によってマスクされるからである。その象限にある
他の復号トランジスタの全部の寄生静電容量が、その象
限にある選択されなかった予備ｖ３１号器４０により、
ＲＬＸト１駆動／ブート信号からマスクされる。

選ばれた復号器３６（第４図）にある復号器選択π１５
０の低状態が、インバータ１５２．１５４によって反転
され、従って節１５６，２１０に高状態となって現われ
る。節１５６．２１０の高状態がトランジスタ１７０，
１７２，１７４，１７６．２ｉ２，２１４，２１６，２
１８を通過して、右側の復号トランジスタ１８６乃至１
９２及び左側の復号トランジスタ２２０乃至２２６を作
ｉｌｌする。然し、この結果、トランジスタ１８６乃至
１９２．１２２０乃至２２６（７）’／”−トがｖｄｄ
−Ｖｔにチャージされる時、トランジスタ１７０乃至１
７６及び２１２乃至２１８の両端に■、降下が生じる。

インバータの出力節１５６の高状態がプリチャージ・ト
ランジスタ１５８をターンオフする。プリチャージ・ト
ランジスタ１４８がＲＤＰＣの高状態によってターンオ
フになる。

選択されなかった復号器３６の場合、節１５０の状態が
高である。この高状態が線１６０，１６２．１６６を介
して、右側及び左側の行線放電トランジスタ１９４，１
９６，１９８，２００，２４０．２４２，２４４．２４
６の各々のゲートに伝達される。従って、右側の行線の
節２０２乃至２０８及び左側の行線の節２２８乃至２３
４は放電したままである。

然し、節１５０が高であると仮定すると、トランジスタ
１８６乃至１９２及び２２０乃至２２６の各々の電流通
路が作動されて、任意の予備役号器出力線ＲＤＤＯ乃至
ＲＤＤ３に現われる高状態を適当な１組の右側及び左側
の行線に伝達する。

ＲＤＤｌが高で、ＲＤＤＯ，ＲＤＤ２及びＲＤＤ３が低
であると云う例で説明を統けると、高のＲＤＤＩ信号が
トランジスタ１８８，２２２の電流通路を介して夫々左
側及び右側の行線の節２３０゜２０４に伝達され、これ
らの節がトランジスタ１８８．２２２のブーｔ４少なく
ともｖｄｄ＋ｖｔにセルフ・ブートし、トランジスタ１
８８，２２２の両端の■□降下を禁する。その為伝送１
１ＲＯＷＬ１Ｒ及びＲＯＷＬＩＬが駆動信号ＲＬＸＨに
よって駆動ぎれる。ＤＲＡＭサイクルの能動回復部分の
間、予備復号器回路４０（第３図）及び復号器回路３６
（第４図）の復号によって設定されたこの同じ電流通路
が、駆ｆ７］／ブーｌ〜発生器からこの後ＲＯＷＬＩＲ
及びＲＯＷ　ｌ−Ｉ　Ｌに伝達されるブート信号に対し
て使われる。

要約すれば、駆動／ブートイを号が見る寄生静電容量が
、全ての復号器回路ではな（、少数の復号器回路の寄生
静電容量になる様にする２層復号方式を説明した。予備
復号器回路はチップ上に局部的に配置されているから、
過大な消費電力を伴わずに、入城駆動／ブート信号線を
使うことができる。

好ましい実施例とその利点を以上詳しく説明したが、こ
の発明がそれに制限されず、特ＦＦ　＆！求の範囲の記
載のみによって限定されることを承知されたい。

この発明は以上の説明に関連して、更に下記の実施態様
を有する。

（１）　　複数個の行線を持つ集積回路メモリ・アレイ
にある少なくとも１行のメモリ・セルに関連する行線を
駆動する復号回路に於いて、前記行線を含む集積回路の
アレイ区域と、該アレイ区域の外部に形成されていて駆
動信号を発生する発生器と、前記アレイ区域内に形成さ
れていて、何れも前記駆動信号を受取る様に前記発生器
に結合されているｉ１２１００予備復号器と、各々の予
備復号器に対して前記アレイ区域内に形成されていて、
分配複数個の予備復号器のうちの少なくともアドレスさ
れた１つの複数個の出力のうちの１つが、夫々複数個の
復号器の各々に対して予備復号駆動信号を伝達する様に
作用し得る複数個の復号器と、該複数個の復号器のうち
の各々の復号器に結合された夫々複数個の行線とを有し
、該復号器のうちの少なくともアドレスされた１つは少
なくとも１つの前記行線に復号駆動信号を伝達する様に
作用し得る復号回路。

（２）　　（１）項に記載した復号回路に於いて、前記
アレイ区域とは別個に形成された集積回路の周辺区域を
有し、前記発生器は該周辺区域内に形成されており、前
記発生器を各々の予備駆動器に結合する駆動信号線と、
前記周辺区域内に形成されていて、各々の予備復号器に
結合されて、それに対してアドレス信号を伝達するアド
レス信号発生器とを有し、各々の予備復号器は複数個の
予備復号器出力線を有し、各々の予備復号器は、前記ア
ドレス信号の夫々予定の組合せに応答して、受取った駆
動信号を前記予備復号器出力線のうちの１つに復号する
様に作用し得ると共に、前記復号器は前記アドレス信号
発生器に結合されて、それからアドレス信号を受取り、
各々の復号器は、前記アドレス信号の予定の組合せを受
取ったことに応答して、予備復号器出力線に受取った駆
動信号を複数個のワード線のうちの少なくとも予め選ば
れた１つに復号する様に作用し得る復号回路。

（３）　　（２）項に記載した復号回路に於いて、前記
アドレス信号発生器が受取った外部アドレスに基づいて
、複数個の行因子信号を発生する様に作用し得る復号回
路。

（４）　　（３）項に記載した復号回路に於いて、第１
組の行因子信号が前記予備復号器出力のうちの１つを選
択して、それを介して予備復号駆動信号を伝達する様に
作用し得ると共に、第２組の行因子信号がアドレスされ
た予備復号器によって、前記駆動信号を前記予備復号器
出力のうちの１つに予備復号することができる様に作用
し得る復号回路。

（５）　　（４）項に記載した復号回路に於いて、前記
第２組の行因子信号が夫々の行因子信号線を介して前記
予備復号器に伝達され、前記第２組は複数個の部分集合
で構成され、各々の予備復号器が各各の部分信号からの
行因子信号に対応する行因子信号線に結合されている復
号回路。

（６）　　（３）項に記載した復号回路に於いて、各々
の復号器が夫々の行因子信号を伝える複数個の行因子信
号線の選ばれた線に結合され、前記予備復号器出力の各
々に対応する整数のワード線が前記復号器に結合され、
該復号器は選ばれた行因子信号線からの予定の信号を受
取ったことに応答して、１つの予備復号器出力からの駆
動信号を対応する１つのワード線に復号する様に作用し
得る復号回路。

（７）　　（５）項に記載した復号回路に於いて、各々
の復号器は夫々の予備復号器の出力からの予備復号信号
を、それに結合された夫々２本の行線に復号する様に作
用し得る復号回路。

（８）　　チップのアレイ区域内で半導体層の面に複数
個の平行な行及び列に分けて形成されたメモリ・セルの
複数個（ｍ個）のアレイと、各々のアレイが行方向の次
に隣合うアレイから少なくとも１つの当該復号器部分だ
け隔たる様な複数個（ｍ個）の復号器部分と、前記アレ
イ区域内に形成されていて、各々の行予備復号器が夫々
の復号器部分の近くに形成されている様な複数個（ｍ個
）の予備復号器と、各々のアレイに対し、該アレイに隣
接して夫々の復号器部分の中に形成されていて、各各の
アレイの中に形成された複数個（ｐ個）の行線が当該行
復号器に結合されていて、各々（ｐ／ｎ）個の行線のう
ちのアドレスされた１つを駆動する様に作用し得る複数
個（ｎ個）の行復号器と、前記アレイ区域内で各々の予
備復号器に結合された駆動／ブート信号線と、前記アレ
イ区域の外部に形成されていて、前記駆動ブー１〜信号
線に駆動及びブート信号を発生する様に作用し得る駆動
／ブート発生器と、前記面に形成されると共に、前記復
号器及び予備復号器に結合されていて、それに対して行
因子信号を伝達する行因子信号発生器とを有し、該行因
子信号は、整数個の商の１）ｎ記予備復号器及び各々の
復号器部分にある少なくとも１つの復号器を作動して、
前記面の整数倍に等しい数の行線に対して駆動及びブー
ト信号を復号する様に作用し得るメモリ・チップ。

（９）　　（８）項に記載したメモリ・チップに於いて
、全体的に別方向に平行に形成されていて、前記行囚子
信号発生器に結合された複数個の行因子信号線を有し、
各々の復号器及び予備復号器は選ばれた行因子信号線に
結合されており、更に、各々の予備復号器に対し、その
出力に結合されると共に対応する復号器部分にある各々
の復号器に結合された複数個の予備復号器線を有し、予
め選ばれた第１組の行因子信号は対応する予備復号器を
作動して、前記予備復号器線の１つの駆動信号を前記対
応する部分にある復号器に伝達する様に作用し得ると共
に、予め選ばれた第２組の行因子信号（よ各々の復号器
部分にある１つの復号器を何面して、該何面された１つ
の復号器に結合された予備復号器線から受取った駆動信
号を前記何面された１つに結合された複数個の行線に伝
達する様に作用することができ、最後に記載した行線の
１つが各々の列に配置されているメモリ・チップ。

（１０）　　（８）項に記載したメモリ・チップに於い
て、前記アレイの列が左側の列及び右側の列で構成され
、垂直スペースが左側の列を右側の列から分離しており
、前記左側の列にある各々のアレイは前記右側の７１に
ある対応するアレイを有し、前記アレイは前記列方向の
幅を持ち、各行のアレイに対し、前記垂直スペースに２
つの復号器部分が配置されていて、互いに隣接して左側
のアレイから右側のアレイへ伸び、前記駆動／ブート信
号線が前記アレイの間の垂直スペースに通されて、各々
の予備復号器に接続されるメモリ・チップ。

（１１）　　（１０１項に記載したメモリ・チップに於
いて、前記行因子信号発生鼎に結合された複数個のｂ因
子信号線を有し、該行因子信号線は全体的に前記垂直ス
ペース内で平行に通され〔いて、各々の復号器及び各々
の予備復号器が選ばれた行因子信号線に接続されること
によって、それに現われる行因子信号が各々の復号器部
分にある前記１つの復号器及び前記商の予備復号器を作
動して、駆動及びブート信号を選ばれた行線に復号する
ことができる様にしたメモリ・チップ。

（１２）複数個の行線を持つ集積回路メモリ・アレイに
ある少なくとも１行のメモリ・セルに関連する行線を駆
動する方法に於いて、前記セルを含むアレイ区域内に形
成された複数個の予備復号器の各々に対して駆動信号を
伝達し、少なくとも１つの予備復号器を作動して、複数
個の予備復号器出力線のうらの予め選ばれた１つに駆動
信号を復号し、前記予め選ばれた１つの予備役号器出力
線上の駆動信号を、前記アレイ区域内に形成された複数
個の復号器の各々に伝達し、少なくとも１つの復号器を
作動して、前記予め選ばれた１つの予備役＞−！ｉ器出
出力線らの駆動信号を、前記１つの復号器に結合された
複数個の行線のうちの少なくとも予め選ばれた１つに復
号し、該駆動信号を使って前記予め選ばれた１つの行線
を駆動する工程を含む方法。

（１３）　　（１２）項に記載した方法に於いて、アレ
イ区域の外部に形成された駆動信号発生器を使って、駆
動信号を発生する工程を含む方法。

（１４）　　（１２）項に記載した方法に於いて、予定
のアドレス信号により、１つの予備復号器及び１つの復
号器を作動する工程を含む方法。

（１５）　　（１４）項に記載した方法に於いて、複数
個の予定のアドレスのうちの何れかを受取ったことに基
づいて、複数個の行因子信号を発生し、予め選ばれた行
因子信号を使って、１つのＹ−備復号器を作動し、予め
選ばれた行因子信号を使って、１つの復号４を作動する
工程を含む方法。

（１６）　　（１５）項に記載した方法に於いて、第１
組の行因子信号からの行因子信号を使って、予め選ばれ
た１つの予備復号器出力線を選択し、第２組の行因子信
号から選ばれた行因子信号を使って、１つの復号器を作
動する■稈を含む方法。

（１７）　　（７２）項に記載した５洗に於いて、集積
回路メモリ・アレイを、何れも予備復号器、復号器及び
行線を持つ同様な複数個の部分区域に分割し、名々の部
分区域にある１つの予備復号器を作動し、セル・アレイ
区域にある複数個の復号器部分の科名にある１つの復号
器を作動し、各々の部分が夫夫の予備復号器に対応して
いる］二稈を含む７５　Ｆｋ。

（ｉ８）　　（１２３項に記載した方法に於いて、駆動
信号発生器によって発生されたブート信号を使って、予
め選ばれた１つの行線をブートし、予め選ばれた１つの
予備復号器及び１つの復号器を用いて、行線に対して復
号する工程を含む方法。

（１９）複数個の行線を持つ集積回路メモリ・アレイ（
１０）にある少なくとも１行のメモリ・セルに関連する
行線（３８ａ、３８ｂ）が、最初にチップ（１０）の周
辺区域（１４）に形成された駆動信号発生器（２０）を
使って、この駆動信号を発生ずることにより、駆ａ／ブ
ート発生鼎信号（ＲＬＸ）−１）によって駆動される。

駆動信号（ＲＬＸＨ）が、メモリ・セルアレ、イ区１４
（１２）内に形成された複数個の予備復号器〈４０）の
各々に伝達される。少なくとも１つの予備復号器（４０
）が作動されて、予定のアドレス信号（ＲＦＯ乃至ＲＦ
１９）に応答して、駆動信号（ＲＬＸＨ）を複数個の予
備復号器出力線（Ｒｌ）　Ｄ　Ｏ乃至ＲＤＤ３）のうち
の予め選ばれた１つに復号する。駆動信号（ＲＬＸＨ）
がアレイ区域（１２）内に形成された複数個の復号器（
３６）の各々にアドレスされた予備復号器出力１（４４
）を介して伝達される。予定のアドレス信＠（ＲＦＯ乃
至ＲＦ１９）に応答して、少なくとも１つの復号器（３
６）が作動されて、アドレスされた予備復号器出力線（
ＲＤＤＯ乃至ＲＤＤ３）からの駆動信号（ＲＬＸ　ｌ−
１＞を複数個の行線（３８ａ、３８ｂ）のうちの少なく
ともアドレスされた１つに復号する。その後、復号され
た駆動／ブート信号（ＲＬＸＨ）を使って、予め選ばれ
た行１（３８ａ、３８ｂ）が駆動されブートされる。

【図面の簡単な説明】

第１図はこの発明の４メガビツトのＤＲＡＭを示す部分
的な簡略平面配置図、第２図は第１図に示したＤＲＡＭ
の小さな一部分の電気的な配置を示す回路図、第３図は
この発明の１個の予備復号器の詳しい回路図、第４図は
この発明の１個の復号器の詳しい回路図である。 主な符号の説明 １２：セル・アレイ区域 １４．１６：末端周辺区域 １８：行因子信号発生器 ２０：駆動／ブート信号発生器 ２６：ＤＲＡＭメモリ・セル・アレイ ２８：センスアンプ ３２：行復号器部分 ３６二行復号器 ４０：予備復号器

Claims (3)

【特許請求の範囲】
1. （１）複数個の行線を持つ集積回路メモリ・アレイにあ
   る少なくとも１行のメモリ・セルに関連する行線を駆動
   する復号回路に於いて、前記行線を含む集積回路のアレ
   イ区域と、該アレイ区域の外部に形成されていて駆動信
   号を発生する発生器と、前記アレイ区域内に形成されて
   いて、何れも前記駆動信号を受取る様に前記発生器に結
   合されている複数個の予備復号器と、各々の予備復号器
   に対して前記アレイ区域内に形成されていて、前記複数
   個の予備復号器のうちの少なくともアドレスされた１つ
   の複数個の出力のうちの１つが、夫々複数個の復号器の
   各々に対して予備復号駆動信号を伝達する様に作用し得
   る複数個の復号器と、該複数個の復号器のうちの各々の
   復号器に結合された夫々複数個の行線とを有し、該復号
   器のうちの少なくともアドレスされた１つは少なくとも
   １つの前記行線に復号駆動信号を伝達する様に作用し得
   る復号回路。
2. （２）チップのアレイ区域内で半導体層の面に複数個の
   平行な行及び列に分けて形成されたメモリ・セルの複数
   個（ｍ個）のアレイと、各々のアレイが行方向の次に隣
   合うアレイから少なくとも１つの当該復号器部分だけ隔
   たる様な複数個（ｍ個）の復号器部分と、前記アレイ区
   域内に形成されていて、各々の行予備復号器が夫々の復
   号器部分の近くに形成されている様な複数個（ｍ個）の
   予備復号器と、各々のアレイに対し、該アレイに隣接し
   て夫々の復号器部分の中に形成されていて、各各のアレ
   イの中に形成された複数個（ｐ個）の行線が当該行復号
   器に結合されていて、各々（ｐ／ｎ）個の行線のうちの
   アドレスされた１つを駆動する様に作用し得る複数個（
   ｎ個）の行復号器と、前記アレイ区域内で各々の予備復
   号器に結合された駆動／ブート信号線と、前記アレイ区
   域の外部に形成されていて、前記駆動／ブート信号線に
   駆動及びブート信号を発生する様に作用し得る駆動／ブ
   ート発生器と、前記面に形成されると共に、前記復号器
   及び予備復号器に結合されていて、それに対して行因子
   信号を伝達する行因子信号発生器とを有し、該行因子信
   号は、整数個の商の前記予備復号器及び各々の復号器部
   分にある少なくとも１つの復号器を作動して、前記商の
   整数倍に等しい数の行線に対して駆動及びブート信号を
   復号する様に作用し得るメモリ・チップ。
3. （３）複数個の行線を持つ集積回路メモリ・アレイにあ
   る少なくとも１行のメモリ・セルに関連する行線を駆動
   する方法に於いて、前記セルを含むアレイ区域内に形成
   された複数個の予備復号器の各各に対して駆動信号を伝
   達し、少なくとも１つの予備復号器を作動して、複数個
   の予備復号器出力線のうちの予め選ばれた１つに駆動信
   号を復号し、前記予め選ばれた１つの予備復号器出力線
   上の駆動信号を、前記アレイ区域内に形成された複数個
   の復号器の各々に伝達し、少なくとも１つの復号器を作
   動して、前記予め選ばれた１つの予備復号器出力線から
   の駆動信号を、前記１つの復号器に結合された複数個の
   行線のうちの少なくとも予め選ばれた１つに復号し、該
   駆動信号を使つて前記予め選ばれた１つの行線を駆動す
   る工程を含む方法。