DE68927248T2

DE68927248T2 - Dekodierung von Steuer-/Initialisierungssignalen mit örtlichen Vordekodierern

Info

Publication number: DE68927248T2
Application number: DE68927248T
Authority: DE
Inventors: Jimmie Don Childers; David V Kersh
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1988-10-28
Filing date: 1989-10-03
Publication date: 1997-02-06
Anticipated expiration: 2009-10-04
Also published as: EP0365876B1; DE68928589D1; EP0365876A3; KR0143237B1; EP0365876A2; JP2000100167A; EP0632461B1; KR900006859A; JP3020966B2; EP0632461A3; JPH02177080A; DE68927248D1; DE68928589T2; HK1017577A1; EP0632461A2

Description

Die Erfindung bezieht sich allgemein auf dynamische Schreib/Lese-Speicher und insbesondere auf eine Speichervorrichtung mit einer Decodierschaltung zum Decodieren eines Ansteuersignais auf vorgewählte Zeilenleitungen unter Verwendung lokaler Vordecodierer.
Eine Decodierschaltung der im Oberbegriff des patentanspruchs 1 erwähnten Art ist in der DE-A-34 47 722 beschrieben.
Industrielle Anwender dynamischer Schreib/Lese-Speicher (DRAM-Speicher) verlangen immer schnellere Zeit- und noch niedrigere Leistungsspezifikationen. Zur Erfüllung dieser Spezifikationen müssen die Entwickler DRAM-Speicher entwerfen, die immer schneller aus den DRAM-Speicherzellen lesen und in diese Speicherzellen schreiben können, während gleichzeitig weniger Energie verbraucht wird. Dies erfordert das Auffinden verbesserter Verfahren zum Ansteuern von DRAM- Wortleitungen auf Vdd während des Vorladeabschnitts des Lesezyklus und zum Anheben über Vdd während des aktiven Rückspeicherabschnitts des Zyklus. Diese Funktionen sind ein wesentlicher Teil der Länge eines aktiven Zyklus.
Eine ausgewählte Zeilenleitung wird zum Lesen angesteuert und für die aktive Rückspeicherfunktion unter Verwendung eines Ansteuer/Anhebe-Signals angehoben, das von einem Ansteuer/Anhebe-Signalgenerator abgegeben wird, der sich herkömmlicherweise in einem Randbereich des Chips befindet. Dem Decodierweg dieses Ansteuer/Anhebe-Signals vom Ansteuen Anhebe-Generator zu den aktiven Wortleitungen wurde eine erhöhte Bedeutung verliehen. Wenn dieser Decodierweg einen zu großen Widerstand oder eine zu große Kapazität hat, dann erfolgen das Ansteuern und Anheben der Wortleitungen zu langsam. Wenn der Weg des Ansteuer/Anhebe-Signals zu kapazitiv ist, verbraucht die Vorrichtung außerdem zu viel Energie.
Zur Veranschaulichung der Nachteile derzeitiger Ansteuer/Anhebe-Signaldecodiersysteme werden zwei Beipsiele beschrieben. In zwei herkömmlichen 64K- und 256K-DRAM-Ausführungen ist ein Ansteuer/Anhebe-Signalgenerator vorgesehen. Sein Ausgang ist in zwei getrennte globale Signalleitungen geteilt (d.h Signalleitungen, die sich über die gesamte Matrix erstrecken), wobei Durchlaßgatter verwendet werden. Daher muß in einem gegebenen Zyklus nur eine der geteilten Leitungen aktiv sein. Jede der geteilten Leitungen verbindet dann eine Hälfte aller Wortleitungstreiber oder Wortleitungsdecodierer in dem DRAM-Speicher, um die entsprechenden Wortleitungen anzusteuern und anzuheben. Die Zeilendecodierer werden durch Adressierungssignale ausgewählt. In jedem gegebenen Zyklus "sieht" das eine Haupt-Ansteuer/Anhebe- Signal die parasitäre Kapazität einer Hälfte aller Wortleitungstreiber auf dem gesamten Chip, die mit ihm in Verbindung stehen, zuzüglich der parasitären Kapazität von zwei zusätzlichen Decodier-Durchlaßgattern. Zusätzlich zu der relativ großen Kapazität, die dadurch entsteht, muß das Ansteuer/Anhebe-Signal den Widerstand eines Durchlaßgatters und eines Wortleitungstreibers durchlaufen, um zu jeder decodierten Wortleitung zu gelangen.
Gemäß einer weiteren herkömmlichen Ausführung, die in 256K- und 1M-CMOS-DRAM-Speichern angewendet wird, sind vier Ansteuer/Anhebe-Signalgeneratoren mit vier getrennten, globalen Ansteuer/Anhebe-Signalleitungen vorgesehen. In jedem gegebenen Zyklus ist nur eine dieser Signalleitungen aktiv. Jede Ansteuer/Anhebe-Signalleitung ist direkt mit einem Viertel aller Wortleitungstreiber auf dem Chip verbunden. Die gemäß diesem Verfahren verwendeten vier Generatoren erfordern mehr Platz auf dem Chip als ein großer Signalgenerator. Außerdein ist jede der vier Ansteuer/Anhebe- Signalleitungen mit einem Viertel der parasitären Gesamtkapazität der Wortleitungstreiber des Chips stark belastet. Jedes Ansteuer/Anhebe-Signal muß außerdem den Widerstand eines wortleitungstreibers durchlaufen, um jede Wortleitung zu erreichen.
Die obige herkömmliche Lösung der Ansteuer/Anhebe-Signaldecodierung erfordert, daß das Ansteuer/Anhebe-Signal einen unerwünscht großen Anteil der parasitären Kapazität "sieht", so daß die Zykluszeiten verlangsamt werden. Die Bedeutung der Minimierung dieser Kapazität steigt mit dem Anwachsen der Zykluszeit, kleineren Spannungsunterschieden und größeren Matrixdimensionen, wie sie für den 4M-DRAM-Speicher erforderlich sind. Es ist daher ein Bedarf nach einem Ansteuer/Anhebe-Signaldecodierschema entstanden, das verbesserte Störkapazitätseigenschaften zur Folge hat.
Ein Aspekt der Erfindung, wie sie im Patentanspruch 1 definiert ist, umfaßt eine Decodierungsschaltung zum Ansteuern einer wenigstens einer Speicherzellenzeile in einer als integrierte Schaltung ausgeführten Matrix mit mehreren solchen Zeilen zugeordneten Zeilenleitung. Ein Matrixbereich der integrierten Schaltung enthält die Zeilenleitungen, während in einem peripheren Bereich der integrierten Schaltung ein Ansteuersignalgenerator gebildet ist. In dem Matrixbereich sind mehrere Vordecodierer gebildet und mit dem Ansteuersignalgenerator über eine Ansteuersignalleitung für den Empfang des Ansteuersignals gekoppelt. Eine vorbestimmte Anzahl von Decodierern ist ebenfalls in dem Matrixbereich für jeden Vordecodierer gebildet. Einer von mehreren Ausgängen wenigstens eines adressierten Vordecodierers kann ein vordecodiertes Ansteuersignal zu jeder einer entsprechenden Anzahl von Decodierern übertragen. Ein adressierter Decodierer kann seinerseits ein decodiertes Ansteuersignal zu wenigstens einer von mehreren mit ihm gekoppelten Wortleitungen übertragen.
In dem peripheren Bereich des Chips ist auch ein Adressierungssignalgenerator gebildet. Von dem Adressierungssignalgenerator werden Adressierungssignale zu jedem der Vordecodierer und jedem der Decodierer übertragen. Nur adressierte Vordecodierer geben das Ansteuersignal zu jeweiligen Anzahlen von Decodierern weiter, und nur adressierte Decodierer geben das Vordecodierer-Ansteuersignal zu einer oder mehreren Wortleitungen weiter. Der Adressierungssignalgenerator gibt mehrere Zeilenfaktorsignale an jeweiligen Zeilenfaktorsignalleitungen entsprechend einer Adresse ab, die vom Adressierungssignalgenerator empfangen wird. Eine erste Gruppe der Zeilenfaktorsignale bestimmt, welche von mehreren Vordecodiererausgangsleitungen das Ansteuer/Anhebe- Signal führt. Eine zweite Gruppe von Zeilenfaktorsignalen wählt aus, welcher der Vordecodierer betätigt wird, um das Ansteuer/Anhebe-Signal zur Vordecodiererausgangsleitung zu übertragen. Eine weitere Gruppe der Zeilenfaktorsignale wählt wenigstens einen Decodierer für den Empfang des Ansteuer/Anhebe-Signals an der Vordecodiererausgangs leitung und zum übertragen des Ansteuer/Anhege-Signals zur ausgewählten Wortleitung aus.
Gemäß einem weiteren Aspekt der Erfindung decodiert die zum Decodieren des Hauptansteuersignals auf vorgewählte Zeilenleitungen verwendete Vorrichtung auch ein Anhebesignal zu den gleichen Zeilenleitungen.
Ein Hauptvorteil der Erfindung ist die Reduzierung der Anzahl von Zeilenleitungsdecodierern, die vom Haupt-Ansteuer/Anhebe-Signal "gesehen" werden. In einer 4M-DRAM-Ausführung gemäß der Erfindung wird vom Haupt-Ansteuer/Anhebe-Signal nur die parasitäre Kapazität von nur 4/128 der gesamten Wortleitungstreiber des Chips zuzüglich der Kapazität von 128 zusätzlichen Vordecodier-Durchlaßgattern gesehen. Jedes der 128 vordecodier-Durchlaßgatter ist jedoch viermal größer als jeder Wortleitungstreiber, damit die Anstiegszeit der Wortleitungen etwa gleich der Anstiegszeit bei Verwendung der früheren 256K- und 1M-CMOS-Verfahren gemacht wird. Es wird daher geschätzt, daß die parasitäre Kapazität an der Ansteuer/Anhebe-Leitung gemäß der Erfindung in einem gegebenen Zyklus etwa nur ein Zehntel der gesamten parasitären Wortleitungstreiber-Kapazität des Chips ist. Dies ermöglicht es, die Wortleitungen schneller anzusteuern und dabei gleichzeitig weniger Leistung auf zuwenden.

KURZE BESCHREIBUNG DER ZEICHNUNG

Die Aspekte der Erfindung und ihre Vorteile ergeben sich aus der folgenden genauen Beschreibung im Zusammenhang mit der Zeichnung, in der:
Figur 1 ein teilweise schematisches Layout ist, das eine 4M-DRAM-Ausführung nach der Erfindung zeigt;
Figur 2 ein vereinfachtes schematisches elektrisches Schaltbild eines kleinen Teils des DRAM-Speichers von Figur 1 ist;
Figur 3 ein genaues elektrisches Schaltbild eines einzelnen Vordecodierers nach der Erfindung ist und
Figur 4 ein genaues elektrisches Schaltbild eines einzelnen Decodierers nach der Erfindung ist.

GENAUE BESCHREIBUNG DER ERFINDUNG

In Figur 1 ist das Layout eines dynamischen Schreib/Lese- Speicherchips (DRAM-Chips) allgemein bei 10 dargestellt. Das dargestellte spezielle Layout ist das eines 4M-DRAM-Speichers. Der Chip 10 enthält einen Zellenmatrixbereich, der allgemein bei 12 angegeben ist, sowie zwei an den Enden liegende periphere Bereiche 14 und 16 angrenzend an den Zellenmatrixbereich 12.
In der dargestellten Ausführungsform sind im peripheren Bereich 14 ein Zeilenfaktorsignalgenerator 18 (RF) und ein Ansteuer/Anhebe-Signalgenerator 20 (RLXH) gebildet. Die Größe und die Lage der Signalgeneratoren 18 und 20 sind nur schematisch dargestellt. Der Ansteuer/Anhebe-Signalgenerator 20 weist einen Ausgang auf, der mit einer Ansteuer/Anhebe- Signalgeneratorleitung 22 verbunden ist, die sich längs der Mitte des Matrixbereichs 12 nach unten erstreckt. Der Zeilenfaktorsignalgenerator 18 weist mehrere Zeilenfaktorsignalleitungen 24 auf (die schematisch dargestellt sind, wobei in der tatsächlichen Ausführung zwanzig solcher Leitungen 24 vorhanden sind), die sich ebenfalls in der Mitte des Matrixbereichs 12 nach unten erstrecken, so daß sie im wesentlichen parallel zu der Ansteuer/Anhebe-Signalleitung 22 verlaufen.
Der Matrixbereich 12 enthält mehrere DRAM-Speicherzellenmatrizen 26, die in Zeilen und Spalten angeordnet sind. In der dargestellten Ausführung gibt es zweiunddreißig Matrizen 26, die in sechzehn Zeilen und zwei Spalten angeordnet sind, wobei jede Matrix 128K Speicherzellen enthält. Nur die ersten fünf und die letzten vier Zeilen sind dargestellt, wobei die übrigen sieben mittleren Zeilen ebenso aufgebaut und durch die gestrichelten Fortsetzungslinien angegeben sind. Die Matrizen 26 sind in einer Vertikal- oder Spaltenrichtung durch jeweils einen von mehreren Leseverstärkern 28 und in einer Zeilen- oder Horizontalrichtung durch einen allgemein bei 30 angegebenen vertikalen Raum im Abstand voneinander gehalten.
Der Vertikalraum 30 wird zum Teil durch mehrere Zeilendecodierabschnitte 32 besetzt. Das Layout der Matrizen 26, der Leseverstärker 28 und der Zeilendecodierabschnitte 32 läßt mehrere "Löcher" 34 frei, die dazu benutzt werden, die Vordecodierer sowie Zeilen-Redundanzdecodierer anzuordnen, wie sie unten beschrieben werden. Die Ansteuer/Anhebe- Signalleitung 22 und die Zeilenfaktorsignalleitung 24 sind vorzugsweise über die Länge des Chips innerhalb des Vertikalraums 30 nach unten geführt.
In Figur 2 ist ein kleines Detail des Layouts von Figur 1 dargestellt. Die dem Anordnen der Zellenmatrizen 26, der Leseverstärker 28, der Decodiererabschnitte 32 und der Vordecodierer sowie der unten beschriebenen Vordecodierer und Zeilenredundanzdecodierer zugeordneten Bereiche sind durch gestrichelte Linien angegeben. Die Zeilendecodiererabschnitte 32 sind vorzugsweise paarweise Rücken an Rücken angeordnet und erstrecken sich über den Vertikalabstand 30 von einer Zellenmatrix 26a in der rechten Spalte zur gegenüberliegenden Zellenmatrix 26b in der linken Spalte. In der dargestellten Ausführung finden sich zweiunddreißig Zeilendecodierer in jedem Zeilendecodiererabschnitt 32, wobei ein solcher Decodierer bei 36 umgeben durch eine gestrichelte Umrißlinie dargestellt ist. Jeder Zeilendecodierer 36 kann die Ansteuer/Anhebe-Signalleitung auf zwei von acht Wortleitungen decodieren, wobei vier der Wortleitungen in der Zellenmatrix 26a liegen, während die anderen vier Zeilenleitungen in der Zellenmatrix 26b angeordnet sind. Zwei dieser wortleitungen sind bei 38a, 38b dargestellt.
Ein Vordecodierer 40 ist vorzugsweise so angeordnet, daß er an einen jeweiligen Decodiererabschnitt 32 angrenzt. Die Vordecodierer 40 sind so angeordnet, daß sie wenigstens einen Teil des durch die "Löcher" 34 geschaffenen Raums einnehmen. Jeder Decodiererabschnitt 32 ist ferner mit einem Zeilenredundanzdecodierer 42 versehen, der vorzugsweise in einem an einen jeweiligen Vordecodierer 40 angrenzenden Bereich angeordnet ist.
Die Ansteuer/Anhebe-Signalgeneratorleitung 22 (RLXH) wird von einem relativ breiten Leiterstreifen in der zweiten Metallschicht gebildet, um den Widerstand zu minimieren, und sie verläuft vorzugsweise in der Mitte des Vertikalraums 30. Die Leitung 22 ist mit jedem Redundanzdecodierer 42 und jedem Vordecodierer 40 entlang der Länge des Chips verbunden, wie durch die Verbindungspunkte an der Leitung 22 schematisch gezeigt ist.
Die Zeilenfaktorsignalleitungen 24 (RF) sind allgemein par allel zu der RLXH-Signalleitung 22 geführt. Jede der zwanzig Zeilenfaktorsignalleitungen 24 ist mit jedem Redundanzdecodierer 42 verbunden, jedoch sind nur ausgewählte Zeilenfaktorsignalleitungen 24 mit einem der Vordecodierer 40 und einem der Decodierer 36 verbunden. Die Zeilenfaktorsignalleitungen 24 sind gemäß einem insbesondere im Zusammenhang mit den Figuren 3 und 4 beschriebenen Decodierschema mit einem besonderen Vordecodierer 40 und einem besonderen Decodierer 36 verbunden.
Mehrere Vordecodiererleitungen 44 haben ihren Ursprung im Vordecodierer 40 und sind allgemein parallel zu den Zeilenfaktorsignalleitungen 24 angeordnet. Die Vordecodiererleitungen 44 sind dort, wo sie parallel zu den Zeilenfaktorleitungen 24 verlaufen, vorzugsweise im zweiten Metall, und dort, wo sie senkrecht dazu verlaufen (was in dieser schematischen Darstellung nicht gezeigt ist), im ersten Metall gebildet. Jede Vordecodiererleitung 44 überschneidet sich in einem entsprechenden Decodiererabschnitt 32 mit jedem Decodierer und ist mit ihm verbunden. In der dargestellten Ausführung gibt es vier Vordecodiererausgangsleitungen 44, und die von diesen geführten Signale sind mit RDD0, RDD1, RDD2 und RDD3 bezeichnet (siehe Figur 3).
In der dargestellten Ausführung kann jeder Zeilenredundanzdecodierer 42 das Ansteuer/Anhebe-Signal auf ausgewählte zwei von vier Redundanzzeilenleitungen 46 decodieren. Vier Redundanzzeilenleitungen 44 sind vorgesehen, um bis zu zwei Paare regulärer Zeilenleitungen zu ersetzen, falls dies erforderlich ist. Das hier erwähnte Zeilenredundanzschema ist insbesondere in der gleichzeitig anhängigen Anmeldung mit dem Anwaltsaktenzeichen TI-12989 beschrieben.
In Figur 3 ist ein genaues elektriches Schaltbild eines der Vordecodierer 40 dargestellt. Mehrere ausgewählte Zeilenfaktorleitungen 24 sind als Eingänge an die Vordecodiererschaltung 40 angeschlossen, und ihre Identität ändert sich entsprechend dem vorbestimmten Decodierschema. Die Zeilenfaktorleitungen RF0 bis RF3 sind an jeweilige Eingänge von vier NANT-Gattern 50-56 angeschlossen. Die Zeilenfaktorleitungen RF0 bis RF3 sind mit jedem Vordecodierer 40 auf dem Chip verbunden. Andererseits ändert sich die Identität der drei anderen Zeilenfaktorsignal-Eingangsleitungen RFI, RFJ und RFK entsprechend der bestimmten Vordecodiererschaltung 40, an die sie angeschlossen sind. Die folgende Tabelle gibt die Identität von RFI, RFJ und RFK entsprechend der Kardinalzahl des bestimmten Vordecodierers 40 an. Tabelle I
Sieben Zeilenfaktorsignalleitungen stellen somit eine Verbindung zu den Eingängen jedes Vordecodierers 40 her, während dies bei den übrigen dreizehn nicht der Fall ist.
Ein Vorladungssignal RDPC für den Vordecodierer-Signalausgang ist mit einem Gate-Anschluß 58 eines P-Kanal-Transistors 60 verbunden. Der Stromweg des Transistors 60 verbindet in selektiver Weise eine Versorgungsspannungsquelle (Vdd) mit einem Schaltungspunkt 62. Der Stromweg eines weiteren P-Kanal-Transistors 64 kann ebenfalls Vdd mit dem Schaltungspunkt 62 verbinden.
Der Drain-Anschluß eines N-Kanal-Transistors 66 ist mit dem Schaltungspunkt 62 verbunden, während sein Source-Anschluß mit dem Drain-Anschluß eines weiteren N-Kanal-Transistors 68 verbunden ist. Der Source-Anschluß des N-Kanal-Transistors 68 ist mit einem Schaltungspunkt 70 verbunden, der seinerseits mit den Drain-Anschlüssen von 2N-Kanal-Transistoren 62 und 74 verbunden ist. Die Source-Anschlüsse der N-Kanal- Transistoren 72 und 74 sind mit Masse (Vss) verbunden. Die Zeilenfaktorsignalleitung RFK ist mit dem Gate-Anschluß des Transistors 68 verbunden. Der Gate-Anschluß des Transistors 72 ist mit der Signalleitung RFI verbunden, während der Gate-Anschluß des Transistors 74 mit der Signalleitung RFJ verbunden ist. Der Gate-Anschluß des Transistors 66 ist mit einer Zeilenredundanz-Freigabesignalleitung verbunden.
Der schaltungspunkt 62 dient als Eingang eines Inverters 76. Der Ausgang des Inverters 76 ist mit einem Schaltungspunkt 78 verbunden, der seinerseits mit dem Gate-Anschluß des P-Kanal-Transistors 64 zurückverbunden ist. Der Schaltungspunkt 78 ist auch an die zweiten Eingänge der NAND-Gatter 50-56 angeschlossen.
Die Ausgänge der NAND-Gatter 50-56 sind jeweils mit Schaltungspunkten 80, 82, 84 und 86 verbunden. Jeder Schaltungspunkt 80-86 ist mit einem Eingang eines jeweiligen Inverters 88-94 verbunden. Der Ausgang jedes Inverters 88-94 ist mit dem Source-Anschluß eines jeweiligen großen Durchlaßgatter- Transistors 96-102 verbunden. Ein Gate-Anschluß jedes Durchlaßgatter-Transistors 96-102 ist an Vdd gelegt.
Der Source-Anschluß jedes Durchlaßgatter-Transistors 96, 98, 100 und 102 ist mit dem Gate-Anschluß eines jeweiligen N-Kanal-Transistors 104, 106, 108 oder 110 verbunden. Die Source-Anschlüsse jedes der Transistoren 104-110 sind mit der Ansteuer/Anhebe-Signalleitung 22 (RLXH) verbunden. Die Drain-Anschlüsse der Transistoren 104-110 sind jeweils mit Schaltungspunkten 112, 114, 116 und 118 verbunden. Jeder Schaltungspunkt 112-118 ist mit dem Source-Anschluß eines jeweiligen Massetransistors 120, 122, 124 oder 126 verbunden. Die Drain-Anschlüsse der Massetransistoren 120-126 sind an Masse Vss gelegt. Die Gate-Anschlüsse jedes Transistors 120-126 sind über jeweilige Leitungen 128-134 zu den jeweiligen Schaltungspunkten 80-86 zurückgeführt. Jeder Schaltungspunkt 112-118 ist mit einer jeweiligen Vordecodierer- Ausgangsleitung RDD0 bis RDD3 verbunden.
In Figur 4 ist ein genaues Schaltbild einer Decodiererschaltung 36 dargestellt. Die Decodiererschaltung wird durch hohe Zustände von drei Zeilenfaktorsignalen freigegeben, die an den entsprechenden Gate-Anschlüssen von Freigabetransistoren 142, 144 und 146 in der Mitte von Figur 3 erscheinen. Die RF-Leitung 24, die mit dem Gate-Anschluß des Transistors 142 verbunden ist, ist aus einer der Leitungen RF4 bis RF7 ausgewählt. In gleicher Weise ist die mit dem Gate-Anschluß des Transistors 144 verbundene RF-Signalleitung aus RF8 bis RF11 ausgewählt, und die mit dem Gate-Anschluß des Transistors 146 verbundene Zeilenfaktorsignalleitung 24 ist aus RF12 bis RF15 ausgewählt. Die Auswahl, welche dieser Leitungen mit der bestimmten Decodiererschaltung 36 verbunden ist, ändert sich entsprechend der Identität der bestimmten Decodiererschaltung 36 innerhalb des Decodierabschnitts 32 (Figur 2). Auf diese Weise kann einer der zweiunddreißig Decodierer in jedem Decodiererabschnitt 32 ausgewählt werden.
Eine Zeilendecodierer-Vorladungssignalleitung PDPC ist mit dem Gate-Anschluß eines P-Kanal-Transistors 148 verbunden. Der Strompfad des Transistors 148 legt eine Versorgungsspannung Vdd an einen Schaltungspunkt 150 an. Der Schaltungspunkt 150 ist mit den Eingängen linker und rechter Inverter 152 und 154 verbunden. Der Ausgang des Inverters 154 ist mit einem Schaltungspunkt 156 verbunden, der seinerseits zum Gate-Anschluß eines P-Kanal-Transistors 158 zurückgeführt ist. Der Strompfad des Transistors 158 legt eine Versorgungsspannung Vdd an den Schaltungspunkt 150 an. Der Schaltungspunkt 150 ist über Leitungen 160 und 162 mit einem Schaltungspunkt 164 verbunden, und er ist außerdem über Leitungen 160 und 166 mit einem Schaltungspunkt 168 verbunden.
Der Schaltungspunkt 150 ist wahlweise über die Strompfade von Auswähltransistoren 142, 144 und 146 an Masse Vss gelegt.
Der rechte Inverterausgangsschaltungspunkt 156 ist an die Source-Anschlüsse jedes von vier Durchlaßtransistoren 170, 172, 174 und 176 angeschlossen. Die Drain-Anschlüsse der Transistoren 170-176 sind ihrerseits jeweils mit Leitungen 178, 180, 182 und 184 verbunden. Die Leitungen 178-184 sind ihrerseits mit den Gate-Anschlüssen von jeweiligen selbstbootenden Decodiertransistoren 186, 188, 190 und 192 verbunden.
Der Schaltungspunkt 164 ist mit dem Gate-Anschluß jedes von vier Zeilenleitungs-Massetransistoren 194, 196, 198 und 200 verbunden. Die Massetransistoren 194-200 bewirken das Anlegen von Masse an die jeweiligen Wortleitungs-Schaltungspunkte 202, 204, 206 und 208. Jeder Zeilenleitungsschaltungspunkt 202-208 ist mit einer jeweiligen rechten Matrixzeilenleitung ROWL0R, ROWL1R, ROWL2R oder ROWL3R verbunden.
Die Decodierschaltung für die linke Matrix gleicht der für die rechte Matrix. Ein Ausgangsschaltungspunkt 210 des linken Inverters 152 ist mit dem Source-Anschluß jedes von mehreren Durchlaßgatter-Transistoren 212, 214, 216 und 218 verbunden. Der Drain-Anschluß jedes der Durchlaßgatter-Transistoren 212-218 ist mit einem Gate-Anschluß eines jeweiligen selbstbootenden Decodiertransistors 220, 222, 224 oder 226 verbunden. Der Strompfad jedes Decodiertransistors 220- 226 verbindet eine jeweilige Vordecodiererausgangsleitung RDD0-RDD3 mit einem jeweiligen Zeilenleitungsschaltungpsunkt 228, 230, 232 oder 234 der linken Matrix. Die linken Matrixzeilenleitungen ROWL0L, ROWL1L, ROWL2L sind mit den jeweiligen linken Matrixzeilenleitungsschaltungspunkten 228-234 verbunden.
Die Decodierung eines Ansteuer/Anhebe-Signals auf ausgewählte linke und rechte Zeilenleitungen geschieht wie folgt:
Nach Figur 1 werden vom Zeilenfaktorsignalgenerator 18 im peripheren Bereich 14 mehrere Zeilenfaktorsignale erzeugt. Diese gelangen über ausgewählte Zeilenfaktorleitungen 24 zu jedem Decodierer und Vordecodierer auf dem Chip 10. Hohe Zustände der Zeilenfaktorsignale werden an einer der Leitungen RF0-RF3, einer der Leitungen RF4-RF7, einer der Leitungen RF8-RF11, einer der Leitungen RFL2-RF15 und einer der Leitungen RF16-RF19 erzeugt. Nach Figur 3 und gemäß der oben angegebenen Tabelle I befindet sich entweder RFI oder RFJ gewisser ausgewählter Vordecodiererschaltungen auf "ein", so daß entweder der Gate-Anschluß des Transistors 72 oder der Gate-Anschluß des Transistors 74 eingeschaltet wird.
In einem kurzen Rückblick auf Figur 1 ist zu erkennen, daß die Architektur des dargestellten DRAM-Speichers in vier Quadranten aufgeteilt ist und daß das Decodierschema so ausgeführt ist, daß ein Vordecodierer für jeden Quadranten aus den acht Vordecodierern im Quadranten ausgewählt wird. Ein gemäß der Erfindung aufgebauter DRAM-Speicher könnte auch in zwei Hälften, in Oktanten oder andere Anteile unterteilt sein, die einen ganzzahligen Bruchteil der gesamten Anzahl von Vordecodierern enthält.
Bezug nehmend auf Figur 3 bedeutet dies, daß die ausgewählten Vordecodierer RFK und RFI oder RFJ den hohen Zustand haben, während die übrigen der acht Vordecodierer in dem Quadranten nicht diese Freigabekombination aufweisen. Das Signal muß ebenfalls hoch sein, um ein Sperren des gesamten Vordecodierers zu verhindern. Schließlich muß das Vorladungssignal RDPC einen hohen Wert annehmen, um den P-Kanal-Transistor 58 zu sperren, damit der Schaltungspunkt 62 auf einen tiefen Wert gezogen werden kann. In jedem der ausgewählten Vordecodierer 40 wird der niedrige Zustand des Schaltungspunkts 62 in einen hohen Zustand am Schaltungspunkt 78 invertiert, was als Folge jedes der NAND-Gatter 50-56 freigibt. Eines der Zeilenfaktorsignale RF0-RF3 hat den hohen Zustand, während der Rest niedrig ist. Daher ist ein ausgewählter der NAND-Gatter-Ausgangsschaltungspunkte 80-86 niedrig, beispielsweise der Schaltungspunkt 82. Der niedrige Zustand am Schaltungpsunkt 82 wird durch den Inverter 90 in einen hohen Zustand am Drain-Anschluß des Transistors 98 invertiert. Der Transistor 98 überträgt diesen hohen Zustand minus eines Vt-Abfalls zum Gate-Anschluß des entsprechenden Decodiertransistors 106.
Gemäß Figur 1 wird vom peripheren Bereich 14 aus ein Ansteuersignal RLXH über die Ansteuer/Anhebe-Signalleitung 22 in den Zellenmatrixbereich 12 geschickt. Nach Figur 3 hebt der (in diesem Fall) eingeschaltete Decodiertransistor 106 seinen Gate-Anschluß über Vdd+Vt an, wenn sowohl der Schaltungspunkt RLXH und der Schaltungspunkt 114 ansteigen, so daß eine volle Vdd-Spannung am Schaltungspunkt 114 erscheinen kann, die ihrerseits an der Vordecodierer-Ausgangsleitung RDD1 abgegeben wird.
Nach Figur 4 erscheint RDD1 an den Drain-Anschlüssen des linken Decodiertransistors 222 und des rechten Decodiertransistors 188. Die vom RF-Signalgenerator 18 (Figur 1) längs des Chips geschickten RF-Signale haben einen von zweiunddreißig Decodierern 36 in jedem Decodierabschnitt 32 auf dem Chip ausgewählt. Die Kombination des Auswählens eines von acht Vordecodierern 40 in jedem Quadranten, einer von vier RDD-Leitungen pro Vordecodierer 40 und eines von zweiunddreißig Decodierern 36 (Figur 2) pro Vordecodierer 40 bedeutet, daß pro Quadrant nur zwei Zeilenleitungen aktiv sind. Außerdem wird nur die parasitäre Kapazität von vierundsechzig Decodiertransistoren der zweiunddreißig Decodierer 36 pro Quadrant vom RLXH-Ansteuer/Anhebe-Signal gesehen, da die parasitäre Kapazität der übrigen hundertzweiundneunzig Decodiertransistoren der zweiunddreißig Decodierer 36 durch die nichtausgewählten Teile der ausgewählten Vordecodierer 40, in anderen Worten die drei nichtaktiven RDD- Leitungen, maskiert ist. Die gesamte parasitäre Kapazität der anderen Decodiertransistoren in dem Quadranten wird gegenüber dem RLXH-Ansteuer/Anhebe-Signal durch die nichtausgewählten Vordecodierer 40 in dem Quadranten maskiert.
Ein niedriger Zustand am Decodierer-Auswählschaltungspunkt 150 in einem ausgewählten Decodierer 36 (Figur 4) wird durch die Invertoren 152 und 154 invertiert und erscheint daher als hoher Zustand an den Schaltungpunkten 156 und 210. Die hohen Zustände an den Schaltungspunkten 156 und 210 werden über die Transistoren 170, 172, 174, 176, 212, 214, 216 und 218 übertragen, um die Gate-Anschlüsse der rechten Decodiertransistoren 166-192 und der linken Decodiertransistoren 220-226 zu betätigen. Dies führt jedoch zu einem Vt-Abfall an den Transistoren 170-176 und 212-218, wenn die Gate- Anschlüsse der Transistoren 186-192 und 220-226 auf Vdd-Vt aufgeladen werden. Der hohe Zustand am Inverterausgangsschaltungspunkt 156 schaltet auch den Vorladungstransistor 158 ab. Der Vorladungstransistor 148 wird durch einen hohen Zustand von RDPC abgeschaltet.
Für den Fall des nichtausgewählten Decodierers 36 hat der Schaltungspunkt 150 einen hohen Zustand. Dieser hohe Zustand wird über Leitungen 160, 162 und 166 zu den Gate-Anschlüssen jedes der rechten und linken Zeilenleitungs-Entladetransistoren 194, 196, 198, 200, 240, 242, 244 und 246 übertragen. Die rechten Zeilenleitungs-Schaltungspunkte 202-208 und die linken Zeilenleitungs-Schaltungspunkte 228-234 bleiben dadurch entladen.
Unter der Annahme, daß der Schaltungspunkt 150 hoch ist, wird jedoch jeder der Strompfade der Transistoren 186-192 und 220-226 betätigt, um einen an einer der Vordecodierer- Ausgangsleitungen RDD0 - RDD3 erscheinenden hohen Zustand zu einer entsprechenden Gruppe rechter und linker Zeilenleitungen zu übertragen. In Fortführung des Beispiels, daß RDD0 hoch ist und daß RDD0, RDD2 und RDD3 niedrig sind, würde das hohe RDD1-Signal über den Strompfad der Transistoren 188 und 222 zu den jeweiligen linken und rechten Zeilenleitungs- Schaltungspunkten 230 und 204 übertragen, die die Gate- Anschlüsse der Transistoren 188 und 222 selbst auf wenigstens Vdd+Vt anheben, so daß kein Vt-Abfall an diesen Transistoren 188 und 222 auftritt. Die Übertragungsleitungen ROWL1R und ROWL1L würden dadurch durch das Ansteuersignal RLXH angesteuert. Der gleiche durch das Decodieren der Vordecodiererschaltung 40 (Figur 3) und der Decodiererschaltung 36 (Figur 4) erzeugte Strompfad wird für das Anhebesignal benutzt, das dann durch den Ansteuer/Anhebe-Generator während eines aktiven Rückspeicherabschnitts des DRAM-Zyklus nach ROWL1R und ROWL1L übertragen wird.
Zusammenfassend kann ausgeführt werden, daß ein Zweifach- Decodierschema offenbart worden ist, das bewirkt, daß das Ansteuer/Anhebe-Signal nur die parasitäre Kapazität einer kleinen Anzahl von Decodiererschaltungen "sieht". Da die Vordecodiererschaltungen lokal auf dem Chip angeordnet sind, kann eine globale Ansteuer/Anhebe-Signalleitung ohne übermäßige Verlustleistung benutzt werden.
In der obigen genauen Beschreibung wurde zwar nur eine bevorzugte Ausführungsform mit ihren Vorteilen erörtert, doch wird die Erfindung nicht durch diese Beschreibung, sondern nur durch den Umfang der beigefügten Ansprüche beschränkt.

Claims

1. Speichervorrichtung mit einem Zellenmatrixbereich (12), der als integrierte Schaltung ausgeführte Speichermatrizen (26) mit jeweils mehreren Zeilenleitungen umfaßt, sowie mit einer Decodierschaltung zum Ansteuern der Zeilenleitungen (38a, 38b), enthaltend:

einen Generator (20) zum Erzeugen eines Ansteuersignals (RLXH);

mehrere Decodierer (36), die in dem Zellenmatrixbereich (12) gebildet sind;

wobei jeweils mehrere (38a, 38b) der Zeilenleitungen mit jedem Decodierer (36) gekoppelt sind und wenigstens ein adressierter dieser Decodierer (36) ein decodiertes Ansteuersignal (ROWL0R, ROWL1R, ROWL2R, ROWL3R, ROWL0L, ROWL1L, ROWL2L und ROWL3L) zu wengistens einer der Zeilenleitungen (38a, 38b) übertragen kann;

eine Ansteuersignalleitung (22) zum Übertragen des von dem Generator (20) erzeugten Ansteuersignals (RLXH), wobei die Ansteuersignalleitung (22) an mehrere in dem Zellenmatrixbereich (12) gebildete Vordecodierer (40) angeschlossen ist,

wobei für jeden Vordecodierer (40) eine zugeordnete Anzahl der in dem Zellenmatrixbereich (12) gebildeten Decodierer (36) vorgesehen ist und einer (RDD0, RDD1, RDD2, RDD3) einer Anzahl (44) von Ausgängen wenigstens eines adressierten der mehreren Vordecodierer (40) ein vordecodiertes Ansteuersignal (RDD0, RDD1, RDD2, RDD3) zu jeder der zugeordneten Anzahl (32) der Decodierer (36) übertragen kann; und

einen Adressierungssignalgenerator (18), der in einem peripheren Bereich (14) gebildet und mit jedem der Vordecodierer (40) sowie jedem der Decodierer (36) gekoppelt ist, um zu diesen Adressierungssignale (24) zu übertragen;

wobei jeder Vordecodierer (40) mehrere Vordecodiererausgänge (44) aufweist und jeder Vordecodierer (40) das Ansteuersignal auf einen (RDD0, RDD1, RDD2, RDD3) der Vordecodiererausgänge (44) abhängig von einer jeweiligen vorbestimmten Kombination der Adressierungssignale übertragen kann;

wobei die Decodierer (36) mit dem Adressierungssignalgenerator (18) gekoppelt sind, um von diesem Adressierungssignale zu empfangen, und wobei jeder Decodierer (36) ein an einem der Vordecodiererausgänge (44) empfangenes vordecodiertes Ansteuersignal wengistens einer vorgewählten der mehreren Zeilenleitungen in Abhängigkeit vom Empfang einer vorbestimmten Kombination der Adressierungssignale decodieren kann;

dadurch gekennzeichnet, daß der Adressierungssignalgenerator (18) mehrere Zeilenfaktorsignale (RF) auf der Basis einer empfangenen externen Adresse erzeugen kann; und daß

eine Gruppe (RF0, RF1, RF2, RF3) der Zeilenfaktorsignale (RF) einen (RDD0, RDD1, RDD2, RDD3) der Vordecodiererausgänge (44) auswählen kann, um an ihn das vordecodierte Ansteuersignal zu übertragen.

2. Speichervorrichtung nach Anspruch 1, bei welcher eine weitere Gruppe (RFI, RFJ, RFK) der Zeilenfaktorsignale (RF) den adressierten Vordecodierer (40) für das Vordecodieren des Ansteuersignals auf einen (RDD0, RDD1, RDD2, RDD3) der Vordecodiererausgänge (44) freigeben kann.

3. Speichervorrichtung nach Anspruch 2, bei welcher die weitere Gruppe (RFI, RFJ, RFK) der Zeilenfaktorsignale (RF) zu den Vordecodierern (40) auf jeweiligen Zeilenfaktorleitungen (24) übertragen wird, wobei die weitere Gruppe (RFI, RFJ, RFK) mehrere Untergruppen umfaßt, wobei jeder Vordecodierer (40) entsprechend einem Zeilenfaktorsignal aus jeder Untergruppe an eine Zeilenfaktorleitung (24) angeschlossen ist.

4. Speichervorrichung nach Anspruch 1, Anspruch 2 oder Anspruch 3, bei welcher jeder Decodierer (36) mit aus den mehreren Zeilenfaktorleitungen (24) ausgewählten Zeilenfaktorleitungen verbunden ist, die jeweilige Zeilenfaktorsignale (RF) zu führen, wobei eine ganze Anzahl von Zeilenleitungen (ROW) entsprechend jedem der Vordecodiererausänge (RDD0, RDD1, RDD2, RDD3, 44) mit dem Decodierer (36) verbunden ist, wobei der Decodierer (36) ein Ansteuersignal von einem der Vordecodiererausgänge (RDD0, RDD1, RDD2, RDD3, 44) auf eine der entsprechenden Zeilenleitungen (ROW) abhängig vom Empfang vorbestimmter Signale von den aus den Zeilenfaktorleitungen (24) ausgewählten Zeilenfaktorleitungen decodieren kann.

5. Speichervorrichtung nach Anspruch 1, Anspruch 2 oder Anspruch 3, bei welcher jeder Decodierer (36) ein vordecodiertes Signal von einem Ausgang (RDD0, RDD1, RDD2, RDD3, 44) eines jeweiligen Vordecodierers (40) auf jeweils zwei der mit ihm verbundenen Zeilenleitungen decodieren kann.

6. Speichervorrichtung nach einem der vorherigen Ansprüche, enthaltend:

mehrere Speichermatizen (36) aus Speicherzellen, die an einer Fläche einer Halbleiterschicht innerhalb des Zellenmatrixbereichs (12) der Vorrichtung gebildet sind, wobei die Speichermatrizen (26) in mehreren parallelen Zeilen und Spalten gebildet sind; mehrere Decodiererabschnitte (32), wobei jede Matrix (26) um wenigstens einen der Decodiererabschnitte (32) in Zeilenrichtung im Abstand von einer nächsten benachbarten Matrix (26) liegt;

wobei die Vordecodierer (40) in dem Matrixbereich (12) gebildet sind, wobei jeder Vordecodierer (40) angrenzend an einen der Decodiererabschnitt (32) gebildet ist;

wobei für jede Matrix (26), angrenzend an diese Matrix (26) mehrere Decodierer (36) innerhalb jeweils eines der Decodiererabschnitte (32) gebildet sind, wobei innerhalb jeder Matrix (26) mehrere, mit den Decodierern (36) verbundene Zeilenleitungen (38a, 38b) gebildet sind, wobei jeder Decodierer (36) eine adressierte dieser Zeilenleitungen (38a, 38b) ansteuern kann;

wobei der Zeilenfaktorsignalgenerator (18) an der Fläche gebildet ist, wobei die Zeilenfaktorsignale (RF) einen ganzzahligen Quotienten der Vordecodierer (40) und wenigstens einen Decodierer (36) in jedem Decodiererabschnitt (32) betätigen können, um das Ansteuersignal auf eine Anzahl der Zeilenleitungen (38a, 38b) decodieren kann, die gleich einem ganzzahligen Vielfachen dieses Quotienten ist.

7. Speichervorrichtung nach Anspruch 6, bei welcher die Zeilenfaktorleitungen (24) allgemein parallel in einer Spaltenrichtung gebildet und mit dem Zeilenfaktorsignalgenerator (18) verbunden sind; und

wobei für jeden Vordecodierer (40) die Anzahl der Vordecodiererleitungen mit Ausgängen (RDD0, RDD1, RDD2, RDD3, 44) und mit jedem Decodierer (36) in einem entsprechenden Decodiererabschnitt (32) verbunden sind.

8. Speichervorrichtung nach Anspruch 6 oder 7, bei welcher die Speichermatrixspalten eine linke Spalte und eine rechte Spalte umfassen und ein vertikaler Abstand (30) die linke Spalte von der rechten Spalte trennt, wobei jede Speichermatrix (26b) in der linken Spalte eine entsprechende Speichermatrix (36a) in der rechten Spalte hat, wobei die Speichermatrizen (26) in der Spaltenrichtung eine Breite haben;

wobei für jede Zeile der Speichermatrizen (26) zwei der Decodiererabschnitte (32) in dem vertikalen Abstand (30) so angeordnet sind, daß sie sich von der linken Speichermatrix (26b) aneinander angrenzend zur rechten Speichermatrix (26a) erstrecken;

wobei die Ansteuersignalleitung (22) durch den vertikalen Abstand (30) zwischen den Matrizen (26) zum Anschluß an jeden der Vordecodierer (40) geführt ist.

9. Speichervorrichtung nach Anspruch 8, bei welcher die mehreren Zeilenfaktorleitungen (24) innerhalb des vertikalen Abstandes (30) allgemein parallel geführt sind.