KR900006859A - 국부 전치디코더를 사용하여 글로벌 구동/부트 신호를 디코딩 하기 위한 장치 및 이의 구동 방법 - Google Patents

국부 전치디코더를 사용하여 글로벌 구동/부트 신호를 디코딩 하기 위한 장치 및 이의 구동 방법 Download PDF

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Abstract

내용 없음

Description

국부 전치디코더를 사용하여 글로벌 구동/부트 신호를 디코딩 하기 위한 장치 및 이의 구동 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 4메가 비트 DRAM설계를 도시한 부분적인 구조의 평면 레이아웃.
제2도는 제1도에 도시된 DRAM의 작은 부분의 간단한 구조의 전기적 레이아웃.
제3도는 본 발명에 따른 단일 전치 디코더의 상세한 전기적 구조도.

Claims (18)

  1. 다수의 행 라인을 갖고 있는 집적회로 메모리 어레이 내의 메모리 셀의 최소한 1개의 행과 관련된 행라인을 구동시키기 위한 디코딩 회로에 있어서, 상기 행 라인을 포함하는 집적회로의 어레이 영역, 구동신호를 발생시키기 위한 상기 어레이 외부 영역에 형성된 발생기, 상기 어레이 영역 내에 형성되고, 각각이 상기 구동 신호를 수신하기 위해 상기 발생기에 결합된 다수의 전치디코더, 각각의 전치디코더를 위해, 상기 어레이 영역내에 형성된 다수의 디코더, 다수의 디코더 각각에 전치디코드된 구동 신호를 전송하도록 동작할 수 있는 다수의 전치디코더들 중 최소한 1개의 어드레스된 전치디코더의 다수의 출력들 중 1개의 출력, 상기 각각의 다수의 디코더들 중 각각의 디코더에 결합된 각각의 다수의 행 라인, 디코드된 구동 신호를 상기 행 라인들 중 최소한 1개의 행 라인에 전송시키도록 동작할 수 있는 상기 디코더들 중 최소한 1개의 어드레스된 디코더로 구성된 것을 특징으로 하는 디코딩 회로.
  2. 제 1 항에 있어서, 상기 어레이 영역으로부터 분리되어 형성된 상기 집적회로의 주변 영역, 상기 전치디코더 각각에 상기 발생기를 결합시키기 위한 구동 신호 라인, 상기 주변 영역에 형성되고 거기에 어드레싱 신호를 전송시키기 위한 상기 전치디코더의 각각에 결합된 어드레싱 신호 발생기, 및 다수의 전치디코더 출력 라인을 갖고 있고, 상기 어드레싱 신호의 각각의 선정된 조합에 대응하여 상기 전치디코더 출력 라인들 중 1개의 출력 라인 상으로 수신된구동 신호를 디코드시키도록 동작할 수 있는 각각의 전치디코더로 또한 구성되고, 상기 발생기가 상기주변 영역 내에 형성되고, 상기 디코더가 어드레싱 신호 발생기로부터 어드레싱 신호를 수신하기위해 상기 어드레싱 신호 발생기에 결합되고 상기 어드레싱 신호의 선정된 조합의 수신에 대응하여 다수의 워드라인들 중 최소한 1개의 선택된 워드 라인에 전치디코더 출력 라인 상의 수신된 구동 신호를 디코드시키도록 동작할 수 있는 것을 특징으로 하는 디코딩 회로.
  3. 제 2 항에 있어서, 상기 어드레싱 신호 발생기가 수신된 외부 어드레스에 기초하여 다수의 행 요소 신호를 발생시키도록 동작할 수 있는 것을 특징으로 하는 디코딩 회로.
  4. 제 3 항에 있어서, 제1 셋트의 상기 행 요소 신호가 전치디코더 출력 상에 상기 전치디코드된 구동 신호를 전송하기 위해 상기 전치디코더 출력들 중 상기 1개의 전치디코더 출력을 선택하도록 동작할 수 있고, 제2셋트의 상기 행 요소 신호가 상기 전치디코더 출력들 중 상기 1개의 전치디코더 출력상으로 상기 구동 신호를 전치디코드시키기 위해 상기 어드레스된 전치디코더를 엔에이블시키도록 동작할 수있는 것을 특징으로 하는 디코딩 회로.
  5. 제 4항에 있어서, 상기 제 2 셋트의행 요소 신호가 각각의 행 요소 라인들 상의 상기 전치디코더에 전송되고, 상기 제 2 셋트가 다수의 서브셋트로 구성되며, 각각의 전치디코더가 각각의 상기 서브셋트로부터의 행 요소 신호에 대응하여 행 요소 라인에 결합되는 것을 특징으로 하는 디코딩 회로.
  6. 제 3항에 있어서, 각각의 디코더가 각각의 행 요소 신호를 전송시키는 다수의 행 요소 라인들 중 선택된 1개의 행 요소 라인 및 상기 디코더에 결합된 각가의 상기 전치디코더 출력에 대응하는 정수개의 워드 라인에 결합되고, 상기 디코더가 상기 행 요소 라인들 중 상기 선택된 1개의 행 요소 라인으로부터 선정된 신호의 수신에 대응하여 상기 대응 워드 라인들 중 1개의 워드 라인에 상기 전치디코더 출력들 중 1개의 출력으로부터의 상기 대응 워드 라인들 중 1개의 워드 라인에 상기 전치디코더 출력들 중 1개의 출력으로부터의 구동 신호를 디코드시키도록 동작할 수 있는 것을 특징으로 하는 디코딩 회로.
  7. 제 5항에 있어서, 각각의 디코더가 각각의 전치디코더의 출력으로부터 전치디코더에 결합된 상기 행라인들 중 각각의 2개의 행 라인 상으로 전치디코드된 신호를 디코드시키도록 동작할 수 있는 것을 특징으로 하는 디코딩 회로.
  8. 칩의 어레이 영역 내의 반도체층의 표면에 형성되는 메모리 셀의 다수(m개)의 어레이, 다수(m개)의 디코더 섹션, 상기 어레이 영역 내에 형성된 다수(m개)의 전치디코더, 각각의 어레이를 위해, 상기 어레이에 인접한 각각의 디코더 센션 내에 형성되는 다수(n)개의 행 디코더, 각각의 어레이 내에 형성되고 상기 행 디코더에 결합되는 다수(p개)의 행 라인, 상기 어레이 영역 내의 각각의 전치디코더에 결합된 구동/부트 신호 라인, 및 상기 표면에 형성되고 행 요소 신호를 전송시키기 위해 상기 디코더 및 전치디코더에 결합되는 행 요소 신호 발생기로 구성되고, 상기 어레이가 다수의 평행 행 및 열로 형성되고 상기 디코더 섹션들 중 적어도 1개의 디코더 섹션에 의해 행방향으로 다음에 인접한 어레이와 떨어져있고, 각각의 행 전치디코더가 각각의 디코더 섹션과 인접하여 형성되며, 각각의 행 디코더가(p/n)행 라인들 중 어드레스되는 1개의 (p/n)행 라인을 구동시키도록 동작할 수 있고, 구동/부트 발생기가 상기 구동/부트 신호 라인 상에 구동 및 부트 신호를 발생시키도록 동작할 수 있는 상기 어레이 영역의 외부에 형성되며, 상기 행 요소 신호가 정수 계수의 상기 전치 디코더, 및 상기 계수의 정수배와 동일한 다수의 행 라인 상으로 구동 및 부트 신호를 디코드시키기 위해 각각의 디코더섹션 내의 최소한 1개의 디코더를 동작시키도록 동작할 수 있는 것을 특징으로하는 메모리 칩.
  9. 제 8항에 있어서, 일반적으로 열 방향으로 평행하게 형성되고 상기 행 요인 신호 발생기에 결합된 다수의 행 요소 라인, 각각의 전치디코더를 위해, 출력에 결합되고 대응 디코더 섹션 내의 각각의 디코더에 결합된 다수의 전치 디코더 라인, 상기 대응 섹션 내의 상기 디코더에 상기 전치디코딩 라인들 중 1개의 라인 상의 상기 구동 신호를 전송시키기 위해 상기 전치디코더들 중 1개의 대응 전치디코더를 동작시키도록 동작할 수 있는 상기 행 요소 신호의 미리 선택된 제 1 셋트, 및 상기 엔에이블된 디코더에 결합된 다수의 행 라인에, 상기 디코더들 중 상기 엔에이블된 1개의 디코더에 결합된 전치디코더 라인 상의 수신된 구동 신호를 전송시키기 위해 각각의 디코더 센션 내의 상기 디코더들 중 1개의 디코더를 엔에이블시키도록 동작할 수 있는 상기 행 요소 신호의 선정된 제2셋트로 또한 구성되고, 각각의 디코더 및 전치디코더가 상기 행 요소 라인들 중 선택된 1개의 라인에 결합되고, 상기 최종 행 라인들 중 1개의 라인이 각각의 열에 배치되는 것을 특징으로 하는 메모리 칩.
  10. 제 8항에 있어서, 상기 어레이 열이, 좌측 열 및 우측 열, 상기 우측 열로부터 상기 좌측 열을 분리시키는 수직 공간 및 우측 열 내에 대응 어레이를 갖고 있는 상기 좌측 열 내의 각각의 어레이, 어레이의 각 행을 위해, 상기 좌측 어레이로부터 상기 우측 어레이 및 인접한 서로 각각까지 연장시키기 위해 상기 수직 공간 내에 배치된 2개의 디코더 섹션으로 구성되고, 상기 열 방향 내에 폭을 갖으며, 상기 구동/부트 신호 라인이 상기 전치디코더의 각각에 접속시키기 위해 상기 어레이들 사이의 상기 수직 공간을 통해 루트되는 것을 특징으로 하는 메모리 칩.
  11. 제 10항에 있어서, 상기 행 요소 신호 발생기에 결합되고 상기 수직 공간내에 일반적으로 평행하게 루트된 다수의 행 요소 라인으로 또한 구성되고, 상기 행 요소 라인 상에 나타나는 행 요소 신호가 각각의 디코더 센션 내의 상기 1개의 디코더, 및 선택된 행 라인에 구동 및 부트 신호를 디코드시키기 위한 상기 계수의 전치디코더를 동작시킬 수 있도록 각각의 디코더 및 각각의 전치디코더가 상기 행 요소 라인들 중 선택된 라인에 결합되는 것을 특징으로 하는 메모리 칩.
  12. 다수의 행 라인들을 갖고 있는 집적회로 메모리 어레이 내의 메모리 셀의 최소한 1개의 행과 관련된 행 라인을 구동시키기 위한 방법에 있어서, 셀을 포함하고 있는 어레이 영역내에 형성된 다수의 전치디코더 각각에 구동 신호를 전송시키는 스텝, 다수의 전치디코더 출력 라인들 중 미리 선택된 1개의 출력 라인 상으로 구동 신호를 디코드시키기 위해 전치디코더들 중 최소한 1개의 전치디코더를 동작시키는 스텝, 어레이 영역 내에 형성된 다수의 디코더 각각에 전치디코더 출력 라인들 중 미리 선택된 1개의 출력 라인 상의 구동 신호를 전송시키는 스텝, 전치디코도 출력 라인들 중 미리 선택된 1개의 출력라인으로부터 디코더들 중 1개의 디코더에 결합된 다수의 행 라인들 중 최소한 1개의 미 선택된 행 라인까지 구동신호를 디코더시키기 위해 디코더들 중 최소한 1개의 디코더를 동작시키는 스텝, 및 구동 신호를 사용하는 행 라인들 중 미리 선택된 1개의 행 라인을 구동시키는 스텝으로 구성된 것을 특징으로 하는 방법.
  13. 제 12항에 있어서, 어레이 영역의 외부에 형성되는 구동 신호 발생기를 사용하여 구동 신호를 발생시키는 스텝을 또한 포함하고 있는 것을 특징으로 하는 방법.
  14. 제 12항에 있어서, 선정된 어드레싱 신호에 의해 전치디코더들 중 1개의 전치디코더 및 디코더들 중 1개의 디코더를 동작시키는 스텝을 또한 포함하고 있는 것을 특징으로 하는 방법.
  15. 제 14항에 있어서, 다수의 선정된 어드레스들 중 소정의 어드레스의 수신에 기초하여 다수의 행 요소 신호를 발생시키는 스텝, 행 요소 신호들 중 미리 선택된 행 요소 신호를 사용하여 전치디코더들 중 1개의 전치디코를 동작시키는 스텝, 및 행 요소 신호들 중 미리 선택된 1개의 행 요소 신호를 사용하여 디코더들 중 1개의 디코더를 동작시키는 스텝을 또한 포함하고 있는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서, 제1셋트의 행 요소 신호로부터 행 요소 신호를 사용하여 전치디코더 출력 라인들 중 미리 선택된 출력 라인을 선택하는 스텝, 및 제2 셋트의 행 요소 신호들로부터 선택된 행 요소 신호를 사용하여 디코더들 중 1개의 디코더를 동작시키는 스텝을 포함하고 있는 것을 특징으로 하는 방법.
  17. 제12항에 있어서, 전치디코더, 디코더 및 행 라인을 각각 갖고 있는 다수의 유사한 부영역으로 집적회로 메모리 어레이를 분할시키는 스텝, 각각의 부영역 내의 1개의 전치디코더를 동작시키는 스텝, 및 셀어레이 영역 내의, 각각의 전치디코더에 대응하는 다수의 디코더 섹션의 각각내의 1개의 디코더를 동작시키는 스텝을 또한 포함하고 있는 것을 특징으로 하는 방법.
  18. 제12항에 있어서, 구동 신호 발생기에 의해 발생되는 부팅 신호를 사용하여 행 라인들 중 미리 선택된 행 라인, 및 전치디코더들 중 미리 선택된 전치디코더 및 디코더들 중 미리 선택된 1개의 디코더를 사용하여 행 라인 상으로 디코드된 신호를 부팅시키는 스텝을 또한 포함하고 있는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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