JP3020966B2 - 復号回路とメモリ・チップと行線を駆動する方法 - Google Patents
復号回路とメモリ・チップと行線を駆動する方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は全般的にダイナミック・ランダムアクセス
・メモリ、更に具体的に云えば局部的な予備復号器（プ
リデコーダ）を用いて、予め選ばれた行線に駆動信号を
復号する方法と装置に関する。
・メモリ、更に具体的に云えば局部的な予備復号器（プ
リデコーダ）を用いて、予め選ばれた行線に駆動信号を
復号する方法と装置に関する。
従来の技術と問題点 ダイナミック・ランダムアクセス・メモリ（DRAM）の
工業的なユーザは、タイミングが一層速く、電力が一層
小さい仕様を要求している。こう云う仕様を満たす為、
設計技師は、一層少ない電力を使うと同時に、DRAM記憶
セルからの読取も書込みももっと速く行なう様にDRAMを
設計しなければならない。この為には、読取サイクルの
プリチャージ部分の間、DRAMのワード線をVddに駆動す
ると共に、サイクルの有効な回復部分の間、それをVdd
より上にブートする改良された方法を見つけることが必
要である。こう云う機能が能動的なサイクルの長さの実
質的な部分である。
工業的なユーザは、タイミングが一層速く、電力が一層
小さい仕様を要求している。こう云う仕様を満たす為、
設計技師は、一層少ない電力を使うと同時に、DRAM記憶
セルからの読取も書込みももっと速く行なう様にDRAMを
設計しなければならない。この為には、読取サイクルの
プリチャージ部分の間、DRAMのワード線をVddに駆動す
ると共に、サイクルの有効な回復部分の間、それをVdd
より上にブートする改良された方法を見つけることが必
要である。こう云う機能が能動的なサイクルの長さの実
質的な部分である。
チップの周辺区域に普通配置された駆動／ブート信号
発生器から伝達される駆動／ブート信号を使って、選ば
れた行線が読取の為に駆動されると共に能動的な回復機
能の為にブートされる。動作するワード線に対する駆動
／ブート発生器からのこの駆動／ブート信号の復号通路
に次第に重要性が置かれる様になった。この復号通路が
余りに抵抗又は容量が大きいと、ワード線の駆動及びブ
ート作用が遅くなりすぎる。更に、駆動／ブート信号の
通路の容量が大きすぎると、装置が使う電力が多くなり
すぎる。
発生器から伝達される駆動／ブート信号を使って、選ば
れた行線が読取の為に駆動されると共に能動的な回復機
能の為にブートされる。動作するワード線に対する駆動
／ブート発生器からのこの駆動／ブート信号の復号通路
に次第に重要性が置かれる様になった。この復号通路が
余りに抵抗又は容量が大きいと、ワード線の駆動及びブ
ート作用が遅くなりすぎる。更に、駆動／ブート信号の
通路の容量が大きすぎると、装置が使う電力が多くなり
すぎる。
現在の駆動／ブート信号復号装置の欠点を例示する
為、２つの例を説明する。普通の一対の64K及び256KのD
RAMの設計では、１つの駆動／ブート発生器が設けられ
ている。その出力が通貨ゲートを用いて、２つの別々の
大域信号線（即ち、アレイ全体に延びる信号線）に分割
される。従って、任意の所定のサイクルでは分割線のう
ちの一方だけが作動状態にあることが要求される。その
時、各々の分割線が、適正なワード線を駆動及びブート
する為に、DRAMにある全てのワード線駆動器又は復号器
（デコーダ）のうちの半分に接続される。行復号器がア
ドレス信号によって選択される。従って、任意所定のサ
イクルで、この一方のマスタ駆動／ブート信号から「見
ると」、それに接続されたチップ全体にある全てのワー
ド線駆動器の半分の寄生静電容量と、その他の２つの復
号用通過ゲートの寄生静電容量とがあることになる。こ
の様にして生ずる比較的多量の静電容量の他に、駆動／
ブート信号は、復号された各々のワード線に達する為に
は、１つの通過ゲート及び１つのワード線駆動器の抵抗
を通ることが要求される。
為、２つの例を説明する。普通の一対の64K及び256KのD
RAMの設計では、１つの駆動／ブート発生器が設けられ
ている。その出力が通貨ゲートを用いて、２つの別々の
大域信号線（即ち、アレイ全体に延びる信号線）に分割
される。従って、任意の所定のサイクルでは分割線のう
ちの一方だけが作動状態にあることが要求される。その
時、各々の分割線が、適正なワード線を駆動及びブート
する為に、DRAMにある全てのワード線駆動器又は復号器
（デコーダ）のうちの半分に接続される。行復号器がア
ドレス信号によって選択される。従って、任意所定のサ
イクルで、この一方のマスタ駆動／ブート信号から「見
ると」、それに接続されたチップ全体にある全てのワー
ド線駆動器の半分の寄生静電容量と、その他の２つの復
号用通過ゲートの寄生静電容量とがあることになる。こ
の様にして生ずる比較的多量の静電容量の他に、駆動／
ブート信号は、復号された各々のワード線に達する為に
は、１つの通過ゲート及び１つのワード線駆動器の抵抗
を通ることが要求される。
256K及び1MのCMOS DRAMに使われる別の普通の設計で
は、４つの別々の大域駆動／ブート信号線と共に４つの
駆動／ブート発生器が設けられる。任意の所定のサイク
ルでは、こう云う信号線のうちの１つだけが作用する。
各々の駆動／ブート信号線が、チップにある全てのワー
ド線駆動器の1/4に直接的に接続される。この方法で使
われる４つの発生器は、１つの大形の信号発生器より
も、チップにより多くの場所を必要とする。更に、４つ
の駆動／ブート信号線の各々には、チップ全体のワード
線駆動器の寄生静電容量の1/4と云う思い負荷がかか
る。更に各々の駆動／ブート信号は、各々のワード線に
達する為に、１つのワード線駆動器の抵抗を通らなけれ
ばならない。
は、４つの別々の大域駆動／ブート信号線と共に４つの
駆動／ブート発生器が設けられる。任意の所定のサイク
ルでは、こう云う信号線のうちの１つだけが作用する。
各々の駆動／ブート信号線が、チップにある全てのワー
ド線駆動器の1/4に直接的に接続される。この方法で使
われる４つの発生器は、１つの大形の信号発生器より
も、チップにより多くの場所を必要とする。更に、４つ
の駆動／ブート信号線の各々には、チップ全体のワード
線駆動器の寄生静電容量の1/4と云う思い負荷がかか
る。更に各々の駆動／ブート信号は、各々のワード線に
達する為に、１つのワード線駆動器の抵抗を通らなけれ
ばならない。
上に述べた従来の駆動／ブート信号を復号する解決策
では、駆動／ブート信号から見ると望ましくないほど多
量の寄生静電容量があり、その為サイクル時間が遅くな
ることは避けられない。サイクル速度が高くなり、電圧
の差が小さくなり、4MのDRAMに要求される様にアレイの
寸法が一層大きくなるにつれて、この静電容量を最小限
に抑える重要性が高まる。その為、寄生静電容量特性が
改善される様な駆動／ブート信号復号方式に対する要望
が生じた。
では、駆動／ブート信号から見ると望ましくないほど多
量の寄生静電容量があり、その為サイクル時間が遅くな
ることは避けられない。サイクル速度が高くなり、電圧
の差が小さくなり、4MのDRAMに要求される様にアレイの
寸法が一層大きくなるにつれて、この静電容量を最小限
に抑える重要性が高まる。その為、寄生静電容量特性が
改善される様な駆動／ブート信号復号方式に対する要望
が生じた。
問題点を解決する為の手段及び作用 この発明の一面では、複数個の行線を持つ集積回路ア
レイにある少なくとも１行のメモリ・セルに関連する行
線を駆動する復号回路を提供する。集積回路のアレイ区
域が行線を持っており、集積回路の周辺区域には駆動信
号発生器が形成されている。複数個の予備復号器がアレ
イ区域に形成されていて、駆動信号を受取る為、駆動信
号線によって駆動信号発生器に結合される。アレイ区域
には、各々の予備復号器に対して予定の倍数の復号器も
形成されている。少なくともアドレスされた１つの予備
復号器の複数個の出力のうちの１つが、夫々倍数の復号
器の各々に、予備復号された駆動信号を伝達する様に作
用し得る。アドレスされた１つの復号器が、それに結合
された複数個のワード線のうちの少なくとも１つに復号
駆動信号を伝達する様に作用し得る。
レイにある少なくとも１行のメモリ・セルに関連する行
線を駆動する復号回路を提供する。集積回路のアレイ区
域が行線を持っており、集積回路の周辺区域には駆動信
号発生器が形成されている。複数個の予備復号器がアレ
イ区域に形成されていて、駆動信号を受取る為、駆動信
号線によって駆動信号発生器に結合される。アレイ区域
には、各々の予備復号器に対して予定の倍数の復号器も
形成されている。少なくともアドレスされた１つの予備
復号器の複数個の出力のうちの１つが、夫々倍数の復号
器の各々に、予備復号された駆動信号を伝達する様に作
用し得る。アドレスされた１つの復号器が、それに結合
された複数個のワード線のうちの少なくとも１つに復号
駆動信号を伝達する様に作用し得る。
好ましい実施例では、チップの周辺区域にはアドレス
信号発生器も形成されている。アドレス信号がアドレス
信号発生器から各々の予備復号器及び各々の復号器に伝
達される。アドレスされた予備復号器だけが駆動信号を
夫々倍数の復号器に通過させ、アドレスされた復号器だ
けが予備復号器駆動信号を１つ又は更に多くのワード線
に通過させる。特に好ましい実施例では、アドレス信号
発生器が、アドレス信号発生器が受取ったアドレスに従
って、夫々の行因子信号線に複数個の行因子信号を出力
する。第１組の行因子信号が、複数個の予備復号器出力
線のどれが駆動／ブート信号を伝えるかを決定する。第
２組の行因子信号が、駆動／ブート信号を予備復号器出
力線に転送する為に、どの予備復号器が作動されるかを
選択する。更に別の１組の行因子信号が少なくとも１つ
の復号器を選択して、予備復号器出力線の駆動／ブート
信号を受取ると共に、この駆動／ブート信号を選ばれた
ワード線に伝達する。
信号発生器も形成されている。アドレス信号がアドレス
信号発生器から各々の予備復号器及び各々の復号器に伝
達される。アドレスされた予備復号器だけが駆動信号を
夫々倍数の復号器に通過させ、アドレスされた復号器だ
けが予備復号器駆動信号を１つ又は更に多くのワード線
に通過させる。特に好ましい実施例では、アドレス信号
発生器が、アドレス信号発生器が受取ったアドレスに従
って、夫々の行因子信号線に複数個の行因子信号を出力
する。第１組の行因子信号が、複数個の予備復号器出力
線のどれが駆動／ブート信号を伝えるかを決定する。第
２組の行因子信号が、駆動／ブート信号を予備復号器出
力線に転送する為に、どの予備復号器が作動されるかを
選択する。更に別の１組の行因子信号が少なくとも１つ
の復号器を選択して、予備復号器出力線の駆動／ブート
信号を受取ると共に、この駆動／ブート信号を選ばれた
ワード線に伝達する。
この発明の別の一面では、予め選ばれた行線に対して
主駆動信号を復号するのに使われる装置が、同じ行線に
対するブート信号をも復号する。
主駆動信号を復号するのに使われる装置が、同じ行線に
対するブート信号をも復号する。
この発明の主な利点は、主駆動／ブート信号から「見
た」行線復号器の数が減少することである。この発明の
設計による4MのDRAMでは、主駆動／ブート信号から見る
のは、チップ全体のワード線駆動器のうちの4/128だけ
の寄生静電容量と、余分の128個の予備復号用の通過ゲ
ートの静電容量である。然し、余分の128個の予備復号
用通過ゲートの各々は、従来の256K及び1MのCMOS方法を
使った場合の立上り時間と大体同じワード線の立上り時
間にする為に、各々のワード線駆動器より大体４倍大き
い。従って、この発明では、駆動／ブート線上の寄生静
電容量は、所定のサイクルで、チップ全体のワード線駆
動器の寄生静電容量の大体約1/10に相当する。この為、
ワード線を一層速く駆動することができると同時に、そ
の為に使う電力を一層少なくすることができる。
た」行線復号器の数が減少することである。この発明の
設計による4MのDRAMでは、主駆動／ブート信号から見る
のは、チップ全体のワード線駆動器のうちの4/128だけ
の寄生静電容量と、余分の128個の予備復号用の通過ゲ
ートの静電容量である。然し、余分の128個の予備復号
用通過ゲートの各々は、従来の256K及び1MのCMOS方法を
使った場合の立上り時間と大体同じワード線の立上り時
間にする為に、各々のワード線駆動器より大体４倍大き
い。従って、この発明では、駆動／ブート線上の寄生静
電容量は、所定のサイクルで、チップ全体のワード線駆
動器の寄生静電容量の大体約1/10に相当する。この為、
ワード線を一層速く駆動することができると同時に、そ
の為に使う電力を一層少なくすることができる。
この発明のその他の面並びに利点は、以下図面につい
て詳しく説明する所から理解されよう。
て詳しく説明する所から理解されよう。
実施例 最初に第１図について説明すると、ダイナミック・ラ
ンダムアクセス・メモリ（DRAM）チップの配置が全体的
に10で示されている。図示の特定の配置は、４メガビッ
トのDRAMに対するものである。チップ10が全体を12で示
したセル・アレイ区域と、このセル・アレイ区域12に隣
接する一対の末端周辺区域14,16とを含む。
ンダムアクセス・メモリ（DRAM）チップの配置が全体的
に10で示されている。図示の特定の配置は、４メガビッ
トのDRAMに対するものである。チップ10が全体を12で示
したセル・アレイ区域と、このセル・アレイ区域12に隣
接する一対の末端周辺区域14,16とを含む。
図示の実施例では行因子信号発生器18（RF）及び駆動
／ブート信号発器20（RLXH）が周辺区域14に形成されて
いる。信号発生器18,20の寸法及び配置は模式的に示し
てあるにすぎない。駆動／ブート信号発生器20の出力が
駆動／ブート信号発生器線22に接続され、これがアレイ
区域12の中央を通る。行因子信号発生器18は複数個の行
因子信号線24（模式的に示す。実際の一例では、こう云
う線24が20本ある）を持ち、これもアレイ区域12の中央
を通って、駆動／ブート信号線22と略平行になる様にし
てある。
／ブート信号発器20（RLXH）が周辺区域14に形成されて
いる。信号発生器18,20の寸法及び配置は模式的に示し
てあるにすぎない。駆動／ブート信号発生器20の出力が
駆動／ブート信号発生器線22に接続され、これがアレイ
区域12の中央を通る。行因子信号発生器18は複数個の行
因子信号線24（模式的に示す。実際の一例では、こう云
う線24が20本ある）を持ち、これもアレイ区域12の中央
を通って、駆動／ブート信号線22と略平行になる様にし
てある。
アレイ区域12が、行及び列に分けて配置された複数個
のDRAMメモリ・セル・アレイ26を持っている。図示の実
施例では、32個のアレイ26が16行及び２列に配置されて
おり、各々のアレイが128Kのメモリ・セルを持ってい
る。最初の５行及び最後の４行だけが示されており、中
間の残りの７行は同じ構造であって、破線の延長線によ
って示されている。アレイ26は、垂直又は列方向には夫
々複数個のセンスアンプ28によって隔てられ、行方向又
は水平方向には、全体を30で示した垂直スペースによっ
て隔てられている。
のDRAMメモリ・セル・アレイ26を持っている。図示の実
施例では、32個のアレイ26が16行及び２列に配置されて
おり、各々のアレイが128Kのメモリ・セルを持ってい
る。最初の５行及び最後の４行だけが示されており、中
間の残りの７行は同じ構造であって、破線の延長線によ
って示されている。アレイ26は、垂直又は列方向には夫
々複数個のセンスアンプ28によって隔てられ、行方向又
は水平方向には、全体を30で示した垂直スペースによっ
て隔てられている。
複数個の行復号器部分32が垂直スペース30の一部分を
占める。アレイ26、センスアンプ28及び行復号器部分32
の配置により、複数個の「穴」34が残り、これは後で説
明する予備復号器及び行冗長復号器を配置する為に使わ
れる。駆動／ブート信号線22及び行因子信号線24は、垂
直スペース30内をチップの長さに沿って通すことが好ま
しい。
占める。アレイ26、センスアンプ28及び行復号器部分32
の配置により、複数個の「穴」34が残り、これは後で説
明する予備復号器及び行冗長復号器を配置する為に使わ
れる。駆動／ブート信号線22及び行因子信号線24は、垂
直スペース30内をチップの長さに沿って通すことが好ま
しい。
第２図には第１図に示す配置の一部分が詳しく示され
ている。セル・アレイ26、センスアンプ28、復号器部分
32、及びこれから説明する予備復号器及び行冗長復号器
を配置する為に専用になる区域が破線で示されている。
行復号器部分32は背中合せの対として配置して、右側の
列の一方のセル・アレイ26aから左側の列の向い合った
セル・アレイ26bまで垂直スペース30を横切って伸びる
ことが好ましい。図示の実施例では、各々の行復号器部
分32に32個の行復号器があり、その１つの行復号器を36
に示してあるが、破線の囲みによって取囲まれている。
各々の行復号器36は駆動／ブート信号線を８本のワード
線のうちの２本に復号する様に作用し得る。４本のワー
ド線はセル・アレイ26aに配置され、残りの４本の行線
はセル・アレイ26bに配置されている。これらのワード
線のうちの２本を38a,38bに示す。
ている。セル・アレイ26、センスアンプ28、復号器部分
32、及びこれから説明する予備復号器及び行冗長復号器
を配置する為に専用になる区域が破線で示されている。
行復号器部分32は背中合せの対として配置して、右側の
列の一方のセル・アレイ26aから左側の列の向い合った
セル・アレイ26bまで垂直スペース30を横切って伸びる
ことが好ましい。図示の実施例では、各々の行復号器部
分32に32個の行復号器があり、その１つの行復号器を36
に示してあるが、破線の囲みによって取囲まれている。
各々の行復号器36は駆動／ブート信号線を８本のワード
線のうちの２本に復号する様に作用し得る。４本のワー
ド線はセル・アレイ26aに配置され、残りの４本の行線
はセル・アレイ26bに配置されている。これらのワード
線のうちの２本を38a,38bに示す。
予備復号器40は夫々の復号器部分32に隣接する様に配
置することが好ましい。予備復号器40は、「穴」34によ
ってできた少なくとも若干の場所を使う様に配置する。
更に各々の復号器部分32は行冗長復号器42を備えてお
り、これは夫々の予備復号器40に隣接した区域に配置す
ることが好ましい。
置することが好ましい。予備復号器40は、「穴」34によ
ってできた少なくとも若干の場所を使う様に配置する。
更に各々の復号器部分32は行冗長復号器42を備えてお
り、これは夫々の予備復号器40に隣接した区域に配置す
ることが好ましい。
駆動／ブート信号（RLXH）発生器線22は、抵抗値を最
小にする為に、２番目の金属にある比較的幅の広い導体
ストラップで構成され、垂直スペース30の中央を伸びる
ことが好ましい。線22は、線22の上にある接続ドッドで
模式的に示す様に、チップの長さに沿って各々の行冗長
復号器42及び各々の予備復号器40に接続される。
小にする為に、２番目の金属にある比較的幅の広い導体
ストラップで構成され、垂直スペース30の中央を伸びる
ことが好ましい。線22は、線22の上にある接続ドッドで
模式的に示す様に、チップの長さに沿って各々の行冗長
復号器42及び各々の予備復号器40に接続される。
行因子（RF）信号線24は大体RLXH信号線22と平行に通
される。20本の行因子信号線24の各々が各々の行冗長復
号器42に接続されるが、選ばれたいくつかの行因子信号
線24だけが任意の１つの予備復号器40及び復号器36に接
続される。行因子信号線24は、後で第３図及び第４図に
ついて更に具体的に説明する復号方式に従って、特定の
予備復号器40又は特定の復号器36に接続される。
される。20本の行因子信号線24の各々が各々の行冗長復
号器42に接続されるが、選ばれたいくつかの行因子信号
線24だけが任意の１つの予備復号器40及び復号器36に接
続される。行因子信号線24は、後で第３図及び第４図に
ついて更に具体的に説明する復号方式に従って、特定の
予備復号器40又は特定の復号器36に接続される。
複数個の予備復号器線44が予備復号器40の中から出
て、全体的に行因子信号線24と平行に配置される。予備
復号器線44は、行因子信号線24と平行な場合は２番目の
金属に形成することが好ましく、それに対して垂直に伸
びる時（この模式図には示してない）には１番目の金属
に形成する。各々の予備復号器線44が、夫々の復号器部
分32で各々の復号器36と交叉して接続される。図示の実
施例では、４本の予備復号器出力線44があり、それが通
す信号をRDD0,RDD1,RDD2,RDD3（第３図参照）と呼ぶ。
て、全体的に行因子信号線24と平行に配置される。予備
復号器線44は、行因子信号線24と平行な場合は２番目の
金属に形成することが好ましく、それに対して垂直に伸
びる時（この模式図には示してない）には１番目の金属
に形成する。各々の予備復号器線44が、夫々の復号器部
分32で各々の復号器36と交叉して接続される。図示の実
施例では、４本の予備復号器出力線44があり、それが通
す信号をRDD0,RDD1,RDD2,RDD3（第３図参照）と呼ぶ。
図示の実施例では、各々の行冗長復号器42は、駆動／
ブート信号を４本の冗長行線46のうちの選ばれた２つに
復号する様に作用し得る。４本の冗長行線46は、必要に
応じて、２対までの正規の行線38の代わりとなる為に設
けられている。ここで述べた行冗長方式が、係属中の米
国特許出願通し番号第265,105号に更に具体的に記載さ
れている。
ブート信号を４本の冗長行線46のうちの選ばれた２つに
復号する様に作用し得る。４本の冗長行線46は、必要に
応じて、２対までの正規の行線38の代わりとなる為に設
けられている。ここで述べた行冗長方式が、係属中の米
国特許出願通し番号第265,105号に更に具体的に記載さ
れている。
第３図には、１つの予備復号器40の詳しい回路図が示
されている。複数個の選ばれた行因子信号線24が予備復
号器回路40に対する入力として接続されており、それが
何になるかは予定の復号方式によって変わる。行因子信
号線RF0乃至RF3が、４つのナンド・ゲート50乃至56の夫
々の入力に接続される。行因子信号線RF0乃至RF3がチッ
プ上の各々の予備復号器回路40に接続される。他方、他
の３つの行因子信号入力線RFI、RFJ,RFKが何になるか
は、それが接続された特定の予備復号器回路40に応じて
変わる。下記の表は、特定の予備復号器40の順番に従っ
て、RFI,RFJ及びRFKが何であるかを示す。
されている。複数個の選ばれた行因子信号線24が予備復
号器回路40に対する入力として接続されており、それが
何になるかは予定の復号方式によって変わる。行因子信
号線RF0乃至RF3が、４つのナンド・ゲート50乃至56の夫
々の入力に接続される。行因子信号線RF0乃至RF3がチッ
プ上の各々の予備復号器回路40に接続される。他方、他
の３つの行因子信号入力線RFI、RFJ,RFKが何になるか
は、それが接続された特定の予備復号器回路40に応じて
変わる。下記の表は、特定の予備復号器40の順番に従っ
て、RFI,RFJ及びRFKが何であるかを示す。
表 1 予備復号器の番号 RFI RFJ RFK 0,8,16,24 RF12 RF13 RF16 1,9,17,25 RF14 RF15 RF16 2,10,18,26 RF12 RF13 RF17 3,11,19,27 RF14 RF15 RF17 4,12,20,28 RF12 RF13 RF18 5,13,21,29 RF14 RF15 RF18 6,14,22,30 RF12 RF13 RF19 7,15,23,31 RF14 RF15 RF19 この為７本の行因子信号線が各々の予備復号器40の入
力に接続され、残りの13個は接続されない。
力に接続され、残りの13個は接続されない。
予備復号器信号出力プリチャージ信号RDPCがＰチャン
ネル形トランジスタ60のゲート58に接続される。トラン
ジスタ60の電流通路が電圧源（Vdd）を選択的に節62に
接続する。別のＰチャンネル形トランジスタ64の電流通
路もVddを節62に接続する様に作用し得る。
ネル形トランジスタ60のゲート58に接続される。トラン
ジスタ60の電流通路が電圧源（Vdd）を選択的に節62に
接続する。別のＰチャンネル形トランジスタ64の電流通
路もVddを節62に接続する様に作用し得る。
Ｎチャンネル形トランジスタ66のドレインが節62に接
続され、そのソースが別のＮチャンネル形トランジスタ
68のドレインに接続される。Ｎチャンネル形トランジス
タ68のソースが節70に接続され、この節が２つのＮチャ
ンネル形トランジスタ72,74のドレインに接続される。
Ｎチャンネル形トランジスタ72,74のソースがアース又
はVssに接続される。行因子信号線RFKがトランジスタ68
のゲートに接続される。トランジスタ72のゲートが信号
線RFIに接続され、トランジスタ74のゲートが信号線RFJ
に接続される。トランジスタ66のゲートが行冗長付能信
号線▲▼に接続される。
続され、そのソースが別のＮチャンネル形トランジスタ
68のドレインに接続される。Ｎチャンネル形トランジス
タ68のソースが節70に接続され、この節が２つのＮチャ
ンネル形トランジスタ72,74のドレインに接続される。
Ｎチャンネル形トランジスタ72,74のソースがアース又
はVssに接続される。行因子信号線RFKがトランジスタ68
のゲートに接続される。トランジスタ72のゲートが信号
線RFIに接続され、トランジスタ74のゲートが信号線RFJ
に接続される。トランジスタ66のゲートが行冗長付能信
号線▲▼に接続される。
節62がインバータ76に対する入力として作用する。イ
ンバータ76の出力が節78に接続され、この節がＰチャン
ネル形トランジスタ64のゲートに接続される。節78はナ
ンド・ゲート50乃至56の２番目の入力にも接続される。
ンバータ76の出力が節78に接続され、この節がＰチャン
ネル形トランジスタ64のゲートに接続される。節78はナ
ンド・ゲート50乃至56の２番目の入力にも接続される。
ナンド・ゲート50乃至56の出力が夫々節80,82,84,86
に接続される。各々の節80乃至86が夫々のインバータ88
乃至94の入力に接続される。各々のインバータ88乃至94
の出力が夫々の大形通過ゲート・トランジスタ96乃至10
2のソースに接続される。各々の通過ゲート・トランジ
スタ96乃至102のゲートがVddに接続される。
に接続される。各々の節80乃至86が夫々のインバータ88
乃至94の入力に接続される。各々のインバータ88乃至94
の出力が夫々の大形通過ゲート・トランジスタ96乃至10
2のソースに接続される。各々の通過ゲート・トランジ
スタ96乃至102のゲートがVddに接続される。
各々の通過ゲート・トランジスタ96,98,100,102のソ
ースが夫々Ｎチャンネル形トランジスタ104,106,108,11
0のゲートに接続される。トランジスタ104乃至110の各
々のソースが駆動／ブート信号線22（RLXH）に接続され
る。トランジスタ104乃至110のドレインが夫々節112,11
4,116,118に接続される。各々の節112乃至118が夫々ア
ース・トランジスタ120,122,124,126のソースに接続さ
れる。アース・トランジスタ120乃至126のドレインがア
ース又はVssに接続される。各々のトランジスタ120乃至
126のゲートが夫々線128乃至134を介して夫々の節80乃
至86に接続される。各々の節112乃至118が夫々の予備復
号器出力線RDD0乃至RDD3に接続される。
ースが夫々Ｎチャンネル形トランジスタ104,106,108,11
0のゲートに接続される。トランジスタ104乃至110の各
々のソースが駆動／ブート信号線22（RLXH）に接続され
る。トランジスタ104乃至110のドレインが夫々節112,11
4,116,118に接続される。各々の節112乃至118が夫々ア
ース・トランジスタ120,122,124,126のソースに接続さ
れる。アース・トランジスタ120乃至126のドレインがア
ース又はVssに接続される。各々のトランジスタ120乃至
126のゲートが夫々線128乃至134を介して夫々の節80乃
至86に接続される。各々の節112乃至118が夫々の予備復
号器出力線RDD0乃至RDD3に接続される。
第４図には、１つの復号器回路36の詳しい回路図が示
されている。復号器回路36は第４図の中心にある付能ト
ランジスタ142,144,146の夫々のゲートに現われる３つ
の行因子信号が高状態であることによって付能される。
トランジスタ142のゲートに接続されるRF線24がRF4乃至
RF7のうちの１つから選ばれる。同様に、トランジスタ1
44のゲートに接続されるRF信号線がRF8乃至RF11から選
ばれ、トランジスタ146のゲートに接続される行因子信
号線24がRF12乃至RF15から選ばれる。このどの線を特定
の復号器回路36に接続するかの選択は、復号器部分32
（第２図）にある特定の復号器回路36が何であるかによ
って変わる。こうすることにより、任意の復号器部分32
にある32個のうちの復号器のうちから１つを選ぶことが
できる。
されている。復号器回路36は第４図の中心にある付能ト
ランジスタ142,144,146の夫々のゲートに現われる３つ
の行因子信号が高状態であることによって付能される。
トランジスタ142のゲートに接続されるRF線24がRF4乃至
RF7のうちの１つから選ばれる。同様に、トランジスタ1
44のゲートに接続されるRF信号線がRF8乃至RF11から選
ばれ、トランジスタ146のゲートに接続される行因子信
号線24がRF12乃至RF15から選ばれる。このどの線を特定
の復号器回路36に接続するかの選択は、復号器部分32
（第２図）にある特定の復号器回路36が何であるかによ
って変わる。こうすることにより、任意の復号器部分32
にある32個のうちの復号器のうちから１つを選ぶことが
できる。
行復号器プリチャージ信号線RDPCがＰチャンネル形ト
ランジスタ148のゲートに接続される。トランジスタ148
の電流通路が電圧源Vddを節150に接続する。節150が左
側及び右側インバータ152,154の入力に接続される。イ
ンバータ154の出力が節156に接続され、この節がＰチャ
ンネル形トランジスタ158のゲートに接続される。トラ
ンジスタ158の電流通路が電圧源Vddを節150に接続す
る。節150は線160,162を介して節164に接続され、更に
線160,166を介して節168に接続される。節150は選択ト
ランジスタ142,144,146の電流通路を介して、Vss、即ち
アースに選択的に接続される。
ランジスタ148のゲートに接続される。トランジスタ148
の電流通路が電圧源Vddを節150に接続する。節150が左
側及び右側インバータ152,154の入力に接続される。イ
ンバータ154の出力が節156に接続され、この節がＰチャ
ンネル形トランジスタ158のゲートに接続される。トラ
ンジスタ158の電流通路が電圧源Vddを節150に接続す
る。節150は線160,162を介して節164に接続され、更に
線160,166を介して節168に接続される。節150は選択ト
ランジスタ142,144,146の電流通路を介して、Vss、即ち
アースに選択的に接続される。
右側インバータの出力節156が４つの通過トランジス
タ170,172,174,176の各各のソースに接続される。トラ
ンジスタ170乃至176のドレインが夫々線178,180,182,18
4に接続される。線178乃至184が夫々のセルフ・ブート
の復号トランジスタ186,188,190,192のゲートに夫々接
続される。
タ170,172,174,176の各各のソースに接続される。トラ
ンジスタ170乃至176のドレインが夫々線178,180,182,18
4に接続される。線178乃至184が夫々のセルフ・ブート
の復号トランジスタ186,188,190,192のゲートに夫々接
続される。
節164が４つの行線アース・トランジスタ194,196,19
8,200の各々のゲートに接続される。アース・トランジ
スタ194乃至200は夫々のワード線の節202,204,206,208
をアースに接続する様に作用し得る。各々の行線の節20
2乃至208が夫々右側アレイの行線ROWL0R,ROWL1R,ROWL2
R,ROWL3Rに夫々接続される。
8,200の各々のゲートに接続される。アース・トランジ
スタ194乃至200は夫々のワード線の節202,204,206,208
をアースに接続する様に作用し得る。各々の行線の節20
2乃至208が夫々右側アレイの行線ROWL0R,ROWL1R,ROWL2
R,ROWL3Rに夫々接続される。
左側アレイに対する復号回路は右側アレイと同様であ
る。左側インバータ152の出力節210が複数個の通過ゲー
ト・トランジスタ212,214,216,218の各々のソースに接
続される。各々の通過ゲート・トランジスタ212乃至218
のドレインが夫々セルフ・ブート復号トランジスタ220,
222,224,226のゲートに接続される。各々の復号トラン
ジスタ220乃至226の電流通路が夫々の予備復号器出力線
RDD0乃至RDD3を夫々左側アレイの行線の節228,230,232,
234に接続する。左側アレイの行線ROWL0L,ROWL1L,ROWL2
L,ROWL3Lが夫々左側アレイの行線の節228乃至234に接続
される。
る。左側インバータ152の出力節210が複数個の通過ゲー
ト・トランジスタ212,214,216,218の各々のソースに接
続される。各々の通過ゲート・トランジスタ212乃至218
のドレインが夫々セルフ・ブート復号トランジスタ220,
222,224,226のゲートに接続される。各々の復号トラン
ジスタ220乃至226の電流通路が夫々の予備復号器出力線
RDD0乃至RDD3を夫々左側アレイの行線の節228,230,232,
234に接続する。左側アレイの行線ROWL0L,ROWL1L,ROWL2
L,ROWL3Lが夫々左側アレイの行線の節228乃至234に接続
される。
左側及び右側行線の選ばれたものに対する駆動／ブー
ト信号の復号は次の通りである。もう一度第１図につい
て説明すると、周辺区域14にある行因子信号発生器18に
より、複数個の行因子信号が発生される。これが選ばれ
た行因子信号線24を通って、チップ10上の各々の復号器
及び予備復号器に達する。行因子信号の高状態が線RF0
乃至RF3のうちの１つ、線RF4乃至RF7のうちの１つ、線R
F8乃至RF11のうちの１つ、線RF12乃至RF15のうちの１
つ、及び線RF16乃至RF19のうちの１つに発生される。次
に第３図を参照すると、前に示した表に示される様に、
選ばれた或る予備復号器回路40のRFI又はRFJがオンであ
って、その為トランジスタ72のゲート又はトランジスタ
74のゲートがターンオンになる。
ト信号の復号は次の通りである。もう一度第１図につい
て説明すると、周辺区域14にある行因子信号発生器18に
より、複数個の行因子信号が発生される。これが選ばれ
た行因子信号線24を通って、チップ10上の各々の復号器
及び予備復号器に達する。行因子信号の高状態が線RF0
乃至RF3のうちの１つ、線RF4乃至RF7のうちの１つ、線R
F8乃至RF11のうちの１つ、線RF12乃至RF15のうちの１
つ、及び線RF16乃至RF19のうちの１つに発生される。次
に第３図を参照すると、前に示した表に示される様に、
選ばれた或る予備復号器回路40のRFI又はRFJがオンであ
って、その為トランジスタ72のゲート又はトランジスタ
74のゲートがターンオンになる。
ここで一時的に第１図に戻ると、図示のDRAMのアーキ
テクチュアーは４象限に分割されており、復号方式は、
その象限にある８個の予備復号器の中から、各々の象限
に対して１つの予備復号器が選ばれる様になっている。
この発明のDRAMは両半分、1/8ずつ、又は予備復号器の
総数の整数商を含むその他の任意の部分に分割すること
もできる。
テクチュアーは４象限に分割されており、復号方式は、
その象限にある８個の予備復号器の中から、各々の象限
に対して１つの予備復号器が選ばれる様になっている。
この発明のDRAMは両半分、1/8ずつ、又は予備復号器の
総数の整数商を含むその他の任意の部分に分割すること
もできる。
第３図について云えば、これは、選ばれた予備復号器
に対し、RFK、及びRFI及びRFJのうちの一方が高状態に
あり、その象限にある８個の予備復号器のうちの残りの
７個はこの付能の組合せを持たないことを意味する。予
備復号器全体が不作動にされない様に、信号▲
▼も高でなければならない。最後に、節62を低に引張る
ことができる様にプリチャージ信号RDPCが高になってＰ
チャンネル形トランジスタ58をオフに切換えなければな
らない。選ばれた予備復号器40の各々では、節62の低状
態が節78の高状態に反転され、それがナンド・ゲート50
乃至56の各々を付能する。行因子信号RF0乃至RF3のうち
の１つだけが高であり、残りは低である。従って、選ば
れた１つのナンド・ゲート出力節80乃至86、例えば節82
が低である。節82の低状態がインバータ90によって、ト
ランジスタ98のドレインに於ける高状態に反転される。
トランジスタ98はこの高状態からVt降下を差引いたもの
を夫々の復号トランジスタ106のゲートに転送する様に
作用し得る。
に対し、RFK、及びRFI及びRFJのうちの一方が高状態に
あり、その象限にある８個の予備復号器のうちの残りの
７個はこの付能の組合せを持たないことを意味する。予
備復号器全体が不作動にされない様に、信号▲
▼も高でなければならない。最後に、節62を低に引張る
ことができる様にプリチャージ信号RDPCが高になってＰ
チャンネル形トランジスタ58をオフに切換えなければな
らない。選ばれた予備復号器40の各々では、節62の低状
態が節78の高状態に反転され、それがナンド・ゲート50
乃至56の各々を付能する。行因子信号RF0乃至RF3のうち
の１つだけが高であり、残りは低である。従って、選ば
れた１つのナンド・ゲート出力節80乃至86、例えば節82
が低である。節82の低状態がインバータ90によって、ト
ランジスタ98のドレインに於ける高状態に反転される。
トランジスタ98はこの高状態からVt降下を差引いたもの
を夫々の復号トランジスタ106のゲートに転送する様に
作用し得る。
ここで第１図に戻って簡単に説明すると、駆動信号RL
XHが周辺区域14からセル・アレイ区域12へ駆動／ブート
信号線22に沿って送られる。第３図に戻って云うと、
（今の例では）ターンオンになっている復号トランジス
タ106が、節RLXH及び節114の両方が上昇する時、そのゲ
ートをVdd+Vtより高くセルフ・ブートし、こうして一杯
のVddが節114に現われることができる様にし、これがRD
D1予備復号器出力線に出力される。
XHが周辺区域14からセル・アレイ区域12へ駆動／ブート
信号線22に沿って送られる。第３図に戻って云うと、
（今の例では）ターンオンになっている復号トランジス
タ106が、節RLXH及び節114の両方が上昇する時、そのゲ
ートをVdd+Vtより高くセルフ・ブートし、こうして一杯
のVddが節114に現われることができる様にし、これがRD
D1予備復号器出力線に出力される。
次に第４図を参照して説明すると、RDD1が左側の復号
トランジスタ222及び右側の復号トランジスタ188の両方
のドレインに現われる。RF信号発生器18（第１図）から
チップの長さに亘って送られてきたRF信号が、チップ上
の各々の復号部分32にある32個の復号器36のうちの１つ
を選択している。各象限にある８個の予備復号器40のう
ちから１つを選択し、１個の復号器40当たり４本のRDD
線のうちの１本のRDD線を選択し、１個の予備復号器40
当たりの32個の復号器36（第２図）のうちの１つの復号
器36を選択すると云う組合せにより、１象限当たり２本
の行線だけが動作状態になる。更に、１象限当たり32個
の復号器36の64個の復号トランジスタだけの寄生静電容
量が、RLXH駆動／ブート信号から見ると、あることにな
る。これは32個の復号器36の残りの192個の復号トラン
ジスタの寄生静電容量は、選ばれた予備復号器40の選択
されなかった部分、言い換えれば、動作状態でない３本
のRDD線によってマスクされるからである。その象限に
ある他の復号トランジスタの全部の寄生静電容量が、そ
の象限にある選択されなかった予備復号器40により、RL
XH駆動／ブート信号からマスクされる。
トランジスタ222及び右側の復号トランジスタ188の両方
のドレインに現われる。RF信号発生器18（第１図）から
チップの長さに亘って送られてきたRF信号が、チップ上
の各々の復号部分32にある32個の復号器36のうちの１つ
を選択している。各象限にある８個の予備復号器40のう
ちから１つを選択し、１個の復号器40当たり４本のRDD
線のうちの１本のRDD線を選択し、１個の予備復号器40
当たりの32個の復号器36（第２図）のうちの１つの復号
器36を選択すると云う組合せにより、１象限当たり２本
の行線だけが動作状態になる。更に、１象限当たり32個
の復号器36の64個の復号トランジスタだけの寄生静電容
量が、RLXH駆動／ブート信号から見ると、あることにな
る。これは32個の復号器36の残りの192個の復号トラン
ジスタの寄生静電容量は、選ばれた予備復号器40の選択
されなかった部分、言い換えれば、動作状態でない３本
のRDD線によってマスクされるからである。その象限に
ある他の復号トランジスタの全部の寄生静電容量が、そ
の象限にある選択されなかった予備復号器40により、RL
XH駆動／ブート信号からマスクされる。
選ばれた復号器36（第４図）にある復号器選択節150
の低状態が、インバータ152,154によって反転され、従
って節156,210に高状態となって現われる。節156,210の
高状態がトランジスタ170,172,174,176,212,214,216,21
8を通過して、右側の復号トランジスタ186乃至192及び
左側の復号トランジスタ220乃至226を作動する。然し、
この結果、トランジスタ186乃至192及び220乃至226のゲ
ートがVdd-Vtにチャージされる時、トランジスタ170乃
至176及び212乃至218の両端にVt降下が生じる。インバ
ータの出力節156の高状態がプリチャージ・トランジス
タ158をターンオフする。プリチャージ・トランジスタ1
48がRDPCの高状態によってターンオフになる。
の低状態が、インバータ152,154によって反転され、従
って節156,210に高状態となって現われる。節156,210の
高状態がトランジスタ170,172,174,176,212,214,216,21
8を通過して、右側の復号トランジスタ186乃至192及び
左側の復号トランジスタ220乃至226を作動する。然し、
この結果、トランジスタ186乃至192及び220乃至226のゲ
ートがVdd-Vtにチャージされる時、トランジスタ170乃
至176及び212乃至218の両端にVt降下が生じる。インバ
ータの出力節156の高状態がプリチャージ・トランジス
タ158をターンオフする。プリチャージ・トランジスタ1
48がRDPCの高状態によってターンオフになる。
選択されなかった復号器36の場合、節150の状態が高
である。この高状態が線160,162,166を介して、右側及
び左側の行線放電トランジスタ194,196,198,200,240,24
2,244,246の各々のゲートに伝達される。従って、右側
の行線の節202乃至208及び左側の行線の節228乃至234は
放電したままである。
である。この高状態が線160,162,166を介して、右側及
び左側の行線放電トランジスタ194,196,198,200,240,24
2,244,246の各々のゲートに伝達される。従って、右側
の行線の節202乃至208及び左側の行線の節228乃至234は
放電したままである。
然し、節150が低であると仮定すると、トランジスタ1
86乃至192及び220乃至226の各々の電流通路が作動され
て、任意の予備復号器出力線RDD0乃至RDD3に現われる高
状態を適当な１組の右側及び左側の行線に伝達する。RD
D1が高で、RDD0,RDD2及びRDD3が低であると云う例で説
明を続けると、高のRDD1信号がトランジスタ188,222の
電流通路を介して夫々左側及び右側の行線の節230,204
に伝達され、これらの節がトランジスタ188,222のゲー
トを少なくともVdd+Vtにセルフ・ブートし、トランジス
タ188,222の両端のVt降下を禁ずる。その為伝送線ROWL1
R及びROWL1Lが駆動信号RLXHによって駆動される。DRAM
サイクルの能動回復部分の間、予備復号器回路40（第３
図）及び復号器回路36（第４図）の復号によって設定さ
れたこの同じ電流通路が、駆動／ブート発生器からこの
後ROWL1R及びROWL1Lに伝達されるブート信号に対して使
われる。
86乃至192及び220乃至226の各々の電流通路が作動され
て、任意の予備復号器出力線RDD0乃至RDD3に現われる高
状態を適当な１組の右側及び左側の行線に伝達する。RD
D1が高で、RDD0,RDD2及びRDD3が低であると云う例で説
明を続けると、高のRDD1信号がトランジスタ188,222の
電流通路を介して夫々左側及び右側の行線の節230,204
に伝達され、これらの節がトランジスタ188,222のゲー
トを少なくともVdd+Vtにセルフ・ブートし、トランジス
タ188,222の両端のVt降下を禁ずる。その為伝送線ROWL1
R及びROWL1Lが駆動信号RLXHによって駆動される。DRAM
サイクルの能動回復部分の間、予備復号器回路40（第３
図）及び復号器回路36（第４図）の復号によって設定さ
れたこの同じ電流通路が、駆動／ブート発生器からこの
後ROWL1R及びROWL1Lに伝達されるブート信号に対して使
われる。
要約すれば、駆動／ブート信号が見る寄生静電容量
が、全ての復号器回路ではなく、小数の復号器回路の寄
生静電容量になる様にする２層復号方式を説明した。予
備復号器回路はチップ上に局部的に配置されているか
ら、過大な消費電力を伴わずに、大域駆動／ブート信号
線を使うことができる。
が、全ての復号器回路ではなく、小数の復号器回路の寄
生静電容量になる様にする２層復号方式を説明した。予
備復号器回路はチップ上に局部的に配置されているか
ら、過大な消費電力を伴わずに、大域駆動／ブート信号
線を使うことができる。
好ましい実施例とその利点を以上詳しく説明したが、
この発明がそれに制限されず、特許請求の範囲の記載の
みによって限定されることを承知されたい。
この発明がそれに制限されず、特許請求の範囲の記載の
みによって限定されることを承知されたい。
この発明は以上の説明に関連して、更に下記の実施態
様を有する。
様を有する。
（１）複数個の行線を持つ集積回路メモリ・アレイにあ
る少なくとも１行のメモリ・セルに関連する行線を駆動
する復号回路に於いて、前記行線を含む集積回路のアレ
イ区域と、該アレイ区域の外部に形成されていて駆動信
号を発生する発生器と、前記アレイ区域内に形成されて
いて、何れも前記駆動信号を受取る様に前記発生器に結
合されている複数個の予備復号器と、各々の予備復号器
に対して前記アレイ区域内に形成されていて、前記複数
個の予備復号器のうちの少なくともアドレスされた１つ
の複数個の出力のうちの１つが、夫々複数個の復号器の
各々に対して予備復号駆動信号を伝達する様に作用し得
る複数個の復号器と、該複数個の復号器のうちの各々の
復号器に結合された夫々複数個の行線とを有し、該復号
器のうちの少なくともアドレスされた１つは少なくとも
１つの前記行線に復号駆動信号を伝達する様に作用し得
る復号回路。
る少なくとも１行のメモリ・セルに関連する行線を駆動
する復号回路に於いて、前記行線を含む集積回路のアレ
イ区域と、該アレイ区域の外部に形成されていて駆動信
号を発生する発生器と、前記アレイ区域内に形成されて
いて、何れも前記駆動信号を受取る様に前記発生器に結
合されている複数個の予備復号器と、各々の予備復号器
に対して前記アレイ区域内に形成されていて、前記複数
個の予備復号器のうちの少なくともアドレスされた１つ
の複数個の出力のうちの１つが、夫々複数個の復号器の
各々に対して予備復号駆動信号を伝達する様に作用し得
る複数個の復号器と、該複数個の復号器のうちの各々の
復号器に結合された夫々複数個の行線とを有し、該復号
器のうちの少なくともアドレスされた１つは少なくとも
１つの前記行線に復号駆動信号を伝達する様に作用し得
る復号回路。
（２）（１）項に記載した復号回路に於いて、前記アレ
イ区域とは別個に形成された集積回路の周辺区域を有
し、前記発生器は該周辺区域内に形成されており、前記
発生器を各々の予備駆動器に結合する駆動信号線と、前
記周辺区域内に形成されていて、各々の予備復号器に結
合されて、それに対してアドレス信号を伝達するアドレ
ス信号発生器とを有し、各々の予備復号器は複数個の予
備復号器出力線を有し、各々の予備復号器は、前記アド
レス信号の夫々予定の組合せに応答して、受取った駆動
信号を前記予備復号器出力線のうちの１つに復号する様
に作用し得ると共に、前記復号器は前記アドレス信号発
生器に結合されて、それからアドレス信号を受取り、各
々の復号器は、前記アドレス信号の予定の組合せを受取
ったことに応答して、予備復号器出力線に受取った駆動
信号を複数個のワード線のうちの少なくとも予め選ばれ
た１つに復号する様に作用し得る復号回路。
イ区域とは別個に形成された集積回路の周辺区域を有
し、前記発生器は該周辺区域内に形成されており、前記
発生器を各々の予備駆動器に結合する駆動信号線と、前
記周辺区域内に形成されていて、各々の予備復号器に結
合されて、それに対してアドレス信号を伝達するアドレ
ス信号発生器とを有し、各々の予備復号器は複数個の予
備復号器出力線を有し、各々の予備復号器は、前記アド
レス信号の夫々予定の組合せに応答して、受取った駆動
信号を前記予備復号器出力線のうちの１つに復号する様
に作用し得ると共に、前記復号器は前記アドレス信号発
生器に結合されて、それからアドレス信号を受取り、各
々の復号器は、前記アドレス信号の予定の組合せを受取
ったことに応答して、予備復号器出力線に受取った駆動
信号を複数個のワード線のうちの少なくとも予め選ばれ
た１つに復号する様に作用し得る復号回路。
（３）（２）項に記載した復号回路に於いて、前記アド
レス信号発生器が受取った外部アドレスに基づいて、複
数個の行因子信号を発生する様に作用し得る復号回路。
レス信号発生器が受取った外部アドレスに基づいて、複
数個の行因子信号を発生する様に作用し得る復号回路。
（４）（３）項に記載した復号回路に於いて、第１組の
行因子信号が前記予備復号器出力のうちの１つを選択し
て、それを介して予備復号駆動信号を伝達する様に作用
し得ると共に、第２組の行因子信号がアドレスされた予
備復号器によって、前記駆動信号を前記予備復号器出力
のうちの１つに予備復号することができる様に作用し得
る復号回路。
行因子信号が前記予備復号器出力のうちの１つを選択し
て、それを介して予備復号駆動信号を伝達する様に作用
し得ると共に、第２組の行因子信号がアドレスされた予
備復号器によって、前記駆動信号を前記予備復号器出力
のうちの１つに予備復号することができる様に作用し得
る復号回路。
（５）（４）項に記載した復号回路に於いて、前記第２
組の行因子信号が夫々の行因子信号線を介して前記予備
復号器に伝達され、前記第２組は複数個の部分集合で構
成され、各々の予備復号器が各々の部分信号からの行因
子信号に対応する行因子信号線に結合されている復号回
路。
組の行因子信号が夫々の行因子信号線を介して前記予備
復号器に伝達され、前記第２組は複数個の部分集合で構
成され、各々の予備復号器が各々の部分信号からの行因
子信号に対応する行因子信号線に結合されている復号回
路。
（６）（３）項に記載した復号回路に於いて、各々の復
号器が夫々の行因子信号を伝える複数個の行因子信号線
の選ばれた線に結合され、前記予備復号器出力の各々に
対応する整数のワード線が前記復号器に結合され、該復
号器は選ばれた行因子信号線からの予定の信号を受取っ
たことに応答して、１つの予備復号器出力からの駆動信
号を対応する１つのワード線に復号する様に作用し得る
復号回路。
号器が夫々の行因子信号を伝える複数個の行因子信号線
の選ばれた線に結合され、前記予備復号器出力の各々に
対応する整数のワード線が前記復号器に結合され、該復
号器は選ばれた行因子信号線からの予定の信号を受取っ
たことに応答して、１つの予備復号器出力からの駆動信
号を対応する１つのワード線に復号する様に作用し得る
復号回路。
（７）（５）項に記載した復号回路に於いて、各々の復
号器は夫々の予備復号器の出力からの予備復号信号を、
それに結合された夫々２本の行線に復号する様に作用し
得る復号回路。
号器は夫々の予備復号器の出力からの予備復号信号を、
それに結合された夫々２本の行線に復号する様に作用し
得る復号回路。
（８）チップのアレイ区域内で半導体層の面に複数個の
平行な行及び列に分けて形成されたメモリ・セルの複数
個（ｍ個）のアレイと、各々のアレイが行方向の次に隣
合うアレイから少なくとも１つの当該復号器部分だけ隔
たる様な複数個（ｍ個）の復号器部分と、前記アレイ区
域内に形成されていて、各々の行予備復号器が夫々の復
号器部分の近くに形成されている様な複数個（ｍ個）の
予備復号器と、各々のアレイに対し、該アレイに隣接し
て夫々の復号器部分の中に形成されていて、各々のアレ
イの中に形成された複数個（ｐ個）の行線が当該行復号
器に結合されていて、各々（p/n）個の行線のうちのア
ドレスされた１つを駆動する様に作用し得る複数個（ｎ
個）の行復号器と、前記アレイ区域内で各々の予備復号
器に結合された駆動／ブート信号線と、前記アレイ区域
の外部に形成されていて、前記駆動ブート信号線に駆動
及びブート信号を発生する様に作用し得る駆動／ブート
発生器と、前記面に形成されると共に、前記復号器及び
予備復号器に結合されていて、それに対して行因子信号
を伝達する行因子信号発生器とを有し、該行因子信号
は、整数個の商の前記予備復号器及び各々の復号器部分
にある少なくとも１つの復号器を作動して、前記商の整
数倍に等しい数の行線に対して駆動及びブート信号を復
号するように作用し得るメモリ・チップ。
平行な行及び列に分けて形成されたメモリ・セルの複数
個（ｍ個）のアレイと、各々のアレイが行方向の次に隣
合うアレイから少なくとも１つの当該復号器部分だけ隔
たる様な複数個（ｍ個）の復号器部分と、前記アレイ区
域内に形成されていて、各々の行予備復号器が夫々の復
号器部分の近くに形成されている様な複数個（ｍ個）の
予備復号器と、各々のアレイに対し、該アレイに隣接し
て夫々の復号器部分の中に形成されていて、各々のアレ
イの中に形成された複数個（ｐ個）の行線が当該行復号
器に結合されていて、各々（p/n）個の行線のうちのア
ドレスされた１つを駆動する様に作用し得る複数個（ｎ
個）の行復号器と、前記アレイ区域内で各々の予備復号
器に結合された駆動／ブート信号線と、前記アレイ区域
の外部に形成されていて、前記駆動ブート信号線に駆動
及びブート信号を発生する様に作用し得る駆動／ブート
発生器と、前記面に形成されると共に、前記復号器及び
予備復号器に結合されていて、それに対して行因子信号
を伝達する行因子信号発生器とを有し、該行因子信号
は、整数個の商の前記予備復号器及び各々の復号器部分
にある少なくとも１つの復号器を作動して、前記商の整
数倍に等しい数の行線に対して駆動及びブート信号を復
号するように作用し得るメモリ・チップ。
（９）（８）項に記載したメモリ・チップに於いて、全
体的に別方向に平行に形成されていて、前記行因子信号
発生器に結合された複数個の行因子信号線を有し、各々
の復号器及び予備復号器は選ばれた行因子信号線に結合
されており、更に、各々の予備復号器に対し、その出力
に結合されると共に対応する復号器部分にある各々の復
号器に結合された複数個の予備復号器線を有し、予め選
ばれた第１組の行因子信号は対応する予備復号器を作動
して、前記予備復号器線の１つの駆動信号を前記対応す
る部分にある復号器に伝達する様に作用し得ると共に、
予め選ばれた第２組の行因子信号は各々の復号器部分に
ある１つの復号器を付能して、該付能された１つの復号
器に結合された予備復号器線から受取った駆動信号を前
記付能された１つに結合された複数個の行線に伝達する
様に作用することができ、最後に記載した行線の１つが
各々の列に配置されているメモリ・チップ。
体的に別方向に平行に形成されていて、前記行因子信号
発生器に結合された複数個の行因子信号線を有し、各々
の復号器及び予備復号器は選ばれた行因子信号線に結合
されており、更に、各々の予備復号器に対し、その出力
に結合されると共に対応する復号器部分にある各々の復
号器に結合された複数個の予備復号器線を有し、予め選
ばれた第１組の行因子信号は対応する予備復号器を作動
して、前記予備復号器線の１つの駆動信号を前記対応す
る部分にある復号器に伝達する様に作用し得ると共に、
予め選ばれた第２組の行因子信号は各々の復号器部分に
ある１つの復号器を付能して、該付能された１つの復号
器に結合された予備復号器線から受取った駆動信号を前
記付能された１つに結合された複数個の行線に伝達する
様に作用することができ、最後に記載した行線の１つが
各々の列に配置されているメモリ・チップ。
（10）（８）項に記載したメモリ・チップに於いて、前
記アレイの列が左側の列及び右側の列で構成され、垂直
スペースが左側の列を右側の列から分離しており、前記
左側の列にある各々のアレイは前記右側の列にある対応
するアレイを有し、前記アレイは前記列方向の幅を持
ち、各行のアレイに対し、前記垂直スペースに２つの復
号器部分が配置されていて、互いに隣接して左側のアレ
イから右側のアレイへ伸び、前記駆動／ブート信号線が
前記アレイの間の垂直スペースに通されて、各々の予備
復号器に接続されるメモリ・チップ。
記アレイの列が左側の列及び右側の列で構成され、垂直
スペースが左側の列を右側の列から分離しており、前記
左側の列にある各々のアレイは前記右側の列にある対応
するアレイを有し、前記アレイは前記列方向の幅を持
ち、各行のアレイに対し、前記垂直スペースに２つの復
号器部分が配置されていて、互いに隣接して左側のアレ
イから右側のアレイへ伸び、前記駆動／ブート信号線が
前記アレイの間の垂直スペースに通されて、各々の予備
復号器に接続されるメモリ・チップ。
（11）（10）項に記載したメモリ・チップに於いて、前
記行因子信号発生器に結合された複数個の行因子信号線
を有し、該行因子信号線は全体的に前記垂直スペース内
で平行に通されていて、各々の復号器及び各々の予備復
号器が選ばれた行因子信号線に接続されることによっ
て、それに現われる行因子信号が各々の復号器部分にあ
る前記１つの復号器及び前記商の予備復号器を作動し
て、駆動及びブート信号を選ばれた行線に復号すること
ができる様にしたメモリ・チップ。
記行因子信号発生器に結合された複数個の行因子信号線
を有し、該行因子信号線は全体的に前記垂直スペース内
で平行に通されていて、各々の復号器及び各々の予備復
号器が選ばれた行因子信号線に接続されることによっ
て、それに現われる行因子信号が各々の復号器部分にあ
る前記１つの復号器及び前記商の予備復号器を作動し
て、駆動及びブート信号を選ばれた行線に復号すること
ができる様にしたメモリ・チップ。
（12）複数個の行線を持つ集積回路メモリ・アレイにあ
る少なくとも１行のメモリ・セルに関連する行線を駆動
する方法に於いて、前記セルを含むアレイ区域内に形成
された複数個の予備復号器の各々に対して駆動信号を伝
達し、少なくとも１つの予備復号器を作動して、複数個
の予備復号器出力線のうちの予め選ばれた１つに駆動信
号を復号し、前記予め選ばれた１つの予備復号器出力線
上の駆動信号を、前記アレイ区域内に形成された複数個
の復号器の各々に伝達し、少なくとも１つの復号器を作
動して、前記予め選ばれた１つの予備復号器出力線から
の駆動信号を、前記１つの復号器に結合された複数個の
行線のうちの少なくとも予め選ばれた１つに復号し、該
駆動信号を使って前記予め選ばれた１つの行線を駆動す
る工程を含む方法。
る少なくとも１行のメモリ・セルに関連する行線を駆動
する方法に於いて、前記セルを含むアレイ区域内に形成
された複数個の予備復号器の各々に対して駆動信号を伝
達し、少なくとも１つの予備復号器を作動して、複数個
の予備復号器出力線のうちの予め選ばれた１つに駆動信
号を復号し、前記予め選ばれた１つの予備復号器出力線
上の駆動信号を、前記アレイ区域内に形成された複数個
の復号器の各々に伝達し、少なくとも１つの復号器を作
動して、前記予め選ばれた１つの予備復号器出力線から
の駆動信号を、前記１つの復号器に結合された複数個の
行線のうちの少なくとも予め選ばれた１つに復号し、該
駆動信号を使って前記予め選ばれた１つの行線を駆動す
る工程を含む方法。
（13）（12）項に記載した方法に於いて、アレイ区域の
外部に形成された駆動信号発生器を使って、駆動信号を
発生する工程を含む方法。
外部に形成された駆動信号発生器を使って、駆動信号を
発生する工程を含む方法。
（14）（12）項に記載した方法に於いて、予定のアドレ
ス信号により、１つの予備復号器及び１つの復号器を作
動する工程を含む方法。
ス信号により、１つの予備復号器及び１つの復号器を作
動する工程を含む方法。
（15）（14）項に記載した方法に於いて、複数個の予定
のアドレスのうちの何れかを受取ったことに基づいて、
複数個の行因子信号を発生し、予め選ばれた行因子信号
を使って、１つの予備復号器を作動し、予め選ばれた行
因子信号を使って、１つの復号器を作動する工程を含む
方法。
のアドレスのうちの何れかを受取ったことに基づいて、
複数個の行因子信号を発生し、予め選ばれた行因子信号
を使って、１つの予備復号器を作動し、予め選ばれた行
因子信号を使って、１つの復号器を作動する工程を含む
方法。
（16）（15）項に記載した方法に於いて、第１組の行因
子信号からの行因子信号を使って、予め選ばれた１つの
予備復号器出力線を選択し、第２組の行因子信号から選
ばれた行因子信号を使って、１つの復号器を作動する工
程を含む方法。
子信号からの行因子信号を使って、予め選ばれた１つの
予備復号器出力線を選択し、第２組の行因子信号から選
ばれた行因子信号を使って、１つの復号器を作動する工
程を含む方法。
（17）（12）項に記載した方法に於いて、集積回路メモ
リ・アレイを、何れも予備復号器、復号器及び行線を持
つ同様な複数個の部分区域に分割し、各々の部分区域に
ある１つの予備復号器を作動し、セル・アレイ区域にあ
る複数個の復号器部分の各各にある１つの復号器を作動
し、各々の部分が夫夫の予備復号器に対応している工程
を含む方法。
リ・アレイを、何れも予備復号器、復号器及び行線を持
つ同様な複数個の部分区域に分割し、各々の部分区域に
ある１つの予備復号器を作動し、セル・アレイ区域にあ
る複数個の復号器部分の各各にある１つの復号器を作動
し、各々の部分が夫夫の予備復号器に対応している工程
を含む方法。
（18）（12）項に記載した方法に於いて、駆動信号発生
器によって発生されたブート信号を使って、予め選ばれ
た１つの行線をブートし、予め選ばれた１つの予備復号
器及び１つの復号器を用いて、行線に対して復号する工
程を含む方法。
器によって発生されたブート信号を使って、予め選ばれ
た１つの行線をブートし、予め選ばれた１つの予備復号
器及び１つの復号器を用いて、行線に対して復号する工
程を含む方法。
（19）複数個の行線を持つ集積回路メモリ・アレイ（1
0）にある少なくとも１行のメモリ・セルに関連する行
線（38a,38b）が、最初にチップ（10）の周辺区域（1
4）に形成された駆動信号発生器（20）を使って、この
駆動信号を発生することにより、駆動／ブート発生器信
号（RLXH）によって駆動される。駆動信号（RLXH）が、
メモリ・セルアレイ区域（12）内に形成された複数個の
予備復号器（40）の各々に伝達される。少なくとも１つ
の予備復号器（40）が作動されて、予定のアドレス信号
（RF0乃至RF19）に応答して、駆動信号（RLXH）を複数
個の予備復号器出力線（RDD0乃至RDD3）のうちの予め選
ばれた１つに復号する。駆動信号（RLXH）がアレイ区域
（12）内に形成された複数個の復号器（36）の各々にア
ドレスされた予備復号器出力線（44）を介して伝達され
る。予定のアドレス信号（RF0乃至RF19）に応答して、
少なくとも１つの復号器（36）が作動されて、アドレス
された予備復号器出力線（RDD0乃至RDD3）からの駆動信
号（RLXH）を複数個の行線（38a,38b）のうちの少なく
ともアドレスされた１つに復号する。その後、復号され
た駆動／ブート信号（RLXH）を使って、予め選ばれた行
線（38a,38b）が駆動されブートされる。
0）にある少なくとも１行のメモリ・セルに関連する行
線（38a,38b）が、最初にチップ（10）の周辺区域（1
4）に形成された駆動信号発生器（20）を使って、この
駆動信号を発生することにより、駆動／ブート発生器信
号（RLXH）によって駆動される。駆動信号（RLXH）が、
メモリ・セルアレイ区域（12）内に形成された複数個の
予備復号器（40）の各々に伝達される。少なくとも１つ
の予備復号器（40）が作動されて、予定のアドレス信号
（RF0乃至RF19）に応答して、駆動信号（RLXH）を複数
個の予備復号器出力線（RDD0乃至RDD3）のうちの予め選
ばれた１つに復号する。駆動信号（RLXH）がアレイ区域
（12）内に形成された複数個の復号器（36）の各々にア
ドレスされた予備復号器出力線（44）を介して伝達され
る。予定のアドレス信号（RF0乃至RF19）に応答して、
少なくとも１つの復号器（36）が作動されて、アドレス
された予備復号器出力線（RDD0乃至RDD3）からの駆動信
号（RLXH）を複数個の行線（38a,38b）のうちの少なく
ともアドレスされた１つに復号する。その後、復号され
た駆動／ブート信号（RLXH）を使って、予め選ばれた行
線（38a,38b）が駆動されブートされる。
第１図はこの発明の４メガビットのDRAMを示す部分的な
簡略平面配置図、第２図は第１図に示したDRAMの小さな
一部分の電気的な配置を示す回路図、第３図はこの発明
の１個の予備復号器の詳しい回路図、第４図はこの発明
の１個の復号器の詳しい回路図である。 主な符号の説明 12:セル・アレイ区域 14,16:末端周辺区域 18:行因子信号発生器 20:駆動／ブート信号発生器 26:DRAMメモリ・セル・アレイ 28:センスアンプ 32:行復号器部分 36:行復号器 40:予備復号器
簡略平面配置図、第２図は第１図に示したDRAMの小さな
一部分の電気的な配置を示す回路図、第３図はこの発明
の１個の予備復号器の詳しい回路図、第４図はこの発明
の１個の復号器の詳しい回路図である。 主な符号の説明 12:セル・アレイ区域 14,16:末端周辺区域 18:行因子信号発生器 20:駆動／ブート信号発生器 26:DRAMメモリ・セル・アレイ 28:センスアンプ 32:行復号器部分 36:行復号器 40:予備復号器
フロントページの続き (72)発明者 ジミー ディー．チルダーズ アメリカ合衆国テキサス州ミズリーシイ ティ，クエイル ブライアー 16707 (56)参考文献 特開 昭63−138599（ＪＰ，Ａ) 特開 昭63−160095（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の行線を有する集積回路メモリアレイ
におけるメモリセルの少なくとも１つの行に関連した行
線を駆動するための復号回路であって、 前記行線を含む集積回路のアレイ区域と、 前記アレイ区域領域の外部に形成され、駆動／ブート信
号を発生する発生器と、 複数組のアドレス信号を生成するアドレス信号発生器で
あって、複数の外部アドレス信号に応答して唯一のアク
テイブなアドレス信号を有する組を複数組生成する、前
記アドレス信号発生器と、 前記アレイ区域に形成された複数のプリデコーダであっ
て、各プリデコーダは前記駆動／ブート信号を受け取る
ために前記駆動／ブート信号を発生する発生器に結合さ
れ、前記複数のプリデコーダのうちのアドレスされたプ
リデコーダが前記複数組のうちの第１の組のアドレス信
号からの少なくともアクテイブなアドレス信号によって
選択される、複数のプリデコーダと、 各プリデコーダに対して前記アレイ区域に形成された複
数のデコーダであって、前記アドレス選択されたプリデ
コーダの複数出力のうちの１出力がプリデコードされた
駆動／ブート信号を、前記第１の組とは異なるアドレス
信号を有する第２の組のアドレス信号からの少なくとも
アクテイブなアドレス信号によって選択されたデコーダ
に伝達するように作用し得る、前記複数のデコーダと、 前記複数のデコーダの各々に結合された複数の行線であ
って、前記アドレス選択されたデコーダがデコードされ
た駆動／ブート信号を前記複数の行線の少なくとも１つ
に伝達するように作用し得る、前記複数の行線と、を有
する復号回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26440488A | 1988-10-28 | 1988-10-28 | |
| US264404 | 1988-10-28 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11310930A Division JP2000100167A (ja) | 1988-10-28 | 1999-11-01 | メモリチップと行線を駆動する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177080A JPH02177080A (ja) | 1990-07-10 |
| JP3020966B2 true JP3020966B2 (ja) | 2000-03-15 |
Family
ID=23005929
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281613A Expired - Lifetime JP3020966B2 (ja) | 1988-10-28 | 1989-10-27 | 復号回路とメモリ・チップと行線を駆動する方法 |
| JP11310930A Pending JP2000100167A (ja) | 1988-10-28 | 1999-11-01 | メモリチップと行線を駆動する方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11310930A Pending JP2000100167A (ja) | 1988-10-28 | 1999-11-01 | メモリチップと行線を駆動する方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (2) | EP0632461B1 (ja) |
| JP (2) | JP3020966B2 (ja) |
| KR (1) | KR0143237B1 (ja) |
| DE (2) | DE68928589T2 (ja) |
| HK (1) | HK1017577A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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