JPS62195786A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型ＲＡＭに関するもので、た
とえば、ダミーセルを有するものに利用して特に有効な
技術に関するものである。

〔従来の技術〕

２ビットのアドレス信号とワード線選択タイミング信号
から４通りのワード線選択タイミング信号を形成するプ
リデコーダ回路を用いたダイナミック型ＲＡＭが、たと
えば特開昭５９−１８８８８２号公報によって公知であ
る。

第４図には、上記プリデコード方式を用いた従来のダイ
ナミック型ＲＡＭにおけるメモリセルとワード線周辺回
路の配置を説明するための回路図が示されている。図示
するように、Ｏ印で示されるメモリセルは、カラムアド
レスに対応して設けられる相補データ線対ＤＬｊ、ＤＬ
ｊとロウアドレスに対応して設けられるワード線との交
点に結合されるが、メモリとしての動作マージンを向上
させ、またメモリアレイやワード線周辺回路を効率的に
レイアウトするため次のような規則性をもって配置され
る。すなわち、メモリセルはワード線と相補データ線対
Ｄｒ、ｊ、ｖｂ３の一方との交点に、２個づつ交互に結
合され、どちらかの相補データ線に結合されたメモリセ
ルがワード線により選択された場合、他の一方の相補デ
ータ線に結合されるダミーセルがダミーワード線により
選択される。また、プリデコーダＲＤＣＲ１によるワー
ド線選択タイミング信号φｘ００〜φに１１を効率的に
駆動ＭＯＳＦＥＴに供給するため、ワード線は４本づつ
交互に逆の順序になるようにアドレスが割り当てられる
。

〔発明が解決しようとする問題点〕

本発明者等は、上記のワード線配置としたプリデコード
方式のダイナミック型ＲＡＭにおいて、次のような問題
があることを発見した。すなわち、第４図に示す従来の
ワード線配置において、ダミーワード線を選択する論理
条件は ＤＷＬ−ｘａｌ　幸ｘａ２　＋ｘａｌ　・ｘａ２となり
、ロウアドレス信号のうち下位から第２ビット目のｘａ
ｌと第３ビット目のｘａ２を必要とする。

このため、ダミーワード線を指定するために、ロウアド
レス信号を直接引回しするか、あるいはプリデコーダＲ
ＤＣＲＩによって形成されたワード線選択タイミング信
号φｘｏＯ〜φｘｌｌをもとのロウアドレス信号に戻さ
なくてはてらないという無駄が生じる。

この発明の目的は、効率的なレイアウトを施したダイナ
ミック型ＲＡＭを提供することにある。

Ｃ問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
ロウアドレス信号の一部とワード線タイミング信号とを
受けるプリデコーダ回路により形成される複数のワード
線選択タイミング信号を受ける複数の駆動ＭＯＳ　Ｆ　
ＥＴを１つの単位として、隣接する単位の駆動ＭＯＳＦ
ＥＴのうち、同じワード線選択タイミング信号が供給さ
れる駆動ＭＯＳ　Ｆ　ＥＴがワード線の延長方向に対し
て左右対称になるように配置し、また上記単位の駆動Ｍ
ＯＳＦＥＴに対応されたワード線に結合されるメモリセ
ルが、ワード線の延長方向に対して左右対称になるよう
に配置するものである。

〔作　　用〕

上記した手段によれば、ダミーワード線を選択するため
の論理条件はロウアドレス信号の下位２ビットのみによ
るため、プリデコード方式を生かしかつ効率的なワード
線レイアウトとしたダイナミック型ＲＡＭ等の半導体記
憶装置が実現できるものである。

〔実施例〕

第３図には、この発明に係るダイナミック型ＲＡＭの一
実施例のブロック図が示されている。同図に示した実施
例では、ＮチャンネルＭＯＳＦＥＴを代表とするＴ　Ｇ
　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａｔｅｄＧａｔｅ　Ｆｉ
ｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　）を
例にして説明する。

１ビットのメモリセルＭＣは、その代表として示されて
いるように情ｆＩＩａ蓄積用キャパシタＣ８とアドレス
選択用ＭＯＳＦＥＴＱｍとからなり、論理“１”、“０
″の情報はキャパシタＣｓに電荷が有るか無いかの形で
記憶される。

情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのように変化するかをセンスすることによって行
われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積。

大容量のメモリマトリックスにしであるため、上記キャ
パシタＣｓと、共通データ線ＤＬの図示しない浮遊容量
ＣＯとの比Ｃｓ　／　Ｇ　ｏは非常に小さな値になる。

したがって、上記キャパシタＣｓに蓄積された電荷量に
よるデータ線ＤＬの電位変化は、非常に微少な信号とな
っている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯＳＦＥＴ
Ｑｄ’によって接地電位に充電される。このように、キ
ャパシタＣｄは、キャパシタＣｓの約半分の容量値に設
定されているので、メモリセルＭＣからの読み出し信号
のほぼ半分に等しい基準電圧を形成することになる。

相補データ線対ＤＬ、百工に結合されるメモリセルの数
は、検出精度を上げるため等しくされ、ＤＬ、ＤＬのそ
れぞれに１個ずつのダミーセルが結合されている。また
、各メモリセルＭＣは、１本のワード線ＷＬと相補デー
タ線対ＤＬ、ＤＬの一方との交点に結合される。各ワー
ド線ＷＬは双方のデータ線対と交差しているので、ワー
ド線ＷＬに生じる雑音成分が静電結合によりデータ線に
のっても、その雑音成分が双方のデータ線ＤＬ。

「丁に等しく現れ、後述する差動型のセンスアンプＳＡ
によって相殺される。アドレッシングにおいて、相補デ
ータ線対ＤＬ、’σＴの一方に結合されたメモリセルＭ
Ｃが選択された場合、他の一方のデータ線には必ずダミ
ーセルＤＣが結合されるように一対のダミーワード線Ｄ
ＷＬ、ＤＷＬの一方が選択される。

センスアンプＳＡは、一対の交差接続されたＭ　・０３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還動作により、
相補データ線対ＤＬ、ＤＬに現れた微少な信号を差動的
に増幅する。この正帰還動作は、２段階に分けておこな
われる。すなわち、比較的小さいコンダクタンスにされ
たＭＯＳＦＥＴＱ７が比較的早いタイミング信号φｐａ
ｌによって導通し始めると同時に正帰還動作が開始され
、アドレッシングによって相補データ線対ＤＬ、ＤＬに
与えられた電位差に基づき、高い方のデータ線電位は遅
い速度で、低い方のそれは速い速度で共にその差が広が
りながら下降していく。この時、上記電圧差がある程度
大きくなったタイミングで比較的大きいコンダクタンス
にされたＭＯＳＦＥＴＱ８がタイミング信号φｐａ２に
よって導通するので、上記低い方のデータ線電位が惣速
に低下する。このように２段階にわけてセンスアンプＳ
Ａの動作を行わせることによって、上記高い方の電位落
ち込みを防止する。こうして低い方の電位が交差結合Ｍ
ＯＳＦＥＴのしきい値電圧以下に低下したとき正帰還動
作が終了し、高い方の電位の下降は電源電圧Ｖｃｃより
低く上記しきい値電圧より高い電位に留まるとともに、
低い方の電位は最終的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベルもしくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブースト（昇圧）する働きがある。

同図において代表として示されているデータ線対ＤＬ、
ｒ下は、カラムスイッチＣＷを構成するＭＯＳＦＥＴＱ
３．Ｑ４を介して共通相補データ線対ＣＤＬ、σＤＬに
接続される。他の代表として示されているデータ線対も
同様なＭＯＳＦＥＴＱ５．Ｑ６を介して共通相補データ
線対ＣＤＬ。

ＣＤＬに接続される。

この共通相補データ線ＣＤＬ、てＴ１には、データ出力
バッファＤＯＢの入力端子が結合されている。メモリセ
ルからの読み出し信号は、データ出力バッファＤＯＢを
介して外部端子Ｄｏｕｔへ送出される。すなわち、読み
出し動作ならば、データ出力バッファＤＯＢはそのタイ
ミング信号ｐｒｕによって動作状態にされ、上記メモリ
セルからの読み出し信号を増幅して外部端子Ｄｏｕｔか
ら送出する。なお、書込み動作なら、上記タイミング信
号ｉによってデータ出力バッファＤＯＢの出力はハイイ
ンピーダンス状態される。

上記共通相補データ線ＣＤＬ、ＣＤＬは、データ人カバ
ソファＤＩＢの出力端子にも結合される。

書込み動作ならば、データ入カバソファＤＩＢは、その
タイミング信号φｒｗによって動作状態にされ、外部端
子Ｄｉｎから供給された書込み信号に従った相補書込み
信号を形成し、これを上記共通相補データ線ＣＤＬ、τ
百１に伝えることにより、選択されたメモリセルへの入
力データの書込みが行われる。なお、読み出し動作なら
、上記タイミング信号φｒｗによってデータ入カバソフ
ァＤＩＢの出力はハイインピーダンス状態にされる。

ロウアドレスバッファＲ−ＡＤＨは、外部端子から供給
され九ロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング制御回路ＴＣにより形成されたタイミ
ング信号φａｒにより動作状態にされ、その動作状態に
おいて上記ロウアドレスストローブ信号ＲＡＳに同期し
て外部端子から供給されたアドレス信号ＡＸＯ＝ＡＸＬ
を取す込み、それを保持するとともに内部相補アドレス
信号ａ　ｘ　Ｑ〜ａｘｉを形成して次のロウアドレスデ
コーダＲ−ＤＣＲ１およびＲ−ＤＣＲ２に伝える。

ここで、上記外部端子から供給されたアドレス信号ＡＸ
Ｏと同相の内部アドレス信号ａｘＱと逆相の内部アドレ
ス信号ａＸＯとを合わせて相補アドレス信号ａｘＯのよ
うに表している（以下、同じ）。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２段
階のデコードな行うプリデコーダＲ−ＤＣＲＩと２次デ
コーダＲ−ＤＣＲ２との組み合わせによって構成され、
２次デコーダＲ−ＤＣＲ２は４本のワード線ごとに設け
られる単位デコーダＵＤＣＲＯ〜ＵＤＣＲｍにより構成
される。第３図には、２次ロウデコーダＲ−ＤＣＲ２の
第１の単位デコーダＵＤＣＲＯが代表として示されてい
る。図において、単位デコーダＵＤＣＲＯは内部相補ア
ドレス信号ａｘ２〜ａｘｉを受けるＮチャンネルＭＯＳ
ＦＥＴＱＩ　２〜Ｑｌ　ｎと、ＰチャンネルＭＯＳＦＥ
ＴＱＩ　１とで構成された０Ｍ０３回路によるＮＡＮＤ
　（ナンド）ゲート回路とＣＭＯＳインバータ回路Ｎ１
により構成される。このＮＡＮＤゲートにより上記４本
のワード線で構成されるワード線群を選択するための選
択信号が形成される。このＮＡＮＤゲート回路の出力は
、ＣＭＯＳインバータＮ１で反転され、カットオフ用の
ＮチャンネルＭＯＳＦＥＴＱ２０−Ｑ２３を経てワード
線駆動ＭＯＳＦＥＴＱＷＯ〜ＱＷ３のゲートに伝えられ
る。

プリデコーダＲ−ＤＣＲ１は、その具体的回路を図示し
ないが、２ビ・ノドの相補アドレス信号ａｘＱ、ａマ「
及びａｘｌ、ａｘｌで形成されたデコード信号とワード
線選択タイミング信号φＸから４通りのワード線選択タ
イミング信号φｘ００ないしφｘｌｌを形成する。これ
らのワード線選択りイミング信号φｘＯＯ〜φｘｌｌは
、全てのワード線駆動回路ＷＤＯ〜ＷＤｍに伝えられる
。特に制限されないが、タイミング信号φｘ００は、ア
ドレス信号ａｘＱおよびａｘｌがロウレベルにされてい
るとき、タイミング信号φＸに同期してハイレベルにさ
れる。同様に、タイミング信号φＸ０１、φｘｌＯおよ
びφｘｌｌは、それぞれアドレス信号丁１了とａｘｌ、
ａｘＯとｒマゴ、およびａｘＱとａｘｌがハイレベルに
されているときタイミング信号φＸに同期してハイレベ
ルとなる。

ロウデコーダをロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ
２のように２段階構成とすることによって、ロウデコー
ダＲ−ＤＣＲ２の単位デコーダＵＤＣＲのピッチ（間隔
）とワード線のピッチとを合わせることができる。その
結果、半導体基板上の空間を効率的に活かすことができ
る。

一方、カラムアドレスバッツァＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ信号ＣＡＳに
基づいて後述するタイミング制御回路ＴＣにより形成さ
れたタイミング信号φ８Ｃに　Ｓ より動作状態にされ、その動作状態において上記カラム
アドレスストローブ信号ＣＡＳに同期して外部端子から
供給されたアドレス信号ＡＹＯ〜ＡＹｉを取り込み、そ
れを保持するととに内部相補アドレス信号ａｙＱ〜工ｙ
ｉを形成してカラムアドレスデコーダＣ−ＤＣＨに伝え
る。

カラムデコーダＣ−ＤＣＲは、カラムアドレスバッツァ
Ｃ−ＡＤＨから供給される内部相補アドレス信号ａｙＯ
〜土３ｒｉを解読し、データ線選択タイミング信号φｙ
に同期してカラム選択タイミング信号を形成し、上記カ
ラムスイッチＣ−５Ｗに供給する。

タイミング制御回路ＴＣは、外部端子を通して供給され
るロウアドレスストローブ信号ＲＡＳ、カラムアドレス
ストローブ信号ＣＡＳおよびライトイネーブル信号五を
受けて、各種の内部タイミング信号を形成する。

第１図には、上記ダイナミック型ＲＡＭにおけるメモリ
セルおよびワード線周辺回路の配置を説明する回路図が
示されている。図において、Ｏ印で示されるメモリセル
は、上述のように、カラムアドレスに対応して設けられ
る相補データ線ＤＬｊ、■了］とロウアドレスに対応し
て設けられるワード線との交点に結合されるが、メモリ
としての動作マージンを向上させ、またメモリアレイや
ワード線周辺回路を効率的にレイアウトするため次のよ
うな規則性をもって配置される。すなわち、メモリセル
は、単位デコーダＵＤＣＲによって指定しうる４本のワ
ード線群のうち内側の２本と外側の２本のワード線がそ
れぞれ同じデータ線に結合されるメモリセルと結合され
るように、２個づつ交互に配置される。また、どちらか
の相補データ線に結合されたメモリセルがワード線によ
り選択された場合、必ず他の一方の相補データ線に結合
されるダミーセルが選択されるようにダミーワード線Ｄ
ＷＬあるいはＤＷＬの一方が選択状態にされる。また、
プリデコーダＲＤＣＲ１によるワード線選択タイミング
信号φｘｏＯ〜φｘｌｌの配線を効率的にレイアウトす
るため、ワード線は４本づつ交互に逆の順序になるよう
に配置される。すなわち、プリデコーダＲＤＣＲ１によ
るワード線選択タイミング信号φｘｏＯ〜φｘｌｌの配
線をはさんで、ロウアドレス信号の下位２ビットが同じ
であるワード線のワード線駆動ＭＯＳ　Ｆ　ＥＴが配置
される。

これにより、ダミーワード線を選択するための論理条件
は、 ＤＷＬｍｘａＯ譬ｘａｌ　＋ｘａＯ・ｘａｌとなり、第
３ビット目より上位のロウアドレス信号の影響を受けな
い。したがって、ダミーワード線の駆動回路では、プリ
デコーダＲ−ＤＣＲ１からのワード線選択タイミング信
号φｘ００〜φｘｌｌのうち、たとえばＤＷＬの場合φ
ｘＯ１とφｘｌｏ、ＤＷτの場合φｘ００とφｘｌｌと
の論理和をとるだけで、各ダミーワード線の選択条件を
知ることができる。すなわち、第１図および第３図に示
されるように、ダミーワード線ＤＷＬは、そのゲートに
カットオフＭＯＳＦＥＴＱ２４が結合された駆動ＭＯＳ
ＦＥＴＱＤＯおよびＱＤＩを介して、ワード線選択タイ
ミング信号φＸＯＩとφｘｌｏが供給されることによっ
て駆動される。また、ダミーワード線ＤＷＬは、そのゲ
ートにカットオフＭＯＳＦＥＴＱ２５が結合された駆動
ＭＯＳＦＥＴＱＤ２およびＱＤ３を介して、ワード線選
択タイミング信号φｘｏＯとφｘｌｌが供給されること
によって駆動される。

以上の実施例に示されるように、本発明者によってなさ
れた発明を用いることにより次の効果が得られる。すな
わち、 （１１０ウアドレス信号の一部とワード線タイミング信
号とを受けるプリデコーダ回路により形成される複数の
ワード線選択タイミング信号を受ける複数の駆動ＭＯＳ
ＦＥＴを１つの単位として、隣接する単位の駆動ＭＯ５
ＦＥＴのうち、同じワード線選択タイミング信号が供給
される駆動ＭＯＳＦＥＴがワード線の延長方向に対して
左右対称になるように配置し、また上記単位の駆動ＭＯ
ＳＦＥＴに対応されたワード線に結合されるメモリセル
が、ワード線の延長方向に対して左右対称になるように
配置することで、ダミーワード線を選択するための論理
条件はロウアドレス信号の下位２ビットのみによるもの
となり、プリデコーダＲ−ＤＣＲＩからのワード線選択
タイミング信号φｘ００〜φに１１をそのまま活かすこ
とができるという効果が得られる。

（２）上記＋１１項により、プリデコード方式を生かし
しかも従来のワード線配列をくずすことなく、メモリア
レイおよびワード線に関するメモリ周辺回路のレイアウ
トをさらに効率的に実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図にお
いて、相補データ線に結合されるメモリセルの配置は４
本づつのワード線群内において対称的であればよく、そ
の内側および外側の２個がどちらの相補データ線に結合
されてもよい。また、ダミーセルも、選択されたメモリ
セルが結合される相補データ線のもう一方のデータ線に
結合されるダミーセルが選択されるように条件付けられ
れば、どちらの相補データ線あるいはダミーワード線に
結合されるものでもよい。さらに、駆動ＭＯＳＦＥＴを
、第２図に示すように、４段に配置するものや、その他
の配置方法を採るものであってもよいし、プリデコーダ
Ｒ−ＤＣＲ１は、３ビットのロウアドレス信号をデコー
ドして８通りのワード線選択タイミング信号を形成する
ようなものであってもよい。ロウデコーダは下位２ビッ
トだけでなく、上位のロウアドレス信号を複数の２ビッ
トづつの組に分けてプリデコードするものであってもよ
く、ロウデコーダを含めたメモリ周辺回路の具体的な回
路構成は種々の実施形態を採りうるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍのメモリアレイとワード線に関する周辺回路に適用し
た場合について説明したが、それに限定されるものでは
なく、たとえば、ダイナミック型ＲＡＭを内蔵するマイ
クロプロセッサ装置等の該当部分にも適用できる。本発
明は、少なくともダミーセルおよび相補データ線対を有
すツタ型ＲＡＭおよびそのようなダイナ ミック型ＲＡＭを内蔵する半導体集積回路装置に〔発明
の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ロウアドレス信号の一部とワード線タイ
ミング信号とを受けるプリデコーダ回路から、複数のワ
ード線選択タイミング信号を受ける複数の駆動ＭＯＳ　
Ｆ　ＥＴを１つの単位とし、隣接する単位の駆動ＭＯ３
’ＦＥＴのうち、同じワード線選択タイミング信号を受
ける駆動ＭＯ５ＦＥＴがワード線の延長方向に対して左
右対称になるように配置し、また上記単位の駆動ＭＯＳ
　Ｆ　ＥＴに対応するワード線に結合されるメモリセル
が、ワード線の延長方向に対して左右対称゛になるよう
に配置することで、ダミーワード線を選択するための論
理条件をロウアドレス信号の下位２ビットのみによるも
のとし、プリデコード方式を生かししかも従来のワード
線配列をくずすことなく、メモリアレイおよびワード線
に関するメモリ周辺回路をさらに効率的にレイアウトし
たダイナミック型ＲＡＭを実現するものである。

【図面の簡単な説明】

第１図は、本発明に係るダイナミック型ＲＡＭのメモリ
アレイおよびワード線に関する周辺回路の一実施例の配
置を示す回路図、 第２図は、本発明に係るダイナミック型ＲＡＭのメモリ
アレイおよびワード線に関する周辺回路のもう一つの実
施例の配置を示す回路図、第３図は、本発明に係るダイ
ナミック型ＲＡＭのブロック図、 第４図は、従来のダイナミック型ＲＡＭのメモリアレイ
およびワード線に関する周辺回路の配置を示す回路図で
ある。 Ｒ−ＤＣＲｌ・・・プリデコーダ Ｒ−ＤＣＲ２・・・２次ロウデコーダ ＵＤＣＲＩ〜ＵＤＣＲｍ　　・・単位デコーダＷＤＯ〜
ＷＤ９・・ワード線駆動回路 ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＣＷ・
カラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・・・
・・・アクティブリストア回路Ｃ−ＤＣＲ・・・・カラ
ムデコーダ Ｒ−ＡＤＢ・・・・ロウアドレスバッファＣ−ＡＤＢ・
・・・カラムアドレスバッファＤＯＢ・・・・・・デー
タ出カバソファＤＩＢ・・・・・・データ人力バッファ
ＴＣ・・・・・・・タイミング制御回路Ｑｌｌ、Ｑ２１
・・・・ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ１２〜Ｑ１ｎ
＋、 Ｑ２２、Ｑ２３・・・・ＮチャンネルＭＯＳＦＥＴＮ１
、Ｎ２・・・・インバータ回路 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、ワード線を選択するためのアドレス信号の下位の複
   数ビットとワード線タイミング信号とを受け、複数のワ
   ード線選択タイミング信号を形成するプリデコーダ回路
   と、上記下位の複数ビットのアドレス信号を除くアドレ
   ス信号を受け、共通のデコード信号を形成する２次デコ
   ーダ回路と、上記共通のデコード信号によって制御され
   、上記複数のワード線選択タイミング信号をそれぞれの
   ワード線に伝える複数の駆動ＭＯＳＦＥＴと、二交点方
   式により構成されるメモリアレイと、上記メモリアレイ
   の相補データ線に基準となる電位を与えるための制御線
   とを備え、上記制御線が上記プリデコーダの出力によっ
   て制御されることを特徴とするダイナミック型ＲＡＭ。 ２、ワード線を選択するためのアドレス信号の一部とワ
   ード線タイミング信号とを受け、複数のワード線選択タ
   イミング信号を形成するプリデコーダ回路と、上記一部
   のアドレス信号を除くアドレス信号を受け、共通のデコ
   ード信号を形成する２次デコーダ回路と、上記共通のデ
   コード信号によって制御され、上記複数のワード線選択
   タイミング信号をそれぞれのワード線に伝える複数の駆
   動ＭＯＳＦＥＴと、二交点方式により構成されるメモリ
   アレイと、上記メモリアレイの相補データ線に基準とな
   る電位を与えるための制御線とを備え、上記複数の駆動
   ＭＯＳＦＥＴを１つの単位として、隣接する単位の駆動
   ＭＯＳＦＥＴのうち、同じワード線選択タイミング信号
   が供給される駆動ＭＯＳＦＥＴがワード線の延長方向に
   対して左右対称に配置され、また上記単位の駆動ＭＯＳ
   ＦＥＴに対応されたワード線に結合される複数のメモリ
   セルが、ワード線の延長方向に対して左右対称に配置さ
   れてなることを特徴とするダイナミック型ＲＡＭ。 ３、上記プリデコーダ回路は２ビットのアドレス信号と
   ワード線タイミング信号とを受け、４通りのワード線選
   択タイミング信号を形成するものであり、上記２次デコ
   ーダ回路は、上記プリデコーダ回路に入力される２ビッ
   トを除くそれぞれ２ビットづつのアドレス信号を受け、
   それぞれ４通りのデコード出力信号を形成する複数組の
   デコーダ回路からなるものであることを特徴とする特許
   請求の範囲第１項または第２項記載のダイナミック型Ｒ
   ＡＭ。