JPH0936328A - ダイナミック型ｒａｍ - Google Patents
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- JPH0936328A JPH0936328A JP7201674A JP20167495A JPH0936328A JP H0936328 A JPH0936328 A JP H0936328A JP 7201674 A JP7201674 A JP 7201674A JP 20167495 A JP20167495 A JP 20167495A JP H0936328 A JPH0936328 A JP H0936328A
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- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 230000007547 defect Effects 0.000 claims description 7
- 238000009413 insulation Methods 0.000 abstract description 15
- 230000000295 complement effect Effects 0.000 description 28
- 238000010586 diagram Methods 0.000 description 19
- 230000002950 deficient Effects 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000003491 array Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 101100078997 Arabidopsis thaliana MWL1 gene Proteins 0.000 description 2
- 102100040428 Chitobiosyldiphosphodolichol beta-mannosyltransferase Human genes 0.000 description 2
- 101000891557 Homo sapiens Chitobiosyldiphosphodolichol beta-mannosyltransferase Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000004753 textile Substances 0.000 description 1
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【目的】 簡単な構成で製品歩留りの向上を実現したダ
イナミック型ＲＡＭを提供する。 【構成】 メインワード線の延長方向に対して分割され
た長さとされ、かつ、上記メインワード線と交差するビ
ット線方向に対して複数配置され、複数からなるダイナ
ミック型メモリセルが接続されてなるサブワード線を設
け、上記メインワード線と直交するように延長され、上
記複数のサブワード線の中から１つのサブワード線を選
択する選択信号が伝えられる複数からなるサブワード選
択線を設け、上記メインワード線の選択信号と上記サブ
ワード選択信号線の選択信号とを受ける論理回路により
上記サブワード線の選択信号を形成するとともに、上記
メインワード線及びサブワード選択線の非選択状態にお
ける電圧レベルを回路の接地電位とする。 【効果】 メインワード線と直交する複数からなるサブ
ワード選択線において、絶縁不良が存在してもリーク電
流が流れなくできるから直流不良を救済することができ
る。
イナミック型ＲＡＭを提供する。 【構成】 メインワード線の延長方向に対して分割され
た長さとされ、かつ、上記メインワード線と交差するビ
ット線方向に対して複数配置され、複数からなるダイナ
ミック型メモリセルが接続されてなるサブワード線を設
け、上記メインワード線と直交するように延長され、上
記複数のサブワード線の中から１つのサブワード線を選
択する選択信号が伝えられる複数からなるサブワード選
択線を設け、上記メインワード線の選択信号と上記サブ
ワード選択信号線の選択信号とを受ける論理回路により
上記サブワード線の選択信号を形成するとともに、上記
メインワード線及びサブワード選択線の非選択状態にお
ける電圧レベルを回路の接地電位とする。 【効果】 メインワード線と直交する複数からなるサブ
ワード選択線において、絶縁不良が存在してもリーク電
流が流れなくできるから直流不良を救済することができ
る。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍに関し、特にメインワード線とサブワード線とを備え
た分割ワード線方式における欠陥救済技術に利用して有
効な技術に関するものである。
Ｍに関し、特にメインワード線とサブワード線とを備え
た分割ワード線方式における欠陥救済技術に利用して有
効な技術に関するものである。
【０００２】
【従来の技術】選択されるメモリセルが設けられる必要
なブロックのみを動作させ、動作させるメモリエリアを
できるだけ少なくして低消費電力を図ること、及びメモ
リセルが接続されるサブワード線の選択動作の高速化を
図るために、メインワード線に対してメモリセルが接続
される複数のサブワード線を設けるようにした分割ワー
ド線方式が提案されている。このような分割ワード線方
式の例としては、特開平２−１５８９９５号公報があ
る。なお、上記公報ではメインワード線を前置ワード線
と称し、サブワード線をワード線と称している。
なブロックのみを動作させ、動作させるメモリエリアを
できるだけ少なくして低消費電力を図ること、及びメモ
リセルが接続されるサブワード線の選択動作の高速化を
図るために、メインワード線に対してメモリセルが接続
される複数のサブワード線を設けるようにした分割ワー
ド線方式が提案されている。このような分割ワード線方
式の例としては、特開平２−１５８９９５号公報があ
る。なお、上記公報ではメインワード線を前置ワード線
と称し、サブワード線をワード線と称している。
【０００３】
【発明が解決しようとする課題】従来の分割ワード線方
式においは、専ら低消費電力化や高速動作化に向けられ
ており、メインワード線と、それに直交するサブワード
選択信号との間において発生するリーク電流には配慮が
なさていないという問題がある。
式においは、専ら低消費電力化や高速動作化に向けられ
ており、メインワード線と、それに直交するサブワード
選択信号との間において発生するリーク電流には配慮が
なさていないという問題がある。
【０００４】この発明の目的は、簡単な構成で製品歩留
りの向上を実現したダイナミック型ＲＡＭを提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。
りの向上を実現したダイナミック型ＲＡＭを提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるダイナミック型メモリセルが接続されてなる
サブワード線を設け、上記メインワード線と直交するよ
うに延長され、上記複数のサブワード線の中から１つの
サブワード線を選択する選択信号が伝えられる複数から
なるサブワード選択線を設け、上記メインワード線の選
択信号と上記サブワード選択信号線の選択信号とを受け
る論理回路により上記サブワード線の選択信号を形成す
るとともに、上記メインワード線及びサブワード選択線
の非選択状態における電圧レベルを回路の接地電位とす
る。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるダイナミック型メモリセルが接続されてなる
サブワード線を設け、上記メインワード線と直交するよ
うに延長され、上記複数のサブワード線の中から１つの
サブワード線を選択する選択信号が伝えられる複数から
なるサブワード選択線を設け、上記メインワード線の選
択信号と上記サブワード選択信号線の選択信号とを受け
る論理回路により上記サブワード線の選択信号を形成す
るとともに、上記メインワード線及びサブワード選択線
の非選択状態における電圧レベルを回路の接地電位とす
る。
【０００６】
【作用】上記した手段によれば、メインワード線と直交
する複数からなるサブワード選択線において、絶縁不良
が存在してもリーク電流が流れなくできるから直流不良
を救済することができる。
する複数からなるサブワード選択線において、絶縁不良
が存在してもリーク電流が流れなくできるから直流不良
を救済することができる。
【０００７】
【実施例】図５には、この発明に係るダイナミック型Ｒ
ＡＭの一実施例の概略レイアウト図が示されている。同
図においては、ダイナミック型ＲＡＭを構成する各回路
ブロックのうち、この発明に関連する部分が判るように
示されており、それが公知の半導体集積回路の製造技術
により、単結晶シリコンのような１個の半導体基板上に
おいて形成される。
ＡＭの一実施例の概略レイアウト図が示されている。同
図においては、ダイナミック型ＲＡＭを構成する各回路
ブロックのうち、この発明に関連する部分が判るように
示されており、それが公知の半導体集積回路の製造技術
により、単結晶シリコンのような１個の半導体基板上に
おいて形成される。
【０００８】この実施例のダイナミック型ＲＡＭは、特
に制限されないが、約６４Ｍ（メガ）ビットの記憶容量
を持つようにされる。メモリアレイは、全体として８個
に分けられる。半導体チップの長手方向に対して左右に
４個ずつのメモリアレイが分けられて、中央部分に同図
では省略されているが、アドレス入力回路、データ入出
力回路等の入出力インターフェイス回路が設けられる。
に制限されないが、約６４Ｍ（メガ）ビットの記憶容量
を持つようにされる。メモリアレイは、全体として８個
に分けられる。半導体チップの長手方向に対して左右に
４個ずつのメモリアレイが分けられて、中央部分に同図
では省略されているが、アドレス入力回路、データ入出
力回路等の入出力インターフェイス回路が設けられる。
【０００９】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバが配置される。このメインワード
ドライバは、それを中心にして上下に振り分けられた２
個のメモリアレイに対応して設けられる。メインワード
ドライバは、上記１つのメモリアレイを貫通するように
延長されるメインワード線の選択信号を形成する。１つ
のメモリアレイは、上記メインワード線方向に２Ｋビッ
ト、それと直交する図示しない相補ビット線（又はデー
タ線ともいう）方向に４Ｋビットの記憶容量を構成する
ダイナミック型メモリセルが接続される。このようなメ
モリアレイが全体で８個設けられるから、全体では８×
２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つよ
うにされる。
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバが配置される。このメインワード
ドライバは、それを中心にして上下に振り分けられた２
個のメモリアレイに対応して設けられる。メインワード
ドライバは、上記１つのメモリアレイを貫通するように
延長されるメインワード線の選択信号を形成する。１つ
のメモリアレイは、上記メインワード線方向に２Ｋビッ
ト、それと直交する図示しない相補ビット線（又はデー
タ線ともいう）方向に４Ｋビットの記憶容量を構成する
ダイナミック型メモリセルが接続される。このようなメ
モリアレイが全体で８個設けられるから、全体では８×
２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つよ
うにされる。
【００１０】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリブロック毎にサブワードドライバが設けられる。サ
ブワードドライバは、メインワード線に対して１／８の
長さに分割され、それと平行に延長されるサブワード線
の選択信号を形成する。この実施例では、メインワード
線の数を減らすために、言い換えるならば、メインワー
ド線の配線ピッチを緩やかにするために、特に制限され
ないが、１つのメインワード線に対して、相補ビット線
方向に４本からなるサブワード線を配置させる。このよ
うにメインワード線方向には８本に分割され、及び相補
ビット線方向に対して４本ずつが割り当てられたサブワ
ード線の中から１本のサブワード線を選択するために、
サブワード選択線ドライバが配置される。このサブワー
ド選択線ドライバは、上記サブワードドライバの配列方
向に延長される４本のサブワード選択線の中から１つを
選択する選択信号を形成する。
線方向に対して８個に分割される。かかる分割されたメ
モリブロック毎にサブワードドライバが設けられる。サ
ブワードドライバは、メインワード線に対して１／８の
長さに分割され、それと平行に延長されるサブワード線
の選択信号を形成する。この実施例では、メインワード
線の数を減らすために、言い換えるならば、メインワー
ド線の配線ピッチを緩やかにするために、特に制限され
ないが、１つのメインワード線に対して、相補ビット線
方向に４本からなるサブワード線を配置させる。このよ
うにメインワード線方向には８本に分割され、及び相補
ビット線方向に対して４本ずつが割り当てられたサブワ
ード線の中から１本のサブワード線を選択するために、
サブワード選択線ドライバが配置される。このサブワー
ド選択線ドライバは、上記サブワードドライバの配列方
向に延長される４本のサブワード選択線の中から１つを
選択する選択信号を形成する。
【００１１】これにより、上記１つのメモリアレイに着
目すると、１つのメインワード線に割り当てられる８個
のメモリブロックのうち選択すべきメモリセルが含まれ
る１つのメモリブロックに対応したサブワードドライバ
において、１本のサブワード選択線が選択される結果、
１本のメインワード線に属する８×４＝３２本のサブワ
ード線の中から１つのサブワード線が選択される。上記
のようにメインワード線方向に２Ｋ（２０４８）のメモ
リセルが設けられるので、１つのサブワード線には、２
０４８／８＝２５６個のメモリセルが接続されることと
なる。なお、特に制限されないが、リフレッシュ動作
（例えばセルフリフレッシュモード）においては、１本
のメインワード線に対応する８本のサブワード線が選択
状態とされる。
目すると、１つのメインワード線に割り当てられる８個
のメモリブロックのうち選択すべきメモリセルが含まれ
る１つのメモリブロックに対応したサブワードドライバ
において、１本のサブワード選択線が選択される結果、
１本のメインワード線に属する８×４＝３２本のサブワ
ード線の中から１つのサブワード線が選択される。上記
のようにメインワード線方向に２Ｋ（２０４８）のメモ
リセルが設けられるので、１つのサブワード線には、２
０４８／８＝２５６個のメモリセルが接続されることと
なる。なお、特に制限されないが、リフレッシュ動作
（例えばセルフリフレッシュモード）においては、１本
のメインワード線に対応する８本のサブワード線が選択
状態とされる。
【００１２】図６には、上記ダイナミック型ＲＡＭの一
実施例のレイアウト図が示されている。同図において
は、この発明に係るダイナミック型ＲＡＭの理解を助け
るために、いわばカラム系の重要な回路ブロックである
センスアンプＳＡやカラムデコーダの配置が示されてい
る。同図において、ＭＷＤは上記メインワードドライ
バ、ＳＷＤはサブワードドライバ、ＳＡはセンスアン
プ、Ｃolumn Ｄecは、カラムデコーダである。そして、
２つのメモリアレイの間に配置されたＡＣＴＲＬは、ア
レイ制御回路であり、アドレスデコーダや、動作に必要
なタイミング信号を供給する。
実施例のレイアウト図が示されている。同図において
は、この発明に係るダイナミック型ＲＡＭの理解を助け
るために、いわばカラム系の重要な回路ブロックである
センスアンプＳＡやカラムデコーダの配置が示されてい
る。同図において、ＭＷＤは上記メインワードドライ
バ、ＳＷＤはサブワードドライバ、ＳＡはセンスアン
プ、Ｃolumn Ｄecは、カラムデコーダである。そして、
２つのメモリアレイの間に配置されたＡＣＴＲＬは、ア
レイ制御回路であり、アドレスデコーダや、動作に必要
なタイミング信号を供給する。
【００１３】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても８分割される。つまり、太
い黒線で示されたセンスアンプＳＡにより 相補ビット
線が８分割に分割される。特に制限されないが、後述す
るように、センスアンプＳＡは、シェアードセンス方式
により構成され、メモリアレイの両端に配置されるセン
スアンプを除いて、センスアンプを中心にして左右に相
補ビット線が設けられ、左右いずれかの相補ビット線に
選択的に接続される。
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても８分割される。つまり、太
い黒線で示されたセンスアンプＳＡにより 相補ビット
線が８分割に分割される。特に制限されないが、後述す
るように、センスアンプＳＡは、シェアードセンス方式
により構成され、メモリアレイの両端に配置されるセン
スアンプを除いて、センスアンプを中心にして左右に相
補ビット線が設けられ、左右いずれかの相補ビット線に
選択的に接続される。
【００１４】図７には、上記メモリアレイのメインワー
ド線とサブワード線との関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として２
本のメインワード線ＭＷＬ０とＭＷＬ１が示されてい
る。これらのメインワード線ＭＷＬ０は、メインワード
ドライバＭＷＤ０により選択される。同様なメインワー
ドドライバによりメインワード線ＭＷＬ１も選択され
る。
ド線とサブワード線との関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として２
本のメインワード線ＭＷＬ０とＭＷＬ１が示されてい
る。これらのメインワード線ＭＷＬ０は、メインワード
ドライバＭＷＤ０により選択される。同様なメインワー
ドドライバによりメインワード線ＭＷＬ１も選択され
る。
【００１５】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのメモ
リブロックに交互に配置される。メインワードドライバ
に隣接する偶数０〜６と、メインワード線の遠端側（ワ
ードドライバの反対側）に配置される奇数１〜７を除い
て、メモリブロック間に配置されるサブワードドライバ
は、それを中心にした左右のメモリブロックのサブワー
ド線の選択信号を形成する。
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのメモ
リブロックに交互に配置される。メインワードドライバ
に隣接する偶数０〜６と、メインワード線の遠端側（ワ
ードドライバの反対側）に配置される奇数１〜７を除い
て、メモリブロック間に配置されるサブワードドライバ
は、それを中心にした左右のメモリブロックのサブワー
ド線の選択信号を形成する。
【００１６】これにより、前記のようにメモリブロック
としては、８ブロックに分けられるが、上記のように実
質的にサブワードドライバにより２つのメモリブロック
に対応したサブワード線が同時に選択されるので、実質
的には４ブロックに分けられることとなる。上記のよう
にサブワード線を偶数０〜６と偶数１〜７に分け、それ
ぞれメモリブロックの両側にサブワードドライバを配置
する構成では、メモリセルの配置に合わせて高密度に配
置されるサブワード線ＳＷＬの実質的なピッチがサブワ
ードドライバの中で２倍に緩和でき、サブワードドライ
バとサブワード線とを効率よくレイアウトすることがで
きる。
としては、８ブロックに分けられるが、上記のように実
質的にサブワードドライバにより２つのメモリブロック
に対応したサブワード線が同時に選択されるので、実質
的には４ブロックに分けられることとなる。上記のよう
にサブワード線を偶数０〜６と偶数１〜７に分け、それ
ぞれメモリブロックの両側にサブワードドライバを配置
する構成では、メモリセルの配置に合わせて高密度に配
置されるサブワード線ＳＷＬの実質的なピッチがサブワ
ードドライバの中で２倍に緩和でき、サブワードドライ
バとサブワード線とを効率よくレイアウトすることがで
きる。
【００１７】上記サブワードドライバは、４本のサブワ
ード線０〜６（１〜７）に対して共通に選択信号を供給
する。また、インバータ回路を介した反転信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸが設けられ
る。サブワード選択線は、ＦＸ０〜ＦＸ７の８本から構
成され、そのうちの偶数ＦＸ０〜ＦＸ６が上記偶数列の
サブワードドライバ０〜６に供給され、そのうち奇数Ｆ
Ｘ１〜ＦＸ７が上記奇数列のサブワードドライバ１〜７
に供給される。特に制限されないが、サブワード選択線
ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属
配線層Ｍ２により形成され、同じく第２層目の金属配線
層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷ
Ｌｎの交差する部分では、第３層目の金属配線層Ｍ３に
より構成される。
ード線０〜６（１〜７）に対して共通に選択信号を供給
する。また、インバータ回路を介した反転信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸが設けられ
る。サブワード選択線は、ＦＸ０〜ＦＸ７の８本から構
成され、そのうちの偶数ＦＸ０〜ＦＸ６が上記偶数列の
サブワードドライバ０〜６に供給され、そのうち奇数Ｆ
Ｘ１〜ＦＸ７が上記奇数列のサブワードドライバ１〜７
に供給される。特に制限されないが、サブワード選択線
ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属
配線層Ｍ２により形成され、同じく第２層目の金属配線
層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷ
Ｌｎの交差する部分では、第３層目の金属配線層Ｍ３に
より構成される。
【００１８】図８には、上記メモリアレイのメインワー
ド線とセンスアンプとの関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として１
本のメインワード線ＭＷＬが示されている。このメイン
ワード線ＭＷＬは、メインワードドライバＭＷＤにより
選択される。上記メインワードドライバに隣接して、上
記偶数サブワード線に対応したサブワードドライバＳＷ
Ｄが設けられる。
ド線とセンスアンプとの関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として１
本のメインワード線ＭＷＬが示されている。このメイン
ワード線ＭＷＬは、メインワードドライバＭＷＤにより
選択される。上記メインワードドライバに隣接して、上
記偶数サブワード線に対応したサブワードドライバＳＷ
Ｄが設けられる。
【００１９】同図では、省略されてるが上記メインワー
ド線ＭＷＬと平行に配置されるサブワード線と直交する
ように相補ビット線（Pair Bit Line)が設けられる。こ
の実施例では、特に制限されないが、相補ビット線も偶
数列と奇数列に分けられ、それぞれに対応してメモリブ
ロック（メモリアレイ）を中心にして左右にセンスアン
プＳＡが振り分けられる。センスアンプＳＡは、前記の
ようにシェアードセンス方式とされるが、端部のセンス
アンプＳＡでは、実質的に片方にした相補ビット線が設
けられないが、後述するようなシェアードスイッチＭＯ
ＳＦＥＴを介して相補ビット線と接続される。
ド線ＭＷＬと平行に配置されるサブワード線と直交する
ように相補ビット線（Pair Bit Line)が設けられる。こ
の実施例では、特に制限されないが、相補ビット線も偶
数列と奇数列に分けられ、それぞれに対応してメモリブ
ロック（メモリアレイ）を中心にして左右にセンスアン
プＳＡが振り分けられる。センスアンプＳＡは、前記の
ようにシェアードセンス方式とされるが、端部のセンス
アンプＳＡでは、実質的に片方にした相補ビット線が設
けられないが、後述するようなシェアードスイッチＭＯ
ＳＦＥＴを介して相補ビット線と接続される。
【００２０】上記のようにメモリブロックの両側にセン
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って入出
力線が配置される。この入出力線は、カラムスイッチを
介して上記相補ビット線に接続される。カラムスイッチ
は、スイッチＭＯＳＦＥＴから構成される。このスイッ
チＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DEC
ORDER の選択信号が伝えられるカラム選択線ＹＳに接続
される。
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って入出
力線が配置される。この入出力線は、カラムスイッチを
介して上記相補ビット線に接続される。カラムスイッチ
は、スイッチＭＯＳＦＥＴから構成される。このスイッ
チＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DEC
ORDER の選択信号が伝えられるカラム選択線ＹＳに接続
される。
【００２１】図９には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部の一実施例の要部回路図が示さ
れている。同図においては、メモリマット（前記メモリ
ブロックと同じ）ＭＡＴ０とＭＡＴ１に挟まれて配置さ
れたセンスアンプＳＡ１とそれに関連した回路が例示的
に示されている。メモリマットＭＡＴ１はブラックボッ
クスとして示され、端部に設けられるセンスアンプＳＡ
０もブラックボックスとして示されている。
ＲＡＭのセンスアンプ部の一実施例の要部回路図が示さ
れている。同図においては、メモリマット（前記メモリ
ブロックと同じ）ＭＡＴ０とＭＡＴ１に挟まれて配置さ
れたセンスアンプＳＡ１とそれに関連した回路が例示的
に示されている。メモリマットＭＡＴ１はブラックボッ
クスとして示され、端部に設けられるセンスアンプＳＡ
０もブラックボックスとして示されている。
【００２２】ダイナミック型メモリセルは、メモリマッ
トＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応し
て４個が代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと
情報記憶用キャパシタＣｓから構成される。アドレス選
択用ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬ
に接続され、このＭＯＳＦＥＴＱｍのドレインがビット
線に接続され、ソースに情報記憶キャパシタＣｓが接続
される。情報記憶用キャパシタＣｓの他方の電極は共通
化されてプレート電圧が与えられる。
トＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応し
て４個が代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと
情報記憶用キャパシタＣｓから構成される。アドレス選
択用ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬ
に接続され、このＭＯＳＦＥＴＱｍのドレインがビット
線に接続され、ソースに情報記憶キャパシタＣｓが接続
される。情報記憶用キャパシタＣｓの他方の電極は共通
化されてプレート電圧が与えられる。
【００２３】一対の相補ビット線は、同図に示すように
平行に配置され、ビット線の容量バランス等をとるため
に必要に応じて適宜に交差させられる。かかる相補ビッ
ト線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に
よりセンスアンプの単位回路の入出力ノードと接続され
る。センスアンプの単位回路は、ゲートとドレインとが
交差接続されてラッチ形態にされたＮチャンネル型ＭＯ
ＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ
７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ５とＱ６のソースは、共通ソース線ＣＳＮに接続され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソース
は、共通ソース線ＣＳＰに接続される。上記共通ソース
線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴと
Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦ
ＥＴがそれぞれ設けられて、センスアンプの活性化信号
により上記パワースイッチＭＯＳＦＥＴがオン状態にな
り、センスアンプの動作に必要な電圧供給を行うように
される。
平行に配置され、ビット線の容量バランス等をとるため
に必要に応じて適宜に交差させられる。かかる相補ビッ
ト線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に
よりセンスアンプの単位回路の入出力ノードと接続され
る。センスアンプの単位回路は、ゲートとドレインとが
交差接続されてラッチ形態にされたＮチャンネル型ＭＯ
ＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ
７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ５とＱ６のソースは、共通ソース線ＣＳＮに接続され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソース
は、共通ソース線ＣＳＰに接続される。上記共通ソース
線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴと
Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦ
ＥＴがそれぞれ設けられて、センスアンプの活性化信号
により上記パワースイッチＭＯＳＦＥＴがオン状態にな
り、センスアンプの動作に必要な電圧供給を行うように
される。
【００２４】なお、図示しない上記センスアンプを活性
化させるパワースイッチＭＯＳＦＥＴは、それぞれ２つ
の並列形態に接続されたＭＯＳＦＥＴからなり、安定的
なセンス動作を行わせるために、センスアンプが増幅動
作を開始した時点では比較的小さな電流しか供給できな
いような第１のパワースイッチＭＯＳＦＥＴをオン状態
にし、センスアンプの増幅動作によって相補ビット線と
の電位差がある程度大きくなった時点で大きな電流を流
すような第２のパワースイッチＭＯＳＦＥＴをオン状態
にする等して増幅動作を段階的に行うようにされる。
化させるパワースイッチＭＯＳＦＥＴは、それぞれ２つ
の並列形態に接続されたＭＯＳＦＥＴからなり、安定的
なセンス動作を行わせるために、センスアンプが増幅動
作を開始した時点では比較的小さな電流しか供給できな
いような第１のパワースイッチＭＯＳＦＥＴをオン状態
にし、センスアンプの増幅動作によって相補ビット線と
の電位差がある程度大きくなった時点で大きな電流を流
すような第２のパワースイッチＭＯＳＦＥＴをオン状態
にする等して増幅動作を段階的に行うようにされる。
【００２５】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１
と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供
給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリ
チャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９
〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが
供給される。
ドには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１
と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供
給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリ
チャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９
〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが
供給される。
【００２６】ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により４対のビット線を選択できるようにされる。つま
り、ブラックボックスで示されたセンスアンプＳＡ０に
おいても、同様なカラムスイッチが設けられている。こ
のようにメモリマットＭＭＡＴ０を挟んで２つのセンス
アンプＳＡ０とＳＡ１により、相補ビット線のうち、偶
数列のビット線と奇数列のビット線とに分けて上記セン
スアンプＳＡ０とＳＡ１を対応させるものである。それ
故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側
で例示的に示されている２対のビット線と、センスアン
プＳＡ０側に設けられる図示しない残り２対のビット線
とに対応した合計４対の相補ビット線を選択できるよう
にされる。これらの２対ずつの相補ビット線対は、上記
カラムスイッチを介して２対ずつの共通入出力線Ｉ／Ｏ
に接続される。
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により４対のビット線を選択できるようにされる。つま
り、ブラックボックスで示されたセンスアンプＳＡ０に
おいても、同様なカラムスイッチが設けられている。こ
のようにメモリマットＭＭＡＴ０を挟んで２つのセンス
アンプＳＡ０とＳＡ１により、相補ビット線のうち、偶
数列のビット線と奇数列のビット線とに分けて上記セン
スアンプＳＡ０とＳＡ１を対応させるものである。それ
故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側
で例示的に示されている２対のビット線と、センスアン
プＳＡ０側に設けられる図示しない残り２対のビット線
とに対応した合計４対の相補ビット線を選択できるよう
にされる。これらの２対ずつの相補ビット線対は、上記
カラムスイッチを介して２対ずつの共通入出力線Ｉ／Ｏ
に接続される。
【００２７】センスアンプＳＡ１は、シェアードスイッ
チＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡ
Ｔ１の同様な奇数列の相補ビット線に接続される。メモ
リマットＭＭＡＴ１の偶数列の相補ビット線は、メモリ
マットＭＭＡＴ１の右側に配置される図示しないセンス
アンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴ
Ｑ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴ
を介して接続される。このような繰り返しパターンによ
り、メモリアレイが分割されてなるメモリマット（前記
メモリブロック）間に設けられるセンスアンプに接続さ
れる。例えば、メモリマットＭＭＡＴ０のサブワード線
ＳＷＬが選択されたときには、センスアンプＳＡ０の右
側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳ
Ａ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状
態にされる。ただし、上記端部のセンスアンプＳＡ０で
は、上記右側シェアードスイッチＭＯＳＦＥＴのみが設
けられるものである。信号ＳＨＲＬは、左側シェアード
選択信号であり、ＳＨＲＲ右側シェアード選択信号であ
る。
チＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡ
Ｔ１の同様な奇数列の相補ビット線に接続される。メモ
リマットＭＭＡＴ１の偶数列の相補ビット線は、メモリ
マットＭＭＡＴ１の右側に配置される図示しないセンス
アンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴ
Ｑ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴ
を介して接続される。このような繰り返しパターンによ
り、メモリアレイが分割されてなるメモリマット（前記
メモリブロック）間に設けられるセンスアンプに接続さ
れる。例えば、メモリマットＭＭＡＴ０のサブワード線
ＳＷＬが選択されたときには、センスアンプＳＡ０の右
側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳ
Ａ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状
態にされる。ただし、上記端部のセンスアンプＳＡ０で
は、上記右側シェアードスイッチＭＯＳＦＥＴのみが設
けられるものである。信号ＳＨＲＬは、左側シェアード
選択信号であり、ＳＨＲＲ右側シェアード選択信号であ
る。
【００２８】図１０には、この発明に係るダイナミック
型ＲＡＭの周辺部分の一実施例の概略ブロック図が示さ
れている。タイミング制御回路ＴＧは、外部端子から供
給されるロウアドレスストローブ信号／ＲＡＳ、カラム
アドレスストローブ信号／ＣＡＳ、ライトイネーブル信
号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け
て、動作モードの判定、それに対応して内部回路の動作
に必要な各種のタイミング信号を形成する。この明細書
及び図面では、／はロウレベルがアクティブレベルであ
ることを意味するのに用いている。
型ＲＡＭの周辺部分の一実施例の概略ブロック図が示さ
れている。タイミング制御回路ＴＧは、外部端子から供
給されるロウアドレスストローブ信号／ＲＡＳ、カラム
アドレスストローブ信号／ＣＡＳ、ライトイネーブル信
号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け
て、動作モードの判定、それに対応して内部回路の動作
に必要な各種のタイミング信号を形成する。この明細書
及び図面では、／はロウレベルがアクティブレベルであ
ることを意味するのに用いている。
【００２９】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。
【００３０】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。
【００３１】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。
【００３２】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００３３】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。
【００３４】タイミング信号φＭＳは、特に制限されな
いが、メモリアレイ選択動作を指示する信号であり、ロ
ウアドレスバッファＲＡＢに供給され、このタイミング
に同期して選択信号ＭＳｉが出力される。タイミング信
号φＳＡは、センスアンプの動作を指示する信号であ
る。このタイミング信号φＳＡに基づいて、センスアン
プの活性化パルスが形成される。
いが、メモリアレイ選択動作を指示する信号であり、ロ
ウアドレスバッファＲＡＢに供給され、このタイミング
に同期して選択信号ＭＳｉが出力される。タイミング信
号φＳＡは、センスアンプの動作を指示する信号であ
る。このタイミング信号φＳＡに基づいて、センスアン
プの活性化パルスが形成される。
【００３５】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。
【００３６】図１１には、この発明に係るダイナミック
型ＲＡＭを説明するための素子構造断面図が示されてい
る。この実施例では、上記のようなメモリアレイ部と周
辺部の素子構造が代表として例示的に示されている。メ
モリセルの記憶キャパシタは、２層目のポリシリコン層
ＳＧをストレージノードとして用い、アドレス選択用Ｍ
ＯＳＦＥＴの一方のソース，ドレインと接続される。上
記２層目ポリシリコン層はフィン構造とされ、薄いゲー
ト絶縁膜を介して３層目ポリシリコン層ＴＧからなるプ
レート電極とにより構成される。アドレス選択用ＭＯＳ
ＦＥＴのゲートは、１層目ポリシリコン層ＦＧから構成
される。アドレス選択用ＭＯＳＦＥＴの他方のソース，
ドレインは、上記ＦＧ、ＳＧ及びＴＧを介在させて、１
層目のアルミニュウム等の金属配線層Ｍ１に接続され
る。この配線層Ｍ１によりビット線（又はデータ線ある
いはディジット線）が構成される。
型ＲＡＭを説明するための素子構造断面図が示されてい
る。この実施例では、上記のようなメモリアレイ部と周
辺部の素子構造が代表として例示的に示されている。メ
モリセルの記憶キャパシタは、２層目のポリシリコン層
ＳＧをストレージノードとして用い、アドレス選択用Ｍ
ＯＳＦＥＴの一方のソース，ドレインと接続される。上
記２層目ポリシリコン層はフィン構造とされ、薄いゲー
ト絶縁膜を介して３層目ポリシリコン層ＴＧからなるプ
レート電極とにより構成される。アドレス選択用ＭＯＳ
ＦＥＴのゲートは、１層目ポリシリコン層ＦＧから構成
される。アドレス選択用ＭＯＳＦＥＴの他方のソース，
ドレインは、上記ＦＧ、ＳＧ及びＴＧを介在させて、１
層目のアルミニュウム等の金属配線層Ｍ１に接続され
る。この配線層Ｍ１によりビット線（又はデータ線ある
いはディジット線）が構成される。
【００３７】周辺部には、２つのＮチャンネル型ＭＯＳ
ＦＥＴが形成されている。１層目の配線層Ｍ１は、コン
タクトＬＣＮＴによりＭＯＳＦＥＴのソース，ドレイン
に接続される。あるいは、１層目ポリシリコンＦＧとは
コンタクトＦＣＮＴにより接続される。上記１層目の配
線層Ｍ１と２層目の配線層Ｍ２とは、第１スルーホール
ＴＨ１を介して接続され、第２層目の配線層Ｍ２と第３
層目の配線層Ｍ３とは第２スルーホールＴＨ２を介して
接続される。
ＦＥＴが形成されている。１層目の配線層Ｍ１は、コン
タクトＬＣＮＴによりＭＯＳＦＥＴのソース，ドレイン
に接続される。あるいは、１層目ポリシリコンＦＧとは
コンタクトＦＣＮＴにより接続される。上記１層目の配
線層Ｍ１と２層目の配線層Ｍ２とは、第１スルーホール
ＴＨ１を介して接続され、第２層目の配線層Ｍ２と第３
層目の配線層Ｍ３とは第２スルーホールＴＨ２を介して
接続される。
【００３８】上記ＭＯＳＦＥＴのゲート電極に第２層目
の配線層Ｍ２により入力信号を供給する場合、上記のよ
うに第１スルーホールＴＨ１を介してダミーとしての第
１層目の配線層Ｍ１に落とし、この第１層目の配線層Ｍ
１とコンタクトＬＣＮＴを介してゲート電極としての１
層目ポリシリコンＦＧに接続される。
の配線層Ｍ２により入力信号を供給する場合、上記のよ
うに第１スルーホールＴＨ１を介してダミーとしての第
１層目の配線層Ｍ１に落とし、この第１層目の配線層Ｍ
１とコンタクトＬＣＮＴを介してゲート電極としての１
層目ポリシリコンＦＧに接続される。
【００３９】前記のようなサブワード選択線を構成する
ような第３層目の配線層Ｍ３は、第２スルーホールＴＨ
２を介して第２層目のサブワード選択線としての配線層
Ｍ２に接続される。また、上記サブワード選択信号やカ
ラム選択信号を形成するＭＯＳＦＥＴのドレイン等は、
第１層目の配線層Ｍ１に接続され、第１スルーホールＴ
Ｈ１を介してダミーとしての第２層目の配線層Ｍ２に接
続され、この配線層Ｍ２を介在させて第２スルーホール
ＴＨ２を介して第３層目の配線層Ｍ３から構成される上
記サブワード選択線やＹ選択線に導かれる。
ような第３層目の配線層Ｍ３は、第２スルーホールＴＨ
２を介して第２層目のサブワード選択線としての配線層
Ｍ２に接続される。また、上記サブワード選択信号やカ
ラム選択信号を形成するＭＯＳＦＥＴのドレイン等は、
第１層目の配線層Ｍ１に接続され、第１スルーホールＴ
Ｈ１を介してダミーとしての第２層目の配線層Ｍ２に接
続され、この配線層Ｍ２を介在させて第２スルーホール
ＴＨ２を介して第３層目の配線層Ｍ３から構成される上
記サブワード選択線やＹ選択線に導かれる。
【００４０】この実施例のような素子構造を採るとき、
前記のようにメインワード線を構成する第２層目の配線
層Ｍ２に対して、それと交差する第３層目の配線層Ｍ３
からなるサブワード選択線、あるいは第１層目の配線層
Ｍ１との間の絶縁膜に欠陥が生じることにより、無視で
きないリーク電流が流れてしまう。このようなリーク電
流が発生すると、メモリセルの微小な電荷が読み出しが
不良となる場合には、予備のメインワード線に置き換え
られる。しかしながら、不良のメインワード線はそのま
ま残り、上記メインワード線に対してリーク電流が流れ
続ける結果となる。上記のようなリーク電流の発生は、
かかるメインワード線が予備のメインワード線に置き換
えられる結果、メモリの読み出し、書き込み動作そのも
のには何ら影響を与えない。しかしながら、直流電流が
増加してしまい、製品としての性能の悪化につながり、
最悪の場合には直流不良にされるので上記欠陥救済回路
が生かされなく、製品歩留りが悪化してしまう。
前記のようにメインワード線を構成する第２層目の配線
層Ｍ２に対して、それと交差する第３層目の配線層Ｍ３
からなるサブワード選択線、あるいは第１層目の配線層
Ｍ１との間の絶縁膜に欠陥が生じることにより、無視で
きないリーク電流が流れてしまう。このようなリーク電
流が発生すると、メモリセルの微小な電荷が読み出しが
不良となる場合には、予備のメインワード線に置き換え
られる。しかしながら、不良のメインワード線はそのま
ま残り、上記メインワード線に対してリーク電流が流れ
続ける結果となる。上記のようなリーク電流の発生は、
かかるメインワード線が予備のメインワード線に置き換
えられる結果、メモリの読み出し、書き込み動作そのも
のには何ら影響を与えない。しかしながら、直流電流が
増加してしまい、製品としての性能の悪化につながり、
最悪の場合には直流不良にされるので上記欠陥救済回路
が生かされなく、製品歩留りが悪化してしまう。
【００４１】図１には、この発明に係るダイナミック型
ＲＡＭにおけるサブワードドライバに関連する要部一実
施例の回路図が示されている。特に制限されないが、こ
の実施例においては、前記図７の奇数列に対応したサブ
ワードドライバのように２つのメモリブロック又はメモ
リマット間に設けられるものが示されている。
ＲＡＭにおけるサブワードドライバに関連する要部一実
施例の回路図が示されている。特に制限されないが、こ
の実施例においては、前記図７の奇数列に対応したサブ
ワードドライバのように２つのメモリブロック又はメモ
リマット間に設けられるものが示されている。
【００４２】前記のように１つのメインワード線に対し
て、ビット線方向に４本のサブワード線が設けられる。
メインワード線は、メインワードドライバにより駆動さ
れる。メインワードドライバは、概略回路が示されてい
るように、Ｐチャンネル型のプリチャージＭＯＳＦＥＴ
と、論理ブロックを構成する直列形態のＮチャンネル型
ＭＯＳＦＥＴからなるデコード部と、その出力信号を受
けるＣＭＯＳインバータ回路からなる駆動部から構成さ
れる。このＣＭＯＳインバータ回路の入力と動作電圧端
子との間には、帰還用のＰチャンネル型ＭＯＳＦＥＴが
設けられ、そのゲートにはメインワード線の信号が供給
される。
て、ビット線方向に４本のサブワード線が設けられる。
メインワード線は、メインワードドライバにより駆動さ
れる。メインワードドライバは、概略回路が示されてい
るように、Ｐチャンネル型のプリチャージＭＯＳＦＥＴ
と、論理ブロックを構成する直列形態のＮチャンネル型
ＭＯＳＦＥＴからなるデコード部と、その出力信号を受
けるＣＭＯＳインバータ回路からなる駆動部から構成さ
れる。このＣＭＯＳインバータ回路の入力と動作電圧端
子との間には、帰還用のＰチャンネル型ＭＯＳＦＥＴが
設けられ、そのゲートにはメインワード線の信号が供給
される。
【００４３】上記メインワードドライバの動作電圧は、
電源電圧ＶＣＣに対して昇圧された昇圧電圧ＶＣＨが用
いられる。これにより、メインワード線の選択レベル
は、電源電圧ＶＣＣに対してＭＯＳＦＥＴのしきい値電
圧以上に高くされた昇圧電圧ＶＣＨにされる。この理由
は、メモリセルのアドレス選択用ＭＯＳＦＥＴのゲート
電圧を電源電圧ＶＣＣ以上に高くして、情報記憶キャパ
シタに対するハイレベルの書き込み電圧を上記電源電圧
ＶＣＣレベルまで高くするためである。
電源電圧ＶＣＣに対して昇圧された昇圧電圧ＶＣＨが用
いられる。これにより、メインワード線の選択レベル
は、電源電圧ＶＣＣに対してＭＯＳＦＥＴのしきい値電
圧以上に高くされた昇圧電圧ＶＣＨにされる。この理由
は、メモリセルのアドレス選択用ＭＯＳＦＥＴのゲート
電圧を電源電圧ＶＣＣ以上に高くして、情報記憶キャパ
シタに対するハイレベルの書き込み電圧を上記電源電圧
ＶＣＣレベルまで高くするためである。
【００４４】サブワードドライバは、１つの回路が例示
的に示されているようにメインワード線に入力が接続さ
れた第１のＣＭＯＳインバータ回路と、かかる第１のＣ
ＭＯＳインバータ回路と縦列形態にされてサブワード線
を駆動する第２のＣＭＯＳインバータ回路及びサブワー
ド選択線と上記サブワード線の間に設けられるＮチャン
ネル型ＭＯＳＦＥＴから構成される。上記第１のＣＭＯ
Ｓインバータ回路の動作電圧は、後述するように上記昇
圧電圧ＶＣＨとされ、第２のＣＭＯＳインバータ回路の
動作電圧は、上記サブワード選択線を通して供給される
選択電圧とされる。
的に示されているようにメインワード線に入力が接続さ
れた第１のＣＭＯＳインバータ回路と、かかる第１のＣ
ＭＯＳインバータ回路と縦列形態にされてサブワード線
を駆動する第２のＣＭＯＳインバータ回路及びサブワー
ド選択線と上記サブワード線の間に設けられるＮチャン
ネル型ＭＯＳＦＥＴから構成される。上記第１のＣＭＯ
Ｓインバータ回路の動作電圧は、後述するように上記昇
圧電圧ＶＣＨとされ、第２のＣＭＯＳインバータ回路の
動作電圧は、上記サブワード選択線を通して供給される
選択電圧とされる。
【００４５】上記のようなメインワード線とサブワード
線とは、共に非選択状態では回路の接地電位のようなロ
ウレベル（Ｌｏｗ）にされる。上記のようなメインワー
ド線及びサブワード線と交差するように配置される４本
のサブワード線にそれぞれ対応して設けられるサブワー
ド選択線は、サブワード選択線のデコーダにより選択さ
れた１本のみが上記昇圧電圧ＶＣＨのようなハイレベル
にされる。つまり、メモリアクセスやリフレッシュ動作
の短い時間だけ、４本のサブワード選択線のうち１本の
みが上記のような選択レベルにされる。
線とは、共に非選択状態では回路の接地電位のようなロ
ウレベル（Ｌｏｗ）にされる。上記のようなメインワー
ド線及びサブワード線と交差するように配置される４本
のサブワード線にそれぞれ対応して設けられるサブワー
ド選択線は、サブワード選択線のデコーダにより選択さ
れた１本のみが上記昇圧電圧ＶＣＨのようなハイレベル
にされる。つまり、メモリアクセスやリフレッシュ動作
の短い時間だけ、４本のサブワード選択線のうち１本の
みが上記のような選択レベルにされる。
【００４６】上記サブワードドライバに対して上記動作
電圧ＶＣＨを供給する電源線ＶＣＨ、回路の接地電位を
供給するＧＮＤ線が上記サブワード選択線に平行に配置
されている。１本のメインワード線に対して８本のサブ
ワード線が割り当てられるときには、上記サブワード選
択線は８本により構成される。
電圧ＶＣＨを供給する電源線ＶＣＨ、回路の接地電位を
供給するＧＮＤ線が上記サブワード選択線に平行に配置
されている。１本のメインワード線に対して８本のサブ
ワード線が割り当てられるときには、上記サブワード選
択線は８本により構成される。
【００４７】図２には、上記メインワード線とサブワー
ド選択線及び電圧供給線との関係を説明するための概略
断面配置図が示されている。メインワード線は第２層目
の金属配線層Ｍ２により構成される。これと交差する部
分では、サブワード選択線は第３層目の金属配線層によ
り構成され、上記サブワードドライバの入力と接続され
る部分では、上記第３層目の金属層が上記メインワード
線等と重ならない部分で第２層目の金属配線層Ｍ２を介
して第１層目の金属配線層に導かれ、上記サブワードド
ライバを構成するＰチャンネル型ＭＯＳＦＥＴのソース
領域等と接続される。
ド選択線及び電圧供給線との関係を説明するための概略
断面配置図が示されている。メインワード線は第２層目
の金属配線層Ｍ２により構成される。これと交差する部
分では、サブワード選択線は第３層目の金属配線層によ
り構成され、上記サブワードドライバの入力と接続され
る部分では、上記第３層目の金属層が上記メインワード
線等と重ならない部分で第２層目の金属配線層Ｍ２を介
して第１層目の金属配線層に導かれ、上記サブワードド
ライバを構成するＰチャンネル型ＭＯＳＦＥＴのソース
領域等と接続される。
【００４８】特に制限されないが、上記昇圧電圧線ＶＣ
Ｈと接地線ＧＮＤは、第１層目の金属配線層Ｍ１により
構成され、上記メインワード線に対して交差するように
延長される。また、第３層目の金属配線層Ｍ３は、Ｙ選
択線を構成するためにも用いられる。同図では、省略さ
れているが、サブワード線は第１層目のポリシリコン層
ＦＧにより形成される。このポリシリコン層の配線抵抗
値を下げるために、上記第１層目又は第２層目の金属配
線層によりシャントさせるようにしてもよい。そして、
同図には、基板側の構成を説明するために、Ｎチャンネ
ル型ＭＯＳＦＥＴが例示的に示されている。
Ｈと接地線ＧＮＤは、第１層目の金属配線層Ｍ１により
構成され、上記メインワード線に対して交差するように
延長される。また、第３層目の金属配線層Ｍ３は、Ｙ選
択線を構成するためにも用いられる。同図では、省略さ
れているが、サブワード線は第１層目のポリシリコン層
ＦＧにより形成される。このポリシリコン層の配線抵抗
値を下げるために、上記第１層目又は第２層目の金属配
線層によりシャントさせるようにしてもよい。そして、
同図には、基板側の構成を説明するために、Ｎチャンネ
ル型ＭＯＳＦＥＴが例示的に示されている。
【００４９】上記の実施例では、ダイナミック型ＲＡＭ
が非選択状態ではメインワード線及びサブワード線が共
にロウレベルにされ、同様にＹ選択線もロウレベルにさ
れる。そして、サブワード選択線も同様にロウレベルに
される。したがって、図２において、異なる電圧にある
のは昇圧電圧ＶＣＨだけである。このため、昇圧電圧線
ＶＣＨと交差するメインワード線との間に絶縁不良があ
るときのみにリーク電流が流れることになる。このこと
は、たとえメインワード線とサブワード選択線との間に
絶縁不良があっても定常的にはリーク電流が流れないこ
とを意味している。このため、もしも上記絶縁不良によ
り、メモリアセクスが不能ならば、かかのメインワード
線は不良として冗長用のメインワード線に切り替えるこ
とによりメモリアクセス不良を回避することができる。
が非選択状態ではメインワード線及びサブワード線が共
にロウレベルにされ、同様にＹ選択線もロウレベルにさ
れる。そして、サブワード選択線も同様にロウレベルに
される。したがって、図２において、異なる電圧にある
のは昇圧電圧ＶＣＨだけである。このため、昇圧電圧線
ＶＣＨと交差するメインワード線との間に絶縁不良があ
るときのみにリーク電流が流れることになる。このこと
は、たとえメインワード線とサブワード選択線との間に
絶縁不良があっても定常的にはリーク電流が流れないこ
とを意味している。このため、もしも上記絶縁不良によ
り、メモリアセクスが不能ならば、かかのメインワード
線は不良として冗長用のメインワード線に切り替えるこ
とによりメモリアクセス不良を回避することができる。
【００５０】上記不良のメインワード線と上記サブワー
ド選択線との間には上記絶縁不良は依然として残ったま
まであるが、上記のような電位設定より実質的にはリー
ク電流を流れなくできる。すなわち、上記４本のサブワ
ード選択線のうち、メモリアクス時の極短い時間だけリ
ーク電流が発生し、このようなメモリアクセス時には回
路が一斉に動作することにより消費される電流により上
記リーク電流が実質的に見えなくなってしまう。そし
て、ＲＡＭが非選択状態のときには、上記のように絶縁
不良があってもメインワード線とサブワード選択線とが
同電位であるためにリーク電流を流れなくできるからス
タンバイ時の電流不良の原因にはならないようにするこ
とができる。
ド選択線との間には上記絶縁不良は依然として残ったま
まであるが、上記のような電位設定より実質的にはリー
ク電流を流れなくできる。すなわち、上記４本のサブワ
ード選択線のうち、メモリアクス時の極短い時間だけリ
ーク電流が発生し、このようなメモリアクセス時には回
路が一斉に動作することにより消費される電流により上
記リーク電流が実質的に見えなくなってしまう。そし
て、ＲＡＭが非選択状態のときには、上記のように絶縁
不良があってもメインワード線とサブワード選択線とが
同電位であるためにリーク電流を流れなくできるからス
タンバイ時の電流不良の原因にはならないようにするこ
とができる。
【００５１】前記公知例のように、本願発明と実質的に
同じメインワード線とサブワード線とを設け、メインワ
ード線とサブワード線との関係では、選択レベルと非選
択レベルを共に同じ電位にしても、サブワード線を選択
するためのサブワード選択線に相補の選択信号を供給す
る構成では、メモリアクセス状態やスタンバイ状態にお
いても、２本の選択線の例では２本のうちの１本がハイ
レベルにされ、４本の選択線の場合には４本のうちの２
本がハイレベルにされることを意味する。このため、本
願と同じ４本のサブワード選択線を用いる構成で比較す
ると、図２のような例では、本願発明ではメインワード
線と交差する７本の配線のうち、ＶＣＨに対応した電源
線との間での絶縁不良が発生した場合のみが問題となる
が、前記のような公知例においては、同様に７本の配線
のうち、電源電圧の１本と上記サブワード選択線の２本
との合計３本との間での絶縁不良が発生した場合に問題
になる。このように本願発明の構成を採ることより、確
率的には従来の上記のような絶縁不良発生に対して１／
３に低減できる。
同じメインワード線とサブワード線とを設け、メインワ
ード線とサブワード線との関係では、選択レベルと非選
択レベルを共に同じ電位にしても、サブワード線を選択
するためのサブワード選択線に相補の選択信号を供給す
る構成では、メモリアクセス状態やスタンバイ状態にお
いても、２本の選択線の例では２本のうちの１本がハイ
レベルにされ、４本の選択線の場合には４本のうちの２
本がハイレベルにされることを意味する。このため、本
願と同じ４本のサブワード選択線を用いる構成で比較す
ると、図２のような例では、本願発明ではメインワード
線と交差する７本の配線のうち、ＶＣＨに対応した電源
線との間での絶縁不良が発生した場合のみが問題となる
が、前記のような公知例においては、同様に７本の配線
のうち、電源電圧の１本と上記サブワード選択線の２本
との合計３本との間での絶縁不良が発生した場合に問題
になる。このように本願発明の構成を採ることより、確
率的には従来の上記のような絶縁不良発生に対して１／
３に低減できる。
【００５２】図３には、上記サブワードドライバの一実
施例の回路図が示されている。同図の各回路素子に付さ
れた回路記号は、前記説明した図９のものと重複してい
るがそれぞれは別個の回路機能を持つものである。この
ことは、次に説明する図４においても同様である。
施例の回路図が示されている。同図の各回路素子に付さ
れた回路記号は、前記説明した図９のものと重複してい
るがそれぞれは別個の回路機能を持つものである。この
ことは、次に説明する図４においても同様である。
【００５３】この実施例では、メインワード線は、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦ
ＥＴＱ２からなる第１のＣＭＯＳインバータ回路の入力
端子に接続される。この第１のＣＭＯＳインバータ回路
の出力信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ３とＮチ
ャンネル型ＭＯＳＦＥＴＱ４からなる第２のＣＭＯＳイ
ンバータ回路の入力端子に伝えられる。この第２のＣＭ
ＯＳインバータ回路は、サブワード線の選択信号を形成
する。上記第２のＣＭＯＳインバータ回路のＰチャンネ
ル型ＭＯＳＦＥＴＱ３のソースは、サブワード選択線の
１つと接続される。つまり、第２のＣＭＯＳインバータ
回路は、上記メインワード線とサブワード選択線が共に
ハイレベルのときにハイレベルのサブワード選択信号を
形成する論理回路の機能を持つようにされる。上記サブ
ワード線と上記サブワード選択線との間には、Ｎチャン
ネル型ＭＯＳＦＥＴＱ５が設けられる。このＭＯＳＦＥ
ＴＱ５のゲートは、上記メインワード線に接続されてい
る。
ャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦ
ＥＴＱ２からなる第１のＣＭＯＳインバータ回路の入力
端子に接続される。この第１のＣＭＯＳインバータ回路
の出力信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ３とＮチ
ャンネル型ＭＯＳＦＥＴＱ４からなる第２のＣＭＯＳイ
ンバータ回路の入力端子に伝えられる。この第２のＣＭ
ＯＳインバータ回路は、サブワード線の選択信号を形成
する。上記第２のＣＭＯＳインバータ回路のＰチャンネ
ル型ＭＯＳＦＥＴＱ３のソースは、サブワード選択線の
１つと接続される。つまり、第２のＣＭＯＳインバータ
回路は、上記メインワード線とサブワード選択線が共に
ハイレベルのときにハイレベルのサブワード選択信号を
形成する論理回路の機能を持つようにされる。上記サブ
ワード線と上記サブワード選択線との間には、Ｎチャン
ネル型ＭＯＳＦＥＴＱ５が設けられる。このＭＯＳＦＥ
ＴＱ５のゲートは、上記メインワード線に接続されてい
る。
【００５４】上記第１のＣＭＯＳインバータ回路の動作
電圧は、昇圧電圧ＶＣＨとされる。また、メインワード
線及びサブワード選択線に伝えられる選択レベルは、上
記書圧電圧ＶＣＨと同じハイレベルにされる。このた
め、メインワードドライバや上記サブワード選択線に選
択信号を供給するデコーダは、上記第１のＣＭＯＳイン
バータ回路と同様に昇圧電圧ＶＣＨが動作電圧とされ
る。昇圧電圧ＶＣＨは、発振回路とチャージポンプ回路
とにより構成される昇圧電圧発生回路より形成される。
電圧は、昇圧電圧ＶＣＨとされる。また、メインワード
線及びサブワード選択線に伝えられる選択レベルは、上
記書圧電圧ＶＣＨと同じハイレベルにされる。このた
め、メインワードドライバや上記サブワード選択線に選
択信号を供給するデコーダは、上記第１のＣＭＯＳイン
バータ回路と同様に昇圧電圧ＶＣＨが動作電圧とされ
る。昇圧電圧ＶＣＨは、発振回路とチャージポンプ回路
とにより構成される昇圧電圧発生回路より形成される。
【００５５】特に制限されないが、上記第１のＣＭＯＳ
インバータ回路の出力信号は、図７に概略回路として示
したように、残り３本のサブワード線に設けられる同様
なサブワードドライバに共通に用いることができる。メ
インワード線がハイレベルにされると、第１のＣＭＯＳ
インバータ回路の出力信号がロウレベルにされ、第２の
ＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴ
Ｑ３がオン状態になり、サブワード選択線から伝えるら
れるＶＣＨのようなハイレベルをサブワード線に伝え
る。上記のようにメインワード線が選択され、サブワー
ド選択線がロウレベルの非選択のときには、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ５がオン状態になり、サブワード選
択線のロウレベルをサブワード線に伝えてロウレベルの
非選択状態にする。上記メインワード線が非選択のロウ
レベルにされると、第１のＣＭＯＳインバータ回路の出
力信号がハイレベルになり、第２のＣＭＯＳインバータ
回路のＰチャンネル型ＭＯＳＦＥＴＱ３がオフ状態にな
り、Ｎチャンネル型ＭＯＳＦＥＴＱ４がオン状態になっ
て、サブワード線をロウレベルの非選択状態にする。
インバータ回路の出力信号は、図７に概略回路として示
したように、残り３本のサブワード線に設けられる同様
なサブワードドライバに共通に用いることができる。メ
インワード線がハイレベルにされると、第１のＣＭＯＳ
インバータ回路の出力信号がロウレベルにされ、第２の
ＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴ
Ｑ３がオン状態になり、サブワード選択線から伝えるら
れるＶＣＨのようなハイレベルをサブワード線に伝え
る。上記のようにメインワード線が選択され、サブワー
ド選択線がロウレベルの非選択のときには、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ５がオン状態になり、サブワード選
択線のロウレベルをサブワード線に伝えてロウレベルの
非選択状態にする。上記メインワード線が非選択のロウ
レベルにされると、第１のＣＭＯＳインバータ回路の出
力信号がハイレベルになり、第２のＣＭＯＳインバータ
回路のＰチャンネル型ＭＯＳＦＥＴＱ３がオフ状態にな
り、Ｎチャンネル型ＭＯＳＦＥＴＱ４がオン状態になっ
て、サブワード線をロウレベルの非選択状態にする。
【００５６】図４には、上記サブワードドライバの他の
一実施例の回路図が示されている。メインワード線は、
上記同様にＰチャンネル型ＭＯＳＦＥＴＱ１とＮチャン
ネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回
路の入力端子に接続される。このＣＭＯＳインバータ回
路の出力信号は、サブワード線と回路の接地電位との間
に設けられたＮチャンネル型ＭＯＳＦＥＴＱ５のゲート
に伝えられる。上記サブワード選択線とサブワード線と
の間には、Ｎチャンネル型ＭＯＳＦＥＴＱ４が設けられ
る。このＭＯＳＦＥＴＱ４のゲートとメインワード線と
の間には、電源電圧ＶＤＤがゲートに印加されたカット
用ＭＯＳＦＥＴＱ３が設けられる。上記ＣＭＯＳインバ
ータ回路は、前記図３の実施例とは異なり、電源電圧Ｖ
ＤＤとされる。このため、この実施例では、サブワード
ドライバの動作電圧は電源電圧ＶＤＤとされる。
一実施例の回路図が示されている。メインワード線は、
上記同様にＰチャンネル型ＭＯＳＦＥＴＱ１とＮチャン
ネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回
路の入力端子に接続される。このＣＭＯＳインバータ回
路の出力信号は、サブワード線と回路の接地電位との間
に設けられたＮチャンネル型ＭＯＳＦＥＴＱ５のゲート
に伝えられる。上記サブワード選択線とサブワード線と
の間には、Ｎチャンネル型ＭＯＳＦＥＴＱ４が設けられ
る。このＭＯＳＦＥＴＱ４のゲートとメインワード線と
の間には、電源電圧ＶＤＤがゲートに印加されたカット
用ＭＯＳＦＥＴＱ３が設けられる。上記ＣＭＯＳインバ
ータ回路は、前記図３の実施例とは異なり、電源電圧Ｖ
ＤＤとされる。このため、この実施例では、サブワード
ドライバの動作電圧は電源電圧ＶＤＤとされる。
【００５７】また、メインワード線の選択信号は、電源
電圧ＶＤＤのようなハイレベルにされる。つまり、前記
のような昇圧電圧ＶＣＨではなく、通常の電源電圧ＶＤ
Ｄとされる。そして、サブワード選択線の選択信号のみ
が上記昇圧電圧ＶＣＨに対応したハイレベルにされる。
このため、この実施例では、昇圧電圧を用いるのは上記
サブワード選択線に選択信号を供給するデコーダのみと
なり、昇圧電圧発生回路の負荷を軽くすることができ
る。言い換えるならば、昇圧電圧発生回路の電流供給能
力を小さくでき、それに伴って昇圧電圧発生回路に用い
られるキャパシタやＭＯＳＦＥＴのサイズを小さくでき
るとともに、消費電流を低減させることができる。
電圧ＶＤＤのようなハイレベルにされる。つまり、前記
のような昇圧電圧ＶＣＨではなく、通常の電源電圧ＶＤ
Ｄとされる。そして、サブワード選択線の選択信号のみ
が上記昇圧電圧ＶＣＨに対応したハイレベルにされる。
このため、この実施例では、昇圧電圧を用いるのは上記
サブワード選択線に選択信号を供給するデコーダのみと
なり、昇圧電圧発生回路の負荷を軽くすることができ
る。言い換えるならば、昇圧電圧発生回路の電流供給能
力を小さくでき、それに伴って昇圧電圧発生回路に用い
られるキャパシタやＭＯＳＦＥＴのサイズを小さくでき
るとともに、消費電流を低減させることができる。
【００５８】この実施例では、メインワード線とサブワ
ード選択線との間にタイミング差が設けられる。つま
り、メインワード線が先に選択状態にされた電源電圧Ｖ
ＤＤのようなハイレベルにされる。このハイレベルの電
圧は、上記ＭＯＳＦＥＴＱ３を介してＭＯＳＦＥＴＱ４
のゲートに伝えられる。このため、ＭＯＳＦＥＴＱ４が
オン状態にされ、そのゲートとチャンネル間には、ＶＤ
Ｄ−ＶＴＨ（ＶＴＨはＭＯＳＦＥＴＱ３のしきい値電
圧）にチャージアップされる。続いて、サブワード選択
線が上記ＶＣＨのようなハイレベルにされる。このた
め、上記ＭＯＳＦＥＴＱ４のチャンネルには上記昇圧電
圧が伝えられるので、ゲートには上記プリチャージされ
た電圧だけ昇圧される。つまり、ＭＯＳＦＥＴＱ４はセ
フルブートストラップ作用により、上記サブワード選択
線のＶＣＨのようなハイレベルをそのままサブワード線
に伝える。このとき、ＭＯＳＦＥＴＱ３がオフ状態にさ
れて上記ＭＯＳＦＥＴＱ４のゲート電圧が昇圧されるも
のである。
ード選択線との間にタイミング差が設けられる。つま
り、メインワード線が先に選択状態にされた電源電圧Ｖ
ＤＤのようなハイレベルにされる。このハイレベルの電
圧は、上記ＭＯＳＦＥＴＱ３を介してＭＯＳＦＥＴＱ４
のゲートに伝えられる。このため、ＭＯＳＦＥＴＱ４が
オン状態にされ、そのゲートとチャンネル間には、ＶＤ
Ｄ−ＶＴＨ（ＶＴＨはＭＯＳＦＥＴＱ３のしきい値電
圧）にチャージアップされる。続いて、サブワード選択
線が上記ＶＣＨのようなハイレベルにされる。このた
め、上記ＭＯＳＦＥＴＱ４のチャンネルには上記昇圧電
圧が伝えられるので、ゲートには上記プリチャージされ
た電圧だけ昇圧される。つまり、ＭＯＳＦＥＴＱ４はセ
フルブートストラップ作用により、上記サブワード選択
線のＶＣＨのようなハイレベルをそのままサブワード線
に伝える。このとき、ＭＯＳＦＥＴＱ３がオフ状態にさ
れて上記ＭＯＳＦＥＴＱ４のゲート電圧が昇圧されるも
のである。
【００５９】なお、上記メインワード線が選択レベルに
され、サブワード選択線がロウレベルにされたものは、
上記ＭＯＳＦＥＴＱ４を通してサブワード選択線のロウ
レベルがサブワード線に伝えられる。上記メインワード
線が非選択のロウレベルのときには、ＣＭＯＳインバー
タ回路の出力信号がハイレベルになり、ＭＯＳＦＥＴＱ
５をオン状態にしてサブワード線をロウレベルに固定す
る。
され、サブワード選択線がロウレベルにされたものは、
上記ＭＯＳＦＥＴＱ４を通してサブワード選択線のロウ
レベルがサブワード線に伝えられる。上記メインワード
線が非選択のロウレベルのときには、ＣＭＯＳインバー
タ回路の出力信号がハイレベルになり、ＭＯＳＦＥＴＱ
５をオン状態にしてサブワード線をロウレベルに固定す
る。
【００６０】上記のようなサブワードドライバでは、素
子数としては図３の回路と同じく５個で構成されるが、
Ｐチャンネル型ＭＯＳＦＥＴが１個でよいことと、かか
るＰチャンネル型ＭＯＳＦＥＴはＭＯＳＦＥＴＱ６を駆
動するのみでよいので小さいサイズで形成できる。した
がって、全体としての素子占有面積を小さくできるので
高密度配置が可能になる。そして、この場合には、図２
では電源線がＶＣＨに代えてＶＤＤにされる。
子数としては図３の回路と同じく５個で構成されるが、
Ｐチャンネル型ＭＯＳＦＥＴが１個でよいことと、かか
るＰチャンネル型ＭＯＳＦＥＴはＭＯＳＦＥＴＱ６を駆
動するのみでよいので小さいサイズで形成できる。した
がって、全体としての素子占有面積を小さくできるので
高密度配置が可能になる。そして、この場合には、図２
では電源線がＶＣＨに代えてＶＤＤにされる。
【００６１】このようなサブワードドライバにおいて
も、上記のようにメインワード線及びサブワード線、サ
ブワード選択線が共に非選択レベルがロウレベルにされ
るので、メインワード線に対する絶縁不良に対して実質
的な影響を受けなくできる。
も、上記のようにメインワード線及びサブワード線、サ
ブワード選択線が共に非選択レベルがロウレベルにされ
るので、メインワード線に対する絶縁不良に対して実質
的な影響を受けなくできる。
【００６２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） メインワード線の延長方向に対して分割された
長さとされ、かつ、上記メインワード線と交差するビッ
ト線方向に対して複数配置され、複数からなるダイナミ
ック型メモリセルが接続されてなるサブワード線を設
け、上記メインワード線と直交するように延長され、上
記複数のサブワード線の中から１つのサブワード線を選
択する選択信号が伝えられる複数からなるサブワード選
択線を設け、上記メインワード線の選択信号と上記サブ
ワード選択信号線の選択信号とを受ける論理回路により
上記サブワード線の選択信号を形成するとともに、上記
メインワード線及びサブワード選択線の非選択状態にお
ける電圧レベルを回路の接地電位とすることにより、メ
インワード線と直交する複数からなるサブワード選択線
において、絶縁不良が存在してもリーク電流が流れなく
できるから直流不良を救済することができるという効果
が得られる。
記の通りである。すなわち、 （１） メインワード線の延長方向に対して分割された
長さとされ、かつ、上記メインワード線と交差するビッ
ト線方向に対して複数配置され、複数からなるダイナミ
ック型メモリセルが接続されてなるサブワード線を設
け、上記メインワード線と直交するように延長され、上
記複数のサブワード線の中から１つのサブワード線を選
択する選択信号が伝えられる複数からなるサブワード選
択線を設け、上記メインワード線の選択信号と上記サブ
ワード選択信号線の選択信号とを受ける論理回路により
上記サブワード線の選択信号を形成するとともに、上記
メインワード線及びサブワード選択線の非選択状態にお
ける電圧レベルを回路の接地電位とすることにより、メ
インワード線と直交する複数からなるサブワード選択線
において、絶縁不良が存在してもリーク電流が流れなく
できるから直流不良を救済することができるという効果
が得られる。
【００６３】（２） 上記論理回路として、メインワー
ド線の信号を受け、メモリセルのサブワード線選択信号
に対応した昇圧電圧を動作電圧とする第１のＣＭＯＳイ
ンバータ回路の出力信号を入力とし、サブワード選択線
に伝えられる昇圧電圧を動作電圧としてサブワード線の
選択信号を形成する第２のＣＭＯＳインバータ回路と、
上記サブワード線とサブワード選択線との間に設けら
れ、そのゲートが上記メインワード線に接続されたＮチ
ャンネル型ＭＯＳＦＥＴとを用いることにより、メイン
ワード線及びサブワード選択線が共にハイレベルのとき
にハイレベルにされるサブワード線選択信号を形成で
き、非選択のときにはメインワード線及びサブワード選
択線を共にロウレベルにすることができるという効果が
得られる。
ド線の信号を受け、メモリセルのサブワード線選択信号
に対応した昇圧電圧を動作電圧とする第１のＣＭＯＳイ
ンバータ回路の出力信号を入力とし、サブワード選択線
に伝えられる昇圧電圧を動作電圧としてサブワード線の
選択信号を形成する第２のＣＭＯＳインバータ回路と、
上記サブワード線とサブワード選択線との間に設けら
れ、そのゲートが上記メインワード線に接続されたＮチ
ャンネル型ＭＯＳＦＥＴとを用いることにより、メイン
ワード線及びサブワード選択線が共にハイレベルのとき
にハイレベルにされるサブワード線選択信号を形成で
き、非選択のときにはメインワード線及びサブワード選
択線を共にロウレベルにすることができるという効果が
得られる。
【００６４】（３） 上記論理回路として、上記サブワ
ード選択線の選択信号をサブワード線に伝えるＮチャン
ネル型の駆動ＭＯＳＦＥＴと、上記駆動ＭＯＳＦＥＴの
ゲートとメインワード線との間に設けられ、そのゲート
に定常的に電源電圧が供給されたＮチャンネル型のカッ
ト用ＭＯＳＦＥＴと、メインワード線の信号を受け、電
源電圧を動作電圧とするＣＭＯＳインバータ回路と、か
かるＣＭＯＳインバータ回路の出力信号がゲートに供給
され、上記サブワード線と回路の接地電位との間に設け
られたＮチャンネル型のスイッチＭＯＳＦＥＴとを用い
ることにより、上記メインワード線及びサブワード選択
線が共にハイレベルのときにハイレベルにされるサブワ
ード線選択信号を形成でき、非選択のときにはメインワ
ード線及びサブワード選択線を共にロウレベルにするこ
とができるとともに、サブワードドライバの占有面積を
小さくし、かつ昇圧電圧発生回路の電流供給能力を軽減
できるという効果が得られる。
ード選択線の選択信号をサブワード線に伝えるＮチャン
ネル型の駆動ＭＯＳＦＥＴと、上記駆動ＭＯＳＦＥＴの
ゲートとメインワード線との間に設けられ、そのゲート
に定常的に電源電圧が供給されたＮチャンネル型のカッ
ト用ＭＯＳＦＥＴと、メインワード線の信号を受け、電
源電圧を動作電圧とするＣＭＯＳインバータ回路と、か
かるＣＭＯＳインバータ回路の出力信号がゲートに供給
され、上記サブワード線と回路の接地電位との間に設け
られたＮチャンネル型のスイッチＭＯＳＦＥＴとを用い
ることにより、上記メインワード線及びサブワード選択
線が共にハイレベルのときにハイレベルにされるサブワ
ード線選択信号を形成でき、非選択のときにはメインワ
ード線及びサブワード選択線を共にロウレベルにするこ
とができるとともに、サブワードドライバの占有面積を
小さくし、かつ昇圧電圧発生回路の電流供給能力を軽減
できるという効果が得られる。
【００６５】（４） 上記メインワード線を第２層目の
金属配線層により構成し、上記サブワード選択線は、第
３層目の金属配線層、第２層目金属配線層及び第１層目
の金属配線層を用いて構成し、上記メインワード線と交
差する部分では第３層目の金属配線層が用い、上記論理
回路を構成する回路素子に接続される部分では第１層目
の金属配線層を用いつつ、上記のような非選択状態で同
じロウレベルとすることにより上記配線間の絶縁不良の
影響を軽減できるという効果がられる。
金属配線層により構成し、上記サブワード選択線は、第
３層目の金属配線層、第２層目金属配線層及び第１層目
の金属配線層を用いて構成し、上記メインワード線と交
差する部分では第３層目の金属配線層が用い、上記論理
回路を構成する回路素子に接続される部分では第１層目
の金属配線層を用いつつ、上記のような非選択状態で同
じロウレベルとすることにより上記配線間の絶縁不良の
影響を軽減できるという効果がられる。
【００６６】（５） 上記メインワード線及びサブワー
ド線は、欠陥救済用の冗長メインワード線及びサブワー
ド線を備えたものでは、不良となったメインワード線は
事実上非選択レベルに固定されるため、上記のようなサ
ブワード選択信号の非選択をロウレベルにすることによ
り、そこでの絶縁不良の影響を軽減できるという効果が
得られる。
ド線は、欠陥救済用の冗長メインワード線及びサブワー
ド線を備えたものでは、不良となったメインワード線は
事実上非選択レベルに固定されるため、上記のようなサ
ブワード選択信号の非選択をロウレベルにすることによ
り、そこでの絶縁不良の影響を軽減できるという効果が
得られる。
【００６７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイの構成、または半導体チップに搭載される複数
のメモリアレイの配置は、その記憶容量等に応じて種々
の実施形態を採ることができる。また、入出力インター
フェイスの部分は、クロック信号に同期して動作を行う
ようにされたシンクロナスダイナミック型ＲＡＭとして
もよい。１つのメインワード線に割り当てられるサブワ
ード線の数は、前記のように４本の他に８本等種々の実
施形態を採ることができる。この発明は、メインワード
線とサブワード線とを備えた分割ワード線方式のダイナ
ミック型ＲＡＭに広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイの構成、または半導体チップに搭載される複数
のメモリアレイの配置は、その記憶容量等に応じて種々
の実施形態を採ることができる。また、入出力インター
フェイスの部分は、クロック信号に同期して動作を行う
ようにされたシンクロナスダイナミック型ＲＡＭとして
もよい。１つのメインワード線に割り当てられるサブワ
ード線の数は、前記のように４本の他に８本等種々の実
施形態を採ることができる。この発明は、メインワード
線とサブワード線とを備えた分割ワード線方式のダイナ
ミック型ＲＡＭに広く利用できる。
【００６８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるダイナミック型メモリセルが接続されてなる
サブワード線を設け、上記メインワード線と直交するよ
うに延長され、上記複数のサブワード線の中から１つの
サブワード線を選択する選択信号が伝えられる複数から
なるサブワード選択線を設け、上記メインワード線の選
択信号と上記サブワード選択信号線の選択信号とを受け
る論理回路により上記サブワード線の選択信号を形成す
るとともに、上記メインワード線及びサブワード選択線
の非選択状態における電圧レベルを回路の接地電位とす
ることにより、メインワード線と直交する複数からなる
サブワード選択線において、絶縁不良が存在してもリー
ク電流が流れなくできるから直流不良を救済することが
できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるダイナミック型メモリセルが接続されてなる
サブワード線を設け、上記メインワード線と直交するよ
うに延長され、上記複数のサブワード線の中から１つの
サブワード線を選択する選択信号が伝えられる複数から
なるサブワード選択線を設け、上記メインワード線の選
択信号と上記サブワード選択信号線の選択信号とを受け
る論理回路により上記サブワード線の選択信号を形成す
るとともに、上記メインワード線及びサブワード選択線
の非選択状態における電圧レベルを回路の接地電位とす
ることにより、メインワード線と直交する複数からなる
サブワード選択線において、絶縁不良が存在してもリー
ク電流が流れなくできるから直流不良を救済することが
できる。
【００６９】上記論理回路として、メインワード線の信
号を受け、メモリセルのサブワード線選択信号に対応し
た昇圧電圧を動作電圧とする第１のＣＭＯＳインバータ
回路の出力信号を入力とし、サブワード選択線に伝えら
れる昇圧電圧を動作電圧としてサブワード線の選択信号
を形成する第２のＣＭＯＳインバータ回路と、上記サブ
ワード線とサブワード選択線との間に設けられ、そのゲ
ートが上記メインワード線に接続されたＮチャンネル型
ＭＯＳＦＥＴとを用いることにより、メインワード線及
びサブワード選択線が共にハイレベルのときにハイレベ
ルにされるサブワード線選択信号を形成でき、非選択の
ときにはメインワード線及びサブワード選択線を共にロ
ウレベルにすることができる。
号を受け、メモリセルのサブワード線選択信号に対応し
た昇圧電圧を動作電圧とする第１のＣＭＯＳインバータ
回路の出力信号を入力とし、サブワード選択線に伝えら
れる昇圧電圧を動作電圧としてサブワード線の選択信号
を形成する第２のＣＭＯＳインバータ回路と、上記サブ
ワード線とサブワード選択線との間に設けられ、そのゲ
ートが上記メインワード線に接続されたＮチャンネル型
ＭＯＳＦＥＴとを用いることにより、メインワード線及
びサブワード選択線が共にハイレベルのときにハイレベ
ルにされるサブワード線選択信号を形成でき、非選択の
ときにはメインワード線及びサブワード選択線を共にロ
ウレベルにすることができる。
【００７０】上記論理回路として、上記サブワード選択
線の選択信号をサブワード線に伝えるＮチャンネル型の
駆動ＭＯＳＦＥＴと、上記駆動ＭＯＳＦＥＴのゲートと
メインワード線との間に設けられ、そのゲートに定常的
に電源電圧が供給されたＮチャンネル型のカット用ＭＯ
ＳＦＥＴと、メインワード線の信号を受け、電源電圧を
動作電圧とするＣＭＯＳインバータ回路と、かかるＣＭ
ＯＳインバータ回路の出力信号がゲートに供給され、上
記サブワード線と回路の接地電位との間に設けられたＮ
チャンネル型のスイッチＭＯＳＦＥＴとを用いることに
より、上記メインワード線及びサブワード選択線が共に
ハイレベルのときにハイレベルにされるサブワード線選
択信号を形成でき、非選択のときにはメインワード線及
びサブワード選択線を共にロウレベルにすることができ
るとともに、サブワードドライバの占有面積を小さく
し、かつ昇圧電圧発生回路の電流供給能力を軽減でき
る。
線の選択信号をサブワード線に伝えるＮチャンネル型の
駆動ＭＯＳＦＥＴと、上記駆動ＭＯＳＦＥＴのゲートと
メインワード線との間に設けられ、そのゲートに定常的
に電源電圧が供給されたＮチャンネル型のカット用ＭＯ
ＳＦＥＴと、メインワード線の信号を受け、電源電圧を
動作電圧とするＣＭＯＳインバータ回路と、かかるＣＭ
ＯＳインバータ回路の出力信号がゲートに供給され、上
記サブワード線と回路の接地電位との間に設けられたＮ
チャンネル型のスイッチＭＯＳＦＥＴとを用いることに
より、上記メインワード線及びサブワード選択線が共に
ハイレベルのときにハイレベルにされるサブワード線選
択信号を形成でき、非選択のときにはメインワード線及
びサブワード選択線を共にロウレベルにすることができ
るとともに、サブワードドライバの占有面積を小さく
し、かつ昇圧電圧発生回路の電流供給能力を軽減でき
る。
【００７１】上記メインワード線を第２層目の金属配線
層により構成し、上記サブワード選択線は、第３層目の
金属配線層、第２層目金属配線層及び第１層目の金属配
線層を用いて構成し、上記メインワード線と交差する部
分では第３層目の金属配線層が用い、上記論理回路を構
成する回路素子に接続される部分では第１層目の金属配
線層を用いつつ、上記のような非選択状態で同じロウレ
ベルとすることにより上記配線間の絶縁不良の影響を軽
減できる。
層により構成し、上記サブワード選択線は、第３層目の
金属配線層、第２層目金属配線層及び第１層目の金属配
線層を用いて構成し、上記メインワード線と交差する部
分では第３層目の金属配線層が用い、上記論理回路を構
成する回路素子に接続される部分では第１層目の金属配
線層を用いつつ、上記のような非選択状態で同じロウレ
ベルとすることにより上記配線間の絶縁不良の影響を軽
減できる。
【００７２】上記メインワード線及びサブワード線は、
欠陥救済用の冗長メインワード線及びサブワード線を備
えたものでは、不良となったメインワード線は事実上非
選択レベルに固定されるため、上記のようなサブワード
選択信号の非選択をロウレベルにすることにより、そこ
での絶縁不良の影響を軽減できる。
欠陥救済用の冗長メインワード線及びサブワード線を備
えたものでは、不良となったメインワード線は事実上非
選択レベルに固定されるため、上記のようなサブワード
選択信号の非選択をロウレベルにすることにより、そこ
での絶縁不良の影響を軽減できる。
【図１】この発明に係るダイナミック型ＲＡＭにおける
サブワードドライバに関連する要部一実施例を示す回路
図である。
サブワードドライバに関連する要部一実施例を示す回路
図である。
【図２】図１のメインワード線とサブワード選択線及び
電圧供給線との関係を説明するための概略断面配置図で
ある。
電圧供給線との関係を説明するための概略断面配置図で
ある。
【図３】図１のサブワードドライバの一実施例を示す回
路図である。
路図である。
【図４】図１のサブワードドライバの他の一実施例を示
す回路図である。
す回路図である。
【図５】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略レイアウト図である。
例を示す概略レイアウト図である。
【図６】上記図５のダイナミック型ＲＡＭの一実施例を
示すレイアウト図である。
示すレイアウト図である。
【図７】図５に示したメモリアレイのメインワード線と
サブワード線との関係を説明するための要部ブロック図
である。
サブワード線との関係を説明するための要部ブロック図
である。
【図８】図５のメモリアレイのメインワード線とセンス
アンプとの関係を説明するための要部ブロック図であ
る。
アンプとの関係を説明するための要部ブロック図であ
る。
【図９】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部の一実施例を示す要部回路図である。
アンプ部の一実施例を示す要部回路図である。
【図１０】この発明に係るダイナミック型ＲＡＭの周辺
部分の一実施例を示す概略ブロック図である。
部分の一実施例を示す概略ブロック図である。
【図１１】この発明に係るダイナミック型ＲＡＭを説明
するための素子構造断面図である。
するための素子構造断面図である。
ＳＡ，ＳＡ１，ＳＡ２…センスアンプ、ＳＷＤ…サブワ
ードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴ
ＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メ
インワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム
選択線、ＭＭＡＴ０，ＭＭＡＴ１…メモリマット（メモ
リブロック）、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入
出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カ
ラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦ
Ｃ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰ
Ｄ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、
ＸＩＢ…デコーダ回路、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、
ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信
号、ＨＶＣ…ハーフプリチャージ電圧、ＳＨＲＬ，ＳＨ
ＲＲ…シェアード選択線、Ｉ／Ｏ…入出力線、Ｍ１〜Ｍ
３…アルミニュウム配線層、ＴＨ１，ＴＨ２…スルーホ
ール、ＬＣＮＴ，ＦＣＮＴ…コンタクト、ＦＧ…１層目
ポリシリコン（ゲート電極）、ＳＧ…２層目ポリシリコ
ン（ストレージノード）、ＴＧ…３層目ポリシリコン
（プレート）。
ードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴ
ＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メ
インワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム
選択線、ＭＭＡＴ０，ＭＭＡＴ１…メモリマット（メモ
リブロック）、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入
出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カ
ラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦ
Ｃ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰ
Ｄ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、
ＸＩＢ…デコーダ回路、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、
ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信
号、ＨＶＣ…ハーフプリチャージ電圧、ＳＨＲＬ，ＳＨ
ＲＲ…シェアード選択線、Ｉ／Ｏ…入出力線、Ｍ１〜Ｍ
３…アルミニュウム配線層、ＴＨ１，ＴＨ２…スルーホ
ール、ＬＣＮＴ，ＦＣＮＴ…コンタクト、ＦＧ…１層目
ポリシリコン（ゲート電極）、ＳＧ…２層目ポリシリコ
ン（ストレージノード）、ＴＧ…３層目ポリシリコン
（プレート）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 検見崎 兼秀 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 ▲高▼橋 継雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐伯 亮 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 牧村 智佐 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 小松崎 勝雄 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (5)
- 【請求項１】 メインワード線と、かかるメインワード
線の延長方向に対して分割された長さとされ、かつ、上
記メインワード線と交差するビット線方向に対して複数
配置され、複数からなるダイナミック型メモリセルが接
続されてなるサブワード線と、上記メインワード線と直
交するように延長され、上記複数のサブワード線の中か
ら１つのサブワード線を選択する選択信号が伝えられる
複数からなるサブワード選択線と、上記メインワード線
の選択信号と上記サブワード選択信号線の選択信号とを
受けて上記サブワード線の選択信号を形成する論理回路
とを備え、上記メインワード線及びサブワード選択線の
非選択状態における電圧レベルを回路の接地電位にして
なることを特徴とするダイナミック型ＲＡＭ。 - 【請求項２】 上記論理回路は、メインワード線の信号
を受け、メモリセルのサブワード線選択信号に対応した
昇圧電圧を動作電圧とする第１のＣＭＯＳインバータ回
路と、かかる第１のＣＭＯＳインバータ回路の出力信号
と上記サブワード選択線に伝えられる選択信号を動作電
圧としてサブワード線に伝えられる駆動信号を形成する
第２のＣＭＯＳインバータ回路と、上記サブワード線と
上記サブワード選択線との間に設けられ、そのゲートが
上記メインワード線に接続されたＮチャンネル型ＭＯＳ
ＦＥＴとからなることを特徴とする請求項１のダイナミ
ック型ＲＡＭ。 - 【請求項３】 上記論理回路は、上記サブワード選択線
の選択信号をサブワード線に伝えるＮチャンネル型の駆
動ＭＯＳＦＥＴと、上記駆動ＭＯＳＦＥＴのゲートとメ
インワード線との間に設けられ、そのゲートに定常的に
電源電圧が供給されたＮチャンネル型のカット用ＭＯＳ
ＦＥＴと、メインワード線の信号を受け、電源電圧を動
作電圧とするＣＭＯＳインバータ回路と、かかるＣＭＯ
Ｓインバータ回路の出力信号がゲートに供給され、上記
サブワード線と回路の接地電位との間に設けられたＮチ
ャンネル型のスイッチＭＯＳＦＥＴとからなることを特
徴とする請求項１のダイナミック型ＲＡＭ。 - 【請求項４】 上記メインワード線は第２層目の金属配
線層により形成され、上記サブワード選択線は、第３層
目の金属配線層、第２層目金属配線層及び第１層目の金
属配線層を用いて構成され、上記メインワード線と交差
する部分では第３層目の金属配線層が用いられ、上記論
理回路を構成する回路素子に接続される部分では第１層
目の金属配線層が用いられることを特徴とする請求項
１、請求項２又は請求項３のダイナミック型ＲＡＭ。 - 【請求項５】 上記メインワード線及びサブワード線
は、欠陥救済用の冗長メインワード線及びサブワード線
を備えてなるものであることを特徴とする請求項４のダ
イナミック型ＲＡＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201674A JPH0936328A (ja) | 1995-07-14 | 1995-07-14 | ダイナミック型ｒａｍ |
| TW084109023A TW317661B (ja) | 1995-07-14 | 1995-08-29 | |
| US08/679,724 US5761149A (en) | 1995-07-14 | 1996-07-12 | Dynamic RAM |
| KR1019960028076A KR970008167A (ko) | 1995-07-14 | 1996-07-12 | 다이나믹형 ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201674A JPH0936328A (ja) | 1995-07-14 | 1995-07-14 | ダイナミック型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936328A true JPH0936328A (ja) | 1997-02-07 |
Family
ID=16445025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7201674A Withdrawn JPH0936328A (ja) | 1995-07-14 | 1995-07-14 | ダイナミック型ｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5761149A (ja) |
| JP (1) | JPH0936328A (ja) |
| KR (1) | KR970008167A (ja) |
| TW (1) | TW317661B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060182A (ja) * | 2004-08-23 | 2006-03-02 | Micron Technol Inc | メモリ・デバイスのワードラインのための方法及び装置 |
| JP2006196161A (ja) * | 2005-01-12 | 2006-07-27 | Samsung Electronics Co Ltd | 省エネルギー性ワードラインイネーブル信号ラインの配置構造を有する半導体メモリ装置及び該ワードラインイネーブル信号ラインの配置方法 |
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| US7463529B2 (en) | 2006-03-22 | 2008-12-09 | Elpida Memory, Inc. | Word line driving circuit putting word line into one of high level, low level and high impedance |
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| US8285739B2 (en) | 2005-07-28 | 2012-10-09 | International Business Machines Corporation | System and method for identifying qualifying data records from underlying databases |
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| JPS63113888A (ja) * | 1986-10-29 | 1988-05-18 | Mitsubishi Electric Corp | ワ−ド線ドライバ回路 |
| US5140550A (en) * | 1987-03-16 | 1992-08-18 | Hitachi Ltd. | Semiconductor memory device |
| JPH07109701B2 (ja) * | 1987-11-30 | 1995-11-22 | 株式会社東芝 | キャッシュメモリ |
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- 1995-08-29 TW TW084109023A patent/TW317661B/zh not_active IP Right Cessation
-
1996
- 1996-07-12 US US08/679,724 patent/US5761149A/en not_active Expired - Lifetime
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| US7463529B2 (en) | 2006-03-22 | 2008-12-09 | Elpida Memory, Inc. | Word line driving circuit putting word line into one of high level, low level and high impedance |
Also Published As
| Publication number | Publication date |
|---|---|
| US5761149A (en) | 1998-06-02 |
| KR970008167A (ko) | 1997-02-24 |
| TW317661B (ja) | 1997-10-11 |
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Legal Events
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|---|---|---|---|
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