JP3134798B2 - 電圧発生回路 - Google Patents
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電圧発生回路に関
し、特にマスクプログラム型読み出し専用メモリ（以下
「マスクＲＯＭ」という）において、１ビットに３値以
上の情報を記憶するメモリセルを有するマスクＲＯＭに
関する。
し、特にマスクプログラム型読み出し専用メモリ（以下
「マスクＲＯＭ」という）において、１ビットに３値以
上の情報を記憶するメモリセルを有するマスクＲＯＭに
関する。
【０００２】
【従来の技術】マスクＲＯＭでは集積度を向上させるた
めに、１個のメモリセルトランジスタに２値を超える情
報量を記憶させる多値セルが提案されている。例えば特
開昭６２−２０４４９６号公報には、電圧発生回路と、
複数のトランジスタと、各トランジスタからの出力電圧
が印加され、ワード線のレベルを段階的に上昇または下
降させるトランジスタと、を備え、メモリセルに蓄積さ
れた多値情報を確実に読み出し可能とする半導体多値記
憶装置の構成が提案されている。
めに、１個のメモリセルトランジスタに２値を超える情
報量を記憶させる多値セルが提案されている。例えば特
開昭６２−２０４４９６号公報には、電圧発生回路と、
複数のトランジスタと、各トランジスタからの出力電圧
が印加され、ワード線のレベルを段階的に上昇または下
降させるトランジスタと、を備え、メモリセルに蓄積さ
れた多値情報を確実に読み出し可能とする半導体多値記
憶装置の構成が提案されている。
【０００３】図５に、多値セル型マスクＲＯＭ用Ｘデコ
ーダ回路の従来の回路構成の一例を示す。図５を参照す
ると、このＸデコーダ回路は、電圧発生回路５０１と、
ワード線デコード回路５０２と、から構成されている。
ーダ回路の従来の回路構成の一例を示す。図５を参照す
ると、このＸデコーダ回路は、電圧発生回路５０１と、
ワード線デコード回路５０２と、から構成されている。
【０００４】電圧発生回路５０１は、第１の基準電圧発
生回路４０４と、第１の差動増幅回路４０１と、第１の
トランスファゲート回路５０４と、第２の基準電圧発生
回路４０５と、第２の差動増幅回路４０２、第２のトラ
ンスファゲート回路５０５と、第３の基準電圧発生回路
４０６と、第３の差動増幅回路４０３と、第３のトラン
スファゲート回路５０６と、第１〜第３のトランスファ
ゲート回路５０４〜５０６の出力が共通に接続された出
力ＯＵＴ５０１（電圧発生回路の出力）を接地レベルへ
ディスチャージさせる第１のＮＭＯＳトランジスタＱ５
０７と、を備えて構成される。
生回路４０４と、第１の差動増幅回路４０１と、第１の
トランスファゲート回路５０４と、第２の基準電圧発生
回路４０５と、第２の差動増幅回路４０２、第２のトラ
ンスファゲート回路５０５と、第３の基準電圧発生回路
４０６と、第３の差動増幅回路４０３と、第３のトラン
スファゲート回路５０６と、第１〜第３のトランスファ
ゲート回路５０４〜５０６の出力が共通に接続された出
力ＯＵＴ５０１（電圧発生回路の出力）を接地レベルへ
ディスチャージさせる第１のＮＭＯＳトランジスタＱ５
０７と、を備えて構成される。
【０００５】また、ワード線デコード回路５０２は、第
４のトランスファゲート回路５０７と、第４のトランス
ファゲート回路５０７の出力を非選択時に接地レベルへ
ディスチャージする第２のＮＭＯＳトランジスタＱ５１
０と、第５のトランスファゲート回路５０８と、第５の
トランスファゲート回路５０８の出力を非選択時に接地
レベルへディスチャージする第３のＮＭＯＳトランジス
タＱ５１３と、第６のトランスファゲート回路５０９
と、第６のトランスファゲート回路５０９の出力を非選
択時に接地レベルへディスチャージする第４のＮＭＯＳ
トランジスタＱ５１６と、を備えて構成され、第４〜第
６のトランスファゲート回路５０７〜５０９の出力はワ
ード線ＷＬ５０１〜ＷＬ５０３に接続されている。
４のトランスファゲート回路５０７と、第４のトランス
ファゲート回路５０７の出力を非選択時に接地レベルへ
ディスチャージする第２のＮＭＯＳトランジスタＱ５１
０と、第５のトランスファゲート回路５０８と、第５の
トランスファゲート回路５０８の出力を非選択時に接地
レベルへディスチャージする第３のＮＭＯＳトランジス
タＱ５１３と、第６のトランスファゲート回路５０９
と、第６のトランスファゲート回路５０９の出力を非選
択時に接地レベルへディスチャージする第４のＮＭＯＳ
トランジスタＱ５１６と、を備えて構成され、第４〜第
６のトランスファゲート回路５０７〜５０９の出力はワ
ード線ＷＬ５０１〜ＷＬ５０３に接続されている。
【０００６】図４に、電圧発生回路部５０１の回路構成
の詳細を示す。第１の基準電圧発生回路４０４は、第１
のＰＭＯＳトランジスタＱ４０１と第５のＮＭＯＳトラ
ンジスタＱ４０２により構成され、第１のＰＭＯＳトラ
ンジスタＱ４０１のソース端子は電源電圧端子ＶCCに接
続され、ゲート端子はチップ活性化反転信号ＣＥＢに接
続され、ドレイン端子は第１の基準電圧発生回路４０４
の出力ＣＶＯＵＴ４０１に接続されている。第５のＮＭ
ＯＳトランジスタＱ４０２のソース端子は接地端子ＧＮ
Ｄに接続され、ゲート端子及びドレイン端子は共通に接
続され、第１の基準電圧発生回路４０４の出力ＣＶＯＵ
Ｔ４０１に接続されている。
の詳細を示す。第１の基準電圧発生回路４０４は、第１
のＰＭＯＳトランジスタＱ４０１と第５のＮＭＯＳトラ
ンジスタＱ４０２により構成され、第１のＰＭＯＳトラ
ンジスタＱ４０１のソース端子は電源電圧端子ＶCCに接
続され、ゲート端子はチップ活性化反転信号ＣＥＢに接
続され、ドレイン端子は第１の基準電圧発生回路４０４
の出力ＣＶＯＵＴ４０１に接続されている。第５のＮＭ
ＯＳトランジスタＱ４０２のソース端子は接地端子ＧＮ
Ｄに接続され、ゲート端子及びドレイン端子は共通に接
続され、第１の基準電圧発生回路４０４の出力ＣＶＯＵ
Ｔ４０１に接続されている。
【０００７】第１の差動増幅回路４０１は、ソースが共
通接続され定電流源トランジスタＱ４０７に接続された
差動対トランジスタＱ４０５、Ｑ４０６と、差動対の能
動負荷として作用するカレントミラーを構成するトラン
ジスタＱ４０３、Ｑ４０４と、差動対の出力を入力とす
るトランジスタＱ４０８と、トランジスタＱ４０８に直
列に接続されチップ活性化反転信号ＣＥがアクティブ時
に導通するトランジスタＱ４０９を備え、第１の差動増
幅回路の一の入力は第１の基準電圧発生回路４０４の出
力ＣＶＯＵＴ４０１が入力され、他の入力は差動増幅回
路の出力ＶＯＵＴ４０１が帰還入力されている（ボルテ
ージフォロワー回路）。なお、第２〜第３の差動増幅回
路４０２、４０３も同様の構成とされている。
通接続され定電流源トランジスタＱ４０７に接続された
差動対トランジスタＱ４０５、Ｑ４０６と、差動対の能
動負荷として作用するカレントミラーを構成するトラン
ジスタＱ４０３、Ｑ４０４と、差動対の出力を入力とす
るトランジスタＱ４０８と、トランジスタＱ４０８に直
列に接続されチップ活性化反転信号ＣＥがアクティブ時
に導通するトランジスタＱ４０９を備え、第１の差動増
幅回路の一の入力は第１の基準電圧発生回路４０４の出
力ＣＶＯＵＴ４０１が入力され、他の入力は差動増幅回
路の出力ＶＯＵＴ４０１が帰還入力されている（ボルテ
ージフォロワー回路）。なお、第２〜第３の差動増幅回
路４０２、４０３も同様の構成とされている。
【０００８】より詳細には、第１の差動増幅回路４０１
は、第２のＰＭＯＳトランジスタＱ４０３、第３のＰＭ
ＯＳトランジスタＱ４０４、第４のＰＭＯＳトランジス
タＱ４０８と第６のＮＭＯＳトランジスタＱ４０５、第
７のＮＭＯＳトランジスタＱ４０６、第８のＮＭＯＳト
ランジスタＱ４０７、第９のＮＭＯＳトランジスタＱ４
０９とから構成され、第２のＰＭＯＳトランジスタＱ４
０３及び第３のＰＭＯＳトランジスタＱ４０４及び第４
のＰＭＯＳトランジスタＱ４０８のソース端子は電源電
圧端子ＶCCに接続され、第２のＰＭＯＳトランジスタＱ
４０３はゲート端子とドレイン端子を共通に端子Ｔ４０
１に接続し、第３のＰＭＯＳトランジスタＱ４０４はゲ
ート端子を前記端子Ｔ４０１に接続し、ドレイン端子を
端子Ｔ４０３に接続する。第６のＮＭＯＳトランジスタ
Ｑ４０５はドレイン端子を端子Ｔ４０１に接続し、ソー
ス端子を節点Ｔ４０２に接続し、ゲート端子を第１の差
動増幅回路４０１の出力ＶＯＵＴ４０１に接続する。第
７のＮＭＯＳトランジスタＱ４０６はドレイン端子を端
子Ｔ４０３に接続し、ソース端子を端子Ｔ４０２に接続
し、ゲート端子を第１の基準電圧発生回路出力ＣＶＯＵ
Ｔ４０１に接続する。第８のＮＭＯＳトランジスタＱ４
０７はドレイン端子を端子Ｔ４０２に接続し、ソース端
子を接地端子ＧＮＤに接続し、ゲート端子をチップ活性
化信号ＣＥに接続する。第４のＰＭＯＳトランジスタＱ
４０８はソース端子を電源電圧端子ＶCCに接続し、ゲー
ト端子を端子Ｔ４０３に接続し、ドレイン端子を第１の
差動増幅回路４０１の出力ＶＯＵＴ４０１に接続する。
第９のＮＭＯＳトランジスタＱ４０９はソース端子を接
地端子ＧＮＤに接続し、ゲート端子をチップ活性化信号
ＣＥに接続し、ドレイン端子を第１の差動増幅回路４０
１の出力ＶＯＵＴ４０１に接続する。
は、第２のＰＭＯＳトランジスタＱ４０３、第３のＰＭ
ＯＳトランジスタＱ４０４、第４のＰＭＯＳトランジス
タＱ４０８と第６のＮＭＯＳトランジスタＱ４０５、第
７のＮＭＯＳトランジスタＱ４０６、第８のＮＭＯＳト
ランジスタＱ４０７、第９のＮＭＯＳトランジスタＱ４
０９とから構成され、第２のＰＭＯＳトランジスタＱ４
０３及び第３のＰＭＯＳトランジスタＱ４０４及び第４
のＰＭＯＳトランジスタＱ４０８のソース端子は電源電
圧端子ＶCCに接続され、第２のＰＭＯＳトランジスタＱ
４０３はゲート端子とドレイン端子を共通に端子Ｔ４０
１に接続し、第３のＰＭＯＳトランジスタＱ４０４はゲ
ート端子を前記端子Ｔ４０１に接続し、ドレイン端子を
端子Ｔ４０３に接続する。第６のＮＭＯＳトランジスタ
Ｑ４０５はドレイン端子を端子Ｔ４０１に接続し、ソー
ス端子を節点Ｔ４０２に接続し、ゲート端子を第１の差
動増幅回路４０１の出力ＶＯＵＴ４０１に接続する。第
７のＮＭＯＳトランジスタＱ４０６はドレイン端子を端
子Ｔ４０３に接続し、ソース端子を端子Ｔ４０２に接続
し、ゲート端子を第１の基準電圧発生回路出力ＣＶＯＵ
Ｔ４０１に接続する。第８のＮＭＯＳトランジスタＱ４
０７はドレイン端子を端子Ｔ４０２に接続し、ソース端
子を接地端子ＧＮＤに接続し、ゲート端子をチップ活性
化信号ＣＥに接続する。第４のＰＭＯＳトランジスタＱ
４０８はソース端子を電源電圧端子ＶCCに接続し、ゲー
ト端子を端子Ｔ４０３に接続し、ドレイン端子を第１の
差動増幅回路４０１の出力ＶＯＵＴ４０１に接続する。
第９のＮＭＯＳトランジスタＱ４０９はソース端子を接
地端子ＧＮＤに接続し、ゲート端子をチップ活性化信号
ＣＥに接続し、ドレイン端子を第１の差動増幅回路４０
１の出力ＶＯＵＴ４０１に接続する。
【０００９】第２の基準電圧発生回路４０５は、第５の
ＰＭＯＳトランジスタＱ４１０と第１０のＮＭＯＳトラ
ンジスタＱ４１１により構成され、第５のＰＭＯＳトラ
ンジスタＱ４１０のソース端子は電源電圧端子ＶCCに接
続され、ゲート端子はチップ活性化反転信号ＣＥＢに接
続され、ドレイン端子は第２の基準電圧発生回路出力Ｃ
ＶＯＵＴ４０２に接続される。第１０のＮＭＯＳトラン
ジスタＱ４１１のソース端子は接地端子ＧＮＤに接続さ
れ、ゲート端子及びドレイン端子は共通に接続され第２
の基準電圧発生回路出力ＣＶＯＵＴ４０２に接続され
る。
ＰＭＯＳトランジスタＱ４１０と第１０のＮＭＯＳトラ
ンジスタＱ４１１により構成され、第５のＰＭＯＳトラ
ンジスタＱ４１０のソース端子は電源電圧端子ＶCCに接
続され、ゲート端子はチップ活性化反転信号ＣＥＢに接
続され、ドレイン端子は第２の基準電圧発生回路出力Ｃ
ＶＯＵＴ４０２に接続される。第１０のＮＭＯＳトラン
ジスタＱ４１１のソース端子は接地端子ＧＮＤに接続さ
れ、ゲート端子及びドレイン端子は共通に接続され第２
の基準電圧発生回路出力ＣＶＯＵＴ４０２に接続され
る。
【００１０】次に第２の差動増幅回路４０２は、第６の
ＰＭＯＳトランジスタＱ４１２、第７のＰＭＯＳトラン
ジスタＱ４１３、第８のＰＭＯＳトランジスタＱ４１
７、第１１のＮＭＯＳトランジスタＱ４１４、第１２の
ＮＭＯＳトランジスタＱ４１５、第１３のＮＭＯＳトラ
ンジスタＱ４１６、第１４のＮＭＯＳトランジスタＱ４
１８により構成され、第６のＰＭＯＳトランジスタＱ４
１２、第７のＰＭＯＳトランジスタＱ４１３、第８のＰ
ＭＯＳトランジスタＱ４１７のソース端子は電源電圧端
子ＶCCに接続され、第６のＰＭＯＳトランジスタＱ４１
２はゲート端子とドレイン端子を共通に端子Ｔ４０４に
接続し、第７のＰＭＯＳトランジスタＱ４１３はゲート
端子を端子Ｔ４０４に接続し、ドレイン端子を端子Ｔ４
０６に接続する。第１１のＮＭＯＳトランジスタＱ４１
４はドレイン端子を端子Ｔ４０４に接続し、ソース端子
を端子Ｔ４０５に接続し、ゲート端子を第２の差動増幅
回路４０２の出力ＶＯＵＴ４０２に接続する。第１２の
ＮＭＯＳトランジスタＱ４１５はドレイン端子を端子Ｔ
４０６に接続し、ソース端子を端子Ｔ４０５に接続し、
ゲート端子を第２の基準電圧発生回路出力ＣＶＯＵＴ４
０２に接続する。第１３のＮＭＯＳトランジスタＱ４１
６はドレイン端子を端子Ｔ４０５に接続し、ソース端子
を接地端子ＧＮＤに接続し、ゲート端子をチップ活性化
信号ＣＥに接続する。第８のＰＭＯＳトランジスタＱ４
１７はソース端子を電源電圧端子ＶCCに接続し、ゲート
端子を端子Ｔ４０６に接続し、ドレイン端子を第２の差
動増幅回路４０２の出力ＶＯＵＴ４０２に接続する。第
１４のＮＭＯＳトランジスタＱ４１８はソース端子を接
地端子ＧＮＤに接続し、ゲート端子をチップ活性化信号
ＣＥに接続し、ドレイン端子を第２の差動増幅回路４０
２の出力ＶＯＵＴ４０２に接続する。
ＰＭＯＳトランジスタＱ４１２、第７のＰＭＯＳトラン
ジスタＱ４１３、第８のＰＭＯＳトランジスタＱ４１
７、第１１のＮＭＯＳトランジスタＱ４１４、第１２の
ＮＭＯＳトランジスタＱ４１５、第１３のＮＭＯＳトラ
ンジスタＱ４１６、第１４のＮＭＯＳトランジスタＱ４
１８により構成され、第６のＰＭＯＳトランジスタＱ４
１２、第７のＰＭＯＳトランジスタＱ４１３、第８のＰ
ＭＯＳトランジスタＱ４１７のソース端子は電源電圧端
子ＶCCに接続され、第６のＰＭＯＳトランジスタＱ４１
２はゲート端子とドレイン端子を共通に端子Ｔ４０４に
接続し、第７のＰＭＯＳトランジスタＱ４１３はゲート
端子を端子Ｔ４０４に接続し、ドレイン端子を端子Ｔ４
０６に接続する。第１１のＮＭＯＳトランジスタＱ４１
４はドレイン端子を端子Ｔ４０４に接続し、ソース端子
を端子Ｔ４０５に接続し、ゲート端子を第２の差動増幅
回路４０２の出力ＶＯＵＴ４０２に接続する。第１２の
ＮＭＯＳトランジスタＱ４１５はドレイン端子を端子Ｔ
４０６に接続し、ソース端子を端子Ｔ４０５に接続し、
ゲート端子を第２の基準電圧発生回路出力ＣＶＯＵＴ４
０２に接続する。第１３のＮＭＯＳトランジスタＱ４１
６はドレイン端子を端子Ｔ４０５に接続し、ソース端子
を接地端子ＧＮＤに接続し、ゲート端子をチップ活性化
信号ＣＥに接続する。第８のＰＭＯＳトランジスタＱ４
１７はソース端子を電源電圧端子ＶCCに接続し、ゲート
端子を端子Ｔ４０６に接続し、ドレイン端子を第２の差
動増幅回路４０２の出力ＶＯＵＴ４０２に接続する。第
１４のＮＭＯＳトランジスタＱ４１８はソース端子を接
地端子ＧＮＤに接続し、ゲート端子をチップ活性化信号
ＣＥに接続し、ドレイン端子を第２の差動増幅回路４０
２の出力ＶＯＵＴ４０２に接続する。
【００１１】第３の基準電圧発生回路４０６は、第９の
ＰＭＯＳトランジスタＱ４１９と第１５のＮＭＯＳトラ
ンジスタＱ４２０により構成され、第９のＰＭＯＳトラ
ンジスタＱ４１９のソース端子は電源電圧端子ＶCCに接
続され、ゲート端子はチップ活性化反転信号ＣＥＢに接
続され、ドレイン端子は第３の基準電圧発生回路出力Ｃ
ＶＯＵＴ４０３に接続される。第１５のＮＭＯＳトラン
ジスタＱ４２０のソース端子は接地端子ＧＮＤに接続さ
れ、ゲート端子及びドレイン端子は共通に接続され第３
の基準電圧発生回路出力ＣＶＯＵＴ４０３に接続され
る。
ＰＭＯＳトランジスタＱ４１９と第１５のＮＭＯＳトラ
ンジスタＱ４２０により構成され、第９のＰＭＯＳトラ
ンジスタＱ４１９のソース端子は電源電圧端子ＶCCに接
続され、ゲート端子はチップ活性化反転信号ＣＥＢに接
続され、ドレイン端子は第３の基準電圧発生回路出力Ｃ
ＶＯＵＴ４０３に接続される。第１５のＮＭＯＳトラン
ジスタＱ４２０のソース端子は接地端子ＧＮＤに接続さ
れ、ゲート端子及びドレイン端子は共通に接続され第３
の基準電圧発生回路出力ＣＶＯＵＴ４０３に接続され
る。
【００１２】次に第３の差動増幅回路４０３は、第１０
のＰＭＯＳトランジスタＱ４２１及び第１１のＰＭＯＳ
トランジスタＱ４２２及び第１２のＰＭＯＳトランジス
タＱ４２６と第１６のＮＭＯＳトランジスタＱ４２３及
び第１７のＮＭＯＳトランジスタＱ４２４及び第１８の
ＮＭＯＳトランジスタＱ４２５及び第１９のＮＭＯＳト
ランジスタＱ４２７により構成され、第１０のＰＭＯＳ
トランジスタＱ４２１及び第１１のＰＭＯＳトランジス
タＱ４２２及び第１２のＰＭＯＳトランジスタＱ４２６
のソース端子は電源電圧端子ＶCCに接続され、第１０の
ＰＭＯＳトランジスタＱ４２１はゲート端子とドレイン
端子を共通に端子Ｔ４０７に接続し、第１１のＰＭＯＳ
トランジスタＱ４２２はゲート端子を端子Ｔ４０７に接
続し、ドレイン端子を端子Ｔ４０９に接続する。第１６
のＮＭＯＳトランジスタＱ４２３はドレイン端子を端子
Ｔ４０７に接続し、ソース端子を端子Ｔ４０８に接続
し、ゲート端子を第３の差動増幅回路４０３の出力ＶＯ
ＵＴ４０３に接続する。第１７のＮＭＯＳトランジスタ
Ｑ４２４はドレイン端子を端子Ｔ４０９に接続し、ソー
ス端子を端子Ｔ４０８に接続し、ゲート端子を第３の基
準電圧発生回路出力ＣＶＯＵＴ４０３に接続する。第１
８のＮＭＯＳトランジスタＱ４２５はドレイン端子を端
子Ｔ４０８に接続し、ソース端子を接地端子ＧＮＤに接
続し、ゲート端子をチップ活性化信号ＣＥに接続する。
第１２のＰＭＯＳトランジスタＱ４２６はソース端子を
電源電圧端子ＶCCに接続し、ゲート端子を端子Ｔ４０９
に接続し、ドレイン端子を第３の差動増幅回路４０３の
出力ＶＯＵＴ４０３に接続する。第１９のＮＭＯＳトラ
ンジスタＱ４２７はソース端子を接地端子ＧＮＤに接続
し、ゲート端子をチップ活性化信号ＣＥに接続し、ドレ
イン端子を前記第３の差動増幅回路４０３の出力ＶＯＵ
Ｔ４０３に接続する。
のＰＭＯＳトランジスタＱ４２１及び第１１のＰＭＯＳ
トランジスタＱ４２２及び第１２のＰＭＯＳトランジス
タＱ４２６と第１６のＮＭＯＳトランジスタＱ４２３及
び第１７のＮＭＯＳトランジスタＱ４２４及び第１８の
ＮＭＯＳトランジスタＱ４２５及び第１９のＮＭＯＳト
ランジスタＱ４２７により構成され、第１０のＰＭＯＳ
トランジスタＱ４２１及び第１１のＰＭＯＳトランジス
タＱ４２２及び第１２のＰＭＯＳトランジスタＱ４２６
のソース端子は電源電圧端子ＶCCに接続され、第１０の
ＰＭＯＳトランジスタＱ４２１はゲート端子とドレイン
端子を共通に端子Ｔ４０７に接続し、第１１のＰＭＯＳ
トランジスタＱ４２２はゲート端子を端子Ｔ４０７に接
続し、ドレイン端子を端子Ｔ４０９に接続する。第１６
のＮＭＯＳトランジスタＱ４２３はドレイン端子を端子
Ｔ４０７に接続し、ソース端子を端子Ｔ４０８に接続
し、ゲート端子を第３の差動増幅回路４０３の出力ＶＯ
ＵＴ４０３に接続する。第１７のＮＭＯＳトランジスタ
Ｑ４２４はドレイン端子を端子Ｔ４０９に接続し、ソー
ス端子を端子Ｔ４０８に接続し、ゲート端子を第３の基
準電圧発生回路出力ＣＶＯＵＴ４０３に接続する。第１
８のＮＭＯＳトランジスタＱ４２５はドレイン端子を端
子Ｔ４０８に接続し、ソース端子を接地端子ＧＮＤに接
続し、ゲート端子をチップ活性化信号ＣＥに接続する。
第１２のＰＭＯＳトランジスタＱ４２６はソース端子を
電源電圧端子ＶCCに接続し、ゲート端子を端子Ｔ４０９
に接続し、ドレイン端子を第３の差動増幅回路４０３の
出力ＶＯＵＴ４０３に接続する。第１９のＮＭＯＳトラ
ンジスタＱ４２７はソース端子を接地端子ＧＮＤに接続
し、ゲート端子をチップ活性化信号ＣＥに接続し、ドレ
イン端子を前記第３の差動増幅回路４０３の出力ＶＯＵ
Ｔ４０３に接続する。
【００１３】図５に示す従来用いられている多値セル型
マスクＲＯＭ用Ｘデコーダ回路の回路動作について、図
４に示す電圧発生回路詳細回路図と図６に示す回路動作
出力波形図を用いて説明する。
マスクＲＯＭ用Ｘデコーダ回路の回路動作について、図
４に示す電圧発生回路詳細回路図と図６に示す回路動作
出力波形図を用いて説明する。
【００１４】第１の基準電圧発生回路４０４の第５のＮ
ＭＯＳトランジスタＱ４０２（図４参照）の閾値電圧を
Ｖt1とし、第１のＰＭＯＳトランジスタＱ４０１に対し
第５のＮＭＯＳトランジスタＱ４０２の電流駆動能力を
十分に大きくとった場合、第１の基準電圧発生回路４０
４の出力端子ＣＶＯＵＴ４０１の電位はＶt1にほぼ等し
くなる。
ＭＯＳトランジスタＱ４０２（図４参照）の閾値電圧を
Ｖt1とし、第１のＰＭＯＳトランジスタＱ４０１に対し
第５のＮＭＯＳトランジスタＱ４０２の電流駆動能力を
十分に大きくとった場合、第１の基準電圧発生回路４０
４の出力端子ＣＶＯＵＴ４０１の電位はＶt1にほぼ等し
くなる。
【００１５】第１の差動増幅回路４０１は、第１の基準
電圧発生回路４０４の出力ＣＶＯＵＴ４０１を入力と
し、第１の差動増幅回路４０１は、第１の基準電圧発生
回路４０４出力ＣＶＯＵＴ４０１と第１の差動増幅回路
４０１の出力ＶＯＵＴ４０１が同電位となったところで
回路が平衡する。従って、第１の差動増幅回路出力ＶＯ
ＵＴ４０１の電位もＶt1にほぼ等しくなる。
電圧発生回路４０４の出力ＣＶＯＵＴ４０１を入力と
し、第１の差動増幅回路４０１は、第１の基準電圧発生
回路４０４出力ＣＶＯＵＴ４０１と第１の差動増幅回路
４０１の出力ＶＯＵＴ４０１が同電位となったところで
回路が平衡する。従って、第１の差動増幅回路出力ＶＯ
ＵＴ４０１の電位もＶt1にほぼ等しくなる。
【００１６】第２の基準電圧発生回路４０５の第１０の
ＮＭＯＳトランジスタＱ４１１の閾値電圧をＶt2とし、
第５のＰＭＯＳトランジスタＱ４１０に対し第１０のＮ
ＭＯＳトランジスタＱ４１１の電流駆動能力を十分に大
きくとった場合、第２の基準電圧発生回路４０５の出力
端子ＣＶＯＵＴ４０２の電位はＶt2にほぼ等しくなる。
従って、第２の差動増幅回路４０２の出力端子ＶＯＵＴ
４０２の電位は第１の差動増幅回路４０１と同様の回路
動作をすることにより、Ｖt2にほぼ等しくなる。
ＮＭＯＳトランジスタＱ４１１の閾値電圧をＶt2とし、
第５のＰＭＯＳトランジスタＱ４１０に対し第１０のＮ
ＭＯＳトランジスタＱ４１１の電流駆動能力を十分に大
きくとった場合、第２の基準電圧発生回路４０５の出力
端子ＣＶＯＵＴ４０２の電位はＶt2にほぼ等しくなる。
従って、第２の差動増幅回路４０２の出力端子ＶＯＵＴ
４０２の電位は第１の差動増幅回路４０１と同様の回路
動作をすることにより、Ｖt2にほぼ等しくなる。
【００１７】第３の基準電圧発生回路４０６の第１５の
ＮＭＯＳトランジスタＱ４２０の閾値電圧をＶt3とし、
第９のＰＭＯＳトランジスタＱ４１９に対し第１５のＮ
ＭＯＳトランジスタＱ４２０の電流駆動能力を十分に大
きくとった場合、第３の基準電圧発生回路４０６の出力
端子ＣＶＯＵＴ４０３の電位はＶt3にほぼ等しくなる。
従って、第３の差動増幅回路４０３の出力端子ＶＯＵＴ
４０３の電位は第１の差動増幅回路４０１と同様の回路
動作をすることにより、Ｖt3にほぼ等しくなる。
ＮＭＯＳトランジスタＱ４２０の閾値電圧をＶt3とし、
第９のＰＭＯＳトランジスタＱ４１９に対し第１５のＮ
ＭＯＳトランジスタＱ４２０の電流駆動能力を十分に大
きくとった場合、第３の基準電圧発生回路４０６の出力
端子ＣＶＯＵＴ４０３の電位はＶt3にほぼ等しくなる。
従って、第３の差動増幅回路４０３の出力端子ＶＯＵＴ
４０３の電位は第１の差動増幅回路４０１と同様の回路
動作をすることにより、Ｖt3にほぼ等しくなる。
【００１８】以上説明したように、図５において、第１
の差動増幅回路４０１の出力電圧がほぼＶt1、第２の差
動増幅回路４０２の出力がほぼＶt2、第３の差動増幅回
路４０３の出力電圧がほぼＶt3で、第１のトランスファ
ゲート回路５０４の入力φ１及びφ１Ｂと、第２のトラ
ンスファゲート回路５０５の入力φ２及びφ２Ｂと、第
３のトランスファゲート回路５０６の入力φ３及びφ３
Ｂに、図６に示すような入力波形を印加し、更にワード
線デコード回路５０２内、第４のトランスファゲート回
路５０７の入力ＸＭＰ１及びＸＭＰ１Ｂと、第５のトラ
ンスファゲート回路５０８の入力ＸＭＰ２及びＸＭＰ２
Ｂと、第６のトランスファゲート回路５０９の入力ＸＭ
Ｐｎ及びＸＭＰｎＢに、図６に示すような入力波形を印
加することにより、図６に示した第１のワード線ＷＬ５
０１のように、階段状に電位を変化させることができ
る。
の差動増幅回路４０１の出力電圧がほぼＶt1、第２の差
動増幅回路４０２の出力がほぼＶt2、第３の差動増幅回
路４０３の出力電圧がほぼＶt3で、第１のトランスファ
ゲート回路５０４の入力φ１及びφ１Ｂと、第２のトラ
ンスファゲート回路５０５の入力φ２及びφ２Ｂと、第
３のトランスファゲート回路５０６の入力φ３及びφ３
Ｂに、図６に示すような入力波形を印加し、更にワード
線デコード回路５０２内、第４のトランスファゲート回
路５０７の入力ＸＭＰ１及びＸＭＰ１Ｂと、第５のトラ
ンスファゲート回路５０８の入力ＸＭＰ２及びＸＭＰ２
Ｂと、第６のトランスファゲート回路５０９の入力ＸＭ
Ｐｎ及びＸＭＰｎＢに、図６に示すような入力波形を印
加することにより、図６に示した第１のワード線ＷＬ５
０１のように、階段状に電位を変化させることができ
る。
【００１９】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題点を有している。
た従来技術は下記記載の問題点を有している。
【００２０】第１の問題点は、図５に示すＸデコーダ回
路において、発生するゲート電圧と、メモリセルトラン
ジスタの閾値電圧と、の差（ΔＶ）が、図８に示すよう
に、読み出すワード線の位置により異なり、その結果読
み出すメモリセルによりセンス速度が遅くなる場合があ
る、ということである。
路において、発生するゲート電圧と、メモリセルトラン
ジスタの閾値電圧と、の差（ΔＶ）が、図８に示すよう
に、読み出すワード線の位置により異なり、その結果読
み出すメモリセルによりセンス速度が遅くなる場合があ
る、ということである。
【００２１】その理由は、図４に示す第２基準電圧発生
回路４０５の場合、第２の基準電圧発生回路出力ＣＶＯ
ＵＴ４０２は、第１０のＮＭＯＳトランジスタＱ４１１
の閾値電圧をＶt2とした場合に、第５のＰＭＯＳトラン
ジスタＱ４１０に対し、第１０のＮＭＯＳトランジスタ
Ｑ４１１の電流駆動能力を十分に大きくとった場合、第
２の基準電圧発生回路４０５の出力端子ＣＶＯＵＴ４０
２の電位は、ほぼＶt2となり、その結果、図５に示す第
２の差動増幅回路の出力電位もほぼＶt2の電位となり、
第２トランスファゲート回路５０５の入力φ２に‘Ｈ’
レベル、φ２Ｂに‘Ｌ’レベルが印加されると、電圧発
生回路５０１の出力ＯＵＴ５０１の出力電位は、ほぼＶ
t2となる。
回路４０５の場合、第２の基準電圧発生回路出力ＣＶＯ
ＵＴ４０２は、第１０のＮＭＯＳトランジスタＱ４１１
の閾値電圧をＶt2とした場合に、第５のＰＭＯＳトラン
ジスタＱ４１０に対し、第１０のＮＭＯＳトランジスタ
Ｑ４１１の電流駆動能力を十分に大きくとった場合、第
２の基準電圧発生回路４０５の出力端子ＣＶＯＵＴ４０
２の電位は、ほぼＶt2となり、その結果、図５に示す第
２の差動増幅回路の出力電位もほぼＶt2の電位となり、
第２トランスファゲート回路５０５の入力φ２に‘Ｈ’
レベル、φ２Ｂに‘Ｌ’レベルが印加されると、電圧発
生回路５０１の出力ＯＵＴ５０１の出力電位は、ほぼＶ
t2となる。
【００２２】図７に示すメモリセルマトリクスにおい
て、第１のメモリセルトランジスタＱ７３３、第２のメ
モリセルトランジスタＱ７２６、第３のメモリセルトラ
ンジスタＱ７１９、第４のメモリセルトランジスタＱ７
１２、第５のメモリセルトランジスタＱ７０５を全て閾
値電圧Ｖt1となるように製造した場合、実際には第１の
メモリセルトランジスタＱ７３３の閾値電圧がほぼＶt1
となり、以下第２のメモリセルトランジスタＱ７２６の
閾値電圧はＶt1＋α1となり、第３のメモリセルトラン
ジスタＱ７１９の閾値電圧はＶt1＋α2となり、第４の
メモリセルトランジスタＱ７１２の閾値電圧はＶt1＋α
3となり、第５のメモリセルトランジスタＱ７０５の閾
値電圧はＶt1＋α4となる。
て、第１のメモリセルトランジスタＱ７３３、第２のメ
モリセルトランジスタＱ７２６、第３のメモリセルトラ
ンジスタＱ７１９、第４のメモリセルトランジスタＱ７
１２、第５のメモリセルトランジスタＱ７０５を全て閾
値電圧Ｖt1となるように製造した場合、実際には第１の
メモリセルトランジスタＱ７３３の閾値電圧がほぼＶt1
となり、以下第２のメモリセルトランジスタＱ７２６の
閾値電圧はＶt1＋α1となり、第３のメモリセルトラン
ジスタＱ７１９の閾値電圧はＶt1＋α2となり、第４の
メモリセルトランジスタＱ７１２の閾値電圧はＶt1＋α
3となり、第５のメモリセルトランジスタＱ７０５の閾
値電圧はＶt1＋α4となる。
【００２３】この時、α1、α2、α3、α4は、第２のメ
モリセルトランジスタＱ７２６、第３のメモリセルトラ
ンジスタＱ７１９、第４のメモリセルトランジスタＱ７
１２、第５のメモリセルトランジスタＱ７０５のソース
側端子に寄生する抵抗値に応じて変わる変数であり、大
小関係は、 α1＜α2＜α3＜α4 …(1) の関係式で表わされ、結果としてソース側端子に寄生す
る抵抗値の大きいメモリセルトランジスタ施、見かけ上
閾値電圧が上がってしまうことがわかる。
モリセルトランジスタＱ７２６、第３のメモリセルトラ
ンジスタＱ７１９、第４のメモリセルトランジスタＱ７
１２、第５のメモリセルトランジスタＱ７０５のソース
側端子に寄生する抵抗値に応じて変わる変数であり、大
小関係は、 α1＜α2＜α3＜α4 …(1) の関係式で表わされ、結果としてソース側端子に寄生す
る抵抗値の大きいメモリセルトランジスタ施、見かけ上
閾値電圧が上がってしまうことがわかる。
【００２４】図８に、以上説明した結果を示す。
【００２５】図８を参照するとわかるように、メモリセ
ルトランジスタのゲート端子が接続されたワード線の位
置により閾値電圧が変化するのに対して、電圧発生回路
の出力が一定である。このため、センス速度がメモリセ
ルトランジスタのゲート端子が接続されたワード線の位
置により変わってしまい、最も悪い場合誤読み出しを起
こす恐れがある。
ルトランジスタのゲート端子が接続されたワード線の位
置により閾値電圧が変化するのに対して、電圧発生回路
の出力が一定である。このため、センス速度がメモリセ
ルトランジスタのゲート端子が接続されたワード線の位
置により変わってしまい、最も悪い場合誤読み出しを起
こす恐れがある。
【００２６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、メモリセルトラ
ンジスタに印加するゲート電圧を、メモリセルトランジ
スタのゲート端子が接続されたワード線の位置に応じて
変化させることで、メモリセルトランジスタのゲート端
子が接続されたワード線位置に依存することなく、読み
出し速度が悪化又は誤読み出しを行なわない電圧発生回
路を提供することにある。
てなされたものであって、その目的は、メモリセルトラ
ンジスタに印加するゲート電圧を、メモリセルトランジ
スタのゲート端子が接続されたワード線の位置に応じて
変化させることで、メモリセルトランジスタのゲート端
子が接続されたワード線位置に依存することなく、読み
出し速度が悪化又は誤読み出しを行なわない電圧発生回
路を提供することにある。
【００２７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る電圧発生回路は、複数のワード線と複
数のディジット線の交差位置に各々配置され、イオン注
入により実現される接地電圧よりも大きい第１の閾値電
圧（Ｖt0）、前記第１の閾値電圧よりも大きい第２の閾
値電圧（Ｖt1）、前記第２の閾値電圧よりも大きい第３
の閾値電圧（Ｖt2）、前記第３の閾値電圧よりも大きい
第４の閾値電圧（Ｖt3）のうちのいずれかが書き込まれ
るデータに基づき設定されるメモリトランジスタと、前
記メモリトランジスタをデコードし、出力が前記ワード
線に接続されたＸデコーダ回路と、を備え、該Ｘデコー
ダ回路の出力を制御する電圧発生回路において、前記電
圧発生回路は、前記メモリトランジスタが形成されたメ
モリトランジスタ領域内の基本単位であるバンクの構成
と同一の構成をもつダミーバンク列を有し、該ダミーバ
ンク列内のダミーメモリトランジスタのゲートは、この
ダミーメモリトランジスタが選択された際に、前記電圧
発生回路の出力に接続されるように制御される、ことを
特徴とする。
め、本発明に係る電圧発生回路は、複数のワード線と複
数のディジット線の交差位置に各々配置され、イオン注
入により実現される接地電圧よりも大きい第１の閾値電
圧（Ｖt0）、前記第１の閾値電圧よりも大きい第２の閾
値電圧（Ｖt1）、前記第２の閾値電圧よりも大きい第３
の閾値電圧（Ｖt2）、前記第３の閾値電圧よりも大きい
第４の閾値電圧（Ｖt3）のうちのいずれかが書き込まれ
るデータに基づき設定されるメモリトランジスタと、前
記メモリトランジスタをデコードし、出力が前記ワード
線に接続されたＸデコーダ回路と、を備え、該Ｘデコー
ダ回路の出力を制御する電圧発生回路において、前記電
圧発生回路は、前記メモリトランジスタが形成されたメ
モリトランジスタ領域内の基本単位であるバンクの構成
と同一の構成をもつダミーバンク列を有し、該ダミーバ
ンク列内のダミーメモリトランジスタのゲートは、この
ダミーメモリトランジスタが選択された際に、前記電圧
発生回路の出力に接続されるように制御される、ことを
特徴とする。
【００２８】本発明の概要を以下に説明する。本発明に
おいては、電圧発生回路内に、好ましくは、メモリセル
トランジスタと同じ段数の部分回路（図１の１０１〜１
０５）を備え、部分回路はそれぞれセル部分回路（図１
の１０６〜１１０）を備え、これらのセル部分回路はメ
モリセルトランジスタと等価なトランジスタと抵抗を有
し、この抵抗はメモリセルトランジスタのソース端子及
びドレイン端子に寄生的に付加される抵抗と等しい抵抗
値に設定され、部分回路にワード線と同一の信号を接続
し、ワード線の選択されたメモリセルトランジスタと等
しい部分回路を選択することにより、ソース電位と基板
電位の差により生じる閾値電圧の変動に連動した電圧を
発生することができるようにしたものである。
おいては、電圧発生回路内に、好ましくは、メモリセル
トランジスタと同じ段数の部分回路（図１の１０１〜１
０５）を備え、部分回路はそれぞれセル部分回路（図１
の１０６〜１１０）を備え、これらのセル部分回路はメ
モリセルトランジスタと等価なトランジスタと抵抗を有
し、この抵抗はメモリセルトランジスタのソース端子及
びドレイン端子に寄生的に付加される抵抗と等しい抵抗
値に設定され、部分回路にワード線と同一の信号を接続
し、ワード線の選択されたメモリセルトランジスタと等
しい部分回路を選択することにより、ソース電位と基板
電位の差により生じる閾値電圧の変動に連動した電圧を
発生することができるようにしたものである。
【００２９】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の実施の形態に係る電圧発生回路
は、複数のワード線と複数のディジット線の交差位置に
各々配置され、イオン注入により実現される接地電圧よ
りも大きい第１の閾値電圧（Ｖt0）、第１の閾値電圧よ
りも大きい第２の閾値電圧より大きい第３の閾値電圧
（Ｖt2）、第３の閾値電圧よりも大きい第４の閾値電圧
（Ｖt3）のうちいずれかが書き込まれるデータに基づき
設定されるメモリトセルランジスタをデコードするＸデ
コーダ回路に搭載された電圧発生回路において、ソース
端子を電源に接続し、ドレイン端子を電圧発生回路の出
力に接続し、ゲート端子にチップ活性化信号を接続した
Ｐchエンハンスメント型トランジスタにより構成される
負荷ＭＯＳトランジスタ（図１のＱ１０１）を備え、負
荷ＭＯＳトランジスタに接続された第１の部分回路（図
１の１０１）は、ドレイン端子を電圧発生回路の出力
（図１のＣＶＯＵＴ１０１）に接続し、ソース端子を第
１のセル部分回路の第１の入力（図１のＴ１０１）に接
続し、ゲート端子にメモリセル部の第１のワード線（図
１のＷ１０１）に接続された信号が入力される第１のセ
レクタトランジスタ（図１のＱ１０２）と、第１のセル
部分回路（図１の１０６）の第２の入力（図１のＴ１０
３）をドレイン端子に接続し、ソース端子を接地し、ゲ
ート端子を第１のセレクタトランジスタ（図１のＱ１０
２）のゲート端子と共通に接続した第２のセレクタトラ
ンジスタ（図１のＱ１０４）により構成され、前記第１
のセル部分回路（図１の１０６）は、第１のメモリセル
トランジスタ（図１のＱ１０３）と第１の抵抗（図１の
Ｒ１０１）により構成され、第１の抵抗は一端を第１の
セレクタトランジスタ（図１のＱ１０２）のソース端子
に接続し、他端を第１のメモリセルトランジスタ（図１
のＱ１０３）のドレイン端子に接続し、第１のメモリセ
ルトランジスタ（図１のＱ１０３）のソース端子は第２
のセレクタトランジスタ（図１のＱ１０４）のドレイン
端子に接続し、ゲート端子は電圧発生回路の出力（図１
のＣＶＯＵＴ１０１）に接続されている。
に説明する。本発明の実施の形態に係る電圧発生回路
は、複数のワード線と複数のディジット線の交差位置に
各々配置され、イオン注入により実現される接地電圧よ
りも大きい第１の閾値電圧（Ｖt0）、第１の閾値電圧よ
りも大きい第２の閾値電圧より大きい第３の閾値電圧
（Ｖt2）、第３の閾値電圧よりも大きい第４の閾値電圧
（Ｖt3）のうちいずれかが書き込まれるデータに基づき
設定されるメモリトセルランジスタをデコードするＸデ
コーダ回路に搭載された電圧発生回路において、ソース
端子を電源に接続し、ドレイン端子を電圧発生回路の出
力に接続し、ゲート端子にチップ活性化信号を接続した
Ｐchエンハンスメント型トランジスタにより構成される
負荷ＭＯＳトランジスタ（図１のＱ１０１）を備え、負
荷ＭＯＳトランジスタに接続された第１の部分回路（図
１の１０１）は、ドレイン端子を電圧発生回路の出力
（図１のＣＶＯＵＴ１０１）に接続し、ソース端子を第
１のセル部分回路の第１の入力（図１のＴ１０１）に接
続し、ゲート端子にメモリセル部の第１のワード線（図
１のＷ１０１）に接続された信号が入力される第１のセ
レクタトランジスタ（図１のＱ１０２）と、第１のセル
部分回路（図１の１０６）の第２の入力（図１のＴ１０
３）をドレイン端子に接続し、ソース端子を接地し、ゲ
ート端子を第１のセレクタトランジスタ（図１のＱ１０
２）のゲート端子と共通に接続した第２のセレクタトラ
ンジスタ（図１のＱ１０４）により構成され、前記第１
のセル部分回路（図１の１０６）は、第１のメモリセル
トランジスタ（図１のＱ１０３）と第１の抵抗（図１の
Ｒ１０１）により構成され、第１の抵抗は一端を第１の
セレクタトランジスタ（図１のＱ１０２）のソース端子
に接続し、他端を第１のメモリセルトランジスタ（図１
のＱ１０３）のドレイン端子に接続し、第１のメモリセ
ルトランジスタ（図１のＱ１０３）のソース端子は第２
のセレクタトランジスタ（図１のＱ１０４）のドレイン
端子に接続し、ゲート端子は電圧発生回路の出力（図１
のＣＶＯＵＴ１０１）に接続されている。
【００３０】電圧発生回路内には、この第１の部分回路
（図１の１０１）と同一構成とされ、第１のセル部分回
路（図１の１０６）と相違して、第２のメモリセルトラ
ンジスタ（図１のＱ１０６）と第２の抵抗（図１のＲ１
０２）及び第３の抵抗（図１のＲ１０３）により構成さ
れ、第２の抵抗の一の端子（図１のＴ１０４）を第３の
セレクタトランジスタ（図１のＱ１０５）のソース端子
に接続し、他の端子（図１のＴ１０５）を第２のメモリ
セルトランジスタ（図１のＱ１０６）のドレイン端子に
接続し、第３の抵抗（図１のＲ１０３）の一の端子（図
１のＴ１０６）を第２のメモリセルトランジスタのソー
ス端子に接続し、他の端子を第４のセレクタトランジス
タ（図１のＱ１０７）のドレイン端子に接続し、第２の
メモリセルトランジスタのゲート端子（図１のＷ１０
２）を電圧発生回路の出力（図１のＣＶＯＵＴ１）に接
続してなる第２のセル部分回路（図１の１０７）により
構成された第２の部分回路（図１の１０２）、をさらに
備えている。
（図１の１０１）と同一構成とされ、第１のセル部分回
路（図１の１０６）と相違して、第２のメモリセルトラ
ンジスタ（図１のＱ１０６）と第２の抵抗（図１のＲ１
０２）及び第３の抵抗（図１のＲ１０３）により構成さ
れ、第２の抵抗の一の端子（図１のＴ１０４）を第３の
セレクタトランジスタ（図１のＱ１０５）のソース端子
に接続し、他の端子（図１のＴ１０５）を第２のメモリ
セルトランジスタ（図１のＱ１０６）のドレイン端子に
接続し、第３の抵抗（図１のＲ１０３）の一の端子（図
１のＴ１０６）を第２のメモリセルトランジスタのソー
ス端子に接続し、他の端子を第４のセレクタトランジス
タ（図１のＱ１０７）のドレイン端子に接続し、第２の
メモリセルトランジスタのゲート端子（図１のＷ１０
２）を電圧発生回路の出力（図１のＣＶＯＵＴ１）に接
続してなる第２のセル部分回路（図１の１０７）により
構成された第２の部分回路（図１の１０２）、をさらに
備えている。
【００３１】また電圧発生回路は、第１のセル部分回路
（メモリセルトランジスタのドレイン側に抵抗を備え
る）及び第２のセル部分回路（メモリセルトランジスタ
のドレイン及びソースの両側に抵抗を備える）と構成が
相違して、第３のメモリセルトランジスタ（図１のＱ１
１５）と第４の抵抗（図１のＲ１０８）により構成さ
れ、第４の抵抗の一の端子（図１のＴ１１８）を第５の
セレクタトランジスタ（図１のＱ１１６）のドレイン端
子に接続し、他の端子（図１のＴ１１７）を第３のメモ
リセルトランジスタ（図１のＱ１１５）のソース端子に
接続し、第３のメモリセルトランジスタのドレイン端子
を第６のセレクタトランジスタ（図１のＱ１１４）のソ
ース端子に接続し、第３のメモリセルトランジスタのゲ
ート端子を電圧発生回路の出力に接続した第３のセル部
分回路（図１の１１６）を備えた第３の部分回路（図１
の１０５）、をさらに備えている。
（メモリセルトランジスタのドレイン側に抵抗を備え
る）及び第２のセル部分回路（メモリセルトランジスタ
のドレイン及びソースの両側に抵抗を備える）と構成が
相違して、第３のメモリセルトランジスタ（図１のＱ１
１５）と第４の抵抗（図１のＲ１０８）により構成さ
れ、第４の抵抗の一の端子（図１のＴ１１８）を第５の
セレクタトランジスタ（図１のＱ１１６）のドレイン端
子に接続し、他の端子（図１のＴ１１７）を第３のメモ
リセルトランジスタ（図１のＱ１１５）のソース端子に
接続し、第３のメモリセルトランジスタのドレイン端子
を第６のセレクタトランジスタ（図１のＱ１１４）のソ
ース端子に接続し、第３のメモリセルトランジスタのゲ
ート端子を電圧発生回路の出力に接続した第３のセル部
分回路（図１の１１６）を備えた第３の部分回路（図１
の１０５）、をさらに備えている。
【００３２】本発明の実施の形態においては、３つの回
路形式（セル部分回路の回路形式が３つ）をもつ部分回
路を、メモリセルのワード線と同じ個数だけ並列に接続
し、部分回路内に構成されているセレクタトランジスタ
には、ワード線の各信号線が接続されている。
路形式（セル部分回路の回路形式が３つ）をもつ部分回
路を、メモリセルのワード線と同じ個数だけ並列に接続
し、部分回路内に構成されているセレクタトランジスタ
には、ワード線の各信号線が接続されている。
【００３３】本発明の実施の形態に係る電圧発生回路
は、メモリセルトランジスタの選択された位置に対応し
たセル部分回路に基づき電圧を発生する。セル部分回路
がメモリセル部と等価な回路形式となっているため、選
択されたメモリセルと同様にソース及びドレインに抵抗
が付加される。
は、メモリセルトランジスタの選択された位置に対応し
たセル部分回路に基づき電圧を発生する。セル部分回路
がメモリセル部と等価な回路形式となっているため、選
択されたメモリセルと同様にソース及びドレインに抵抗
が付加される。
【００３４】このため、本発明の実施の形態において
は、基板電位とソース電位の違いにより発生するメモリ
セルトランジスタの閾値電圧の変動が、同様にして、電
圧発生回路でも再現することができ、メモリセルトラン
ジスタの閾値電圧と電圧発生回路の出力電圧の差が選択
されたメモリセルトランジスタの位置で異なることはな
い。
は、基板電位とソース電位の違いにより発生するメモリ
セルトランジスタの閾値電圧の変動が、同様にして、電
圧発生回路でも再現することができ、メモリセルトラン
ジスタの閾値電圧と電圧発生回路の出力電圧の差が選択
されたメモリセルトランジスタの位置で異なることはな
い。
【００３５】
【実施例】上記した実施の形態について更に詳細に説明
すべく、本発明の実施例について図面を参照して説明す
る。
すべく、本発明の実施例について図面を参照して説明す
る。
【００３６】図１は、本発明の第１の実施例の回路構成
を示す図である。図１を参照すると、本発明の一実施例
において、電圧発生回路は、負荷ＭＯＳトランジスタ１
００と部分回路１０１により構成することができる。
を示す図である。図１を参照すると、本発明の一実施例
において、電圧発生回路は、負荷ＭＯＳトランジスタ１
００と部分回路１０１により構成することができる。
【００３７】更に、部分回路は、第１のセレクタトラン
ジスタＱ１０２とセル部分回路１０６、及び第２のセレ
クタトランジスタＱ１０４により構成され、第１及び第
２のセレクタトランジスタＱ１０２、Ｑ１０４のゲート
端子には、メモリセルトランジスタのゲート端子に入力
されたワード線の信号が共通に入力される。
ジスタＱ１０２とセル部分回路１０６、及び第２のセレ
クタトランジスタＱ１０４により構成され、第１及び第
２のセレクタトランジスタＱ１０２、Ｑ１０４のゲート
端子には、メモリセルトランジスタのゲート端子に入力
されたワード線の信号が共通に入力される。
【００３８】また、セル部分回路としては、第１のセル
部分回路１０６、第２のセル部分回路１０７、及び第３
のセル部分回路１１０の３つの回路形式がある。
部分回路１０６、第２のセル部分回路１０７、及び第３
のセル部分回路１１０の３つの回路形式がある。
【００３９】第１のセル部分回路１０６は、第１の抵抗
Ｒ１０１、及び第１のメモリセルトランジスタＱ１０３
から構成されている。
Ｒ１０１、及び第１のメモリセルトランジスタＱ１０３
から構成されている。
【００４０】第２のセル部分回路１０７は、第２の抵抗
Ｒ１０２、第２のメモリセルトランジスタＱ１０６、及
び第３の抵抗Ｒ１０３から構成されている。
Ｒ１０２、第２のメモリセルトランジスタＱ１０６、及
び第３の抵抗Ｒ１０３から構成されている。
【００４１】第３のセル部分回路１１０は、第３のメモ
リセルトランジスタＱ１１５及び第４の抵抗Ｒ１０８か
ら構成される。
リセルトランジスタＱ１１５及び第４の抵抗Ｒ１０８か
ら構成される。
【００４２】第１〜第４の抵抗Ｒ１０１、Ｒ１０２、Ｒ
１０３、Ｒ１０４の抵抗値は各選択されるメモリセルト
ランジスタに寄生的に付加される抵抗値と同じ値であ
り、従って、セル部分回路と部分回路はワード線の本数
と同じ個数だけ必要となる。
１０３、Ｒ１０４の抵抗値は各選択されるメモリセルト
ランジスタに寄生的に付加される抵抗値と同じ値であ
り、従って、セル部分回路と部分回路はワード線の本数
と同じ個数だけ必要となる。
【００４３】ワード線と同じ数だけ設けられた部分回路
には、部分回路内に接続されたセレクタトランジスタに
各ワード線が接続され、ワード線を選択することでよ
り、メモリセルトランジスタの閾値電圧に連動した電圧
を発生することができる。
には、部分回路内に接続されたセレクタトランジスタに
各ワード線が接続され、ワード線を選択することでよ
り、メモリセルトランジスタの閾値電圧に連動した電圧
を発生することができる。
【００４４】図３は、本発明の一実施例に係る電圧発生
回路の出力電圧及びセンス速度を表わす出力波形を示し
たものであり、比較例として従来方式のものを合わせて
示したものである。次に、図１および図３を参照して、
本発明の実施例の動作について説明する。
回路の出力電圧及びセンス速度を表わす出力波形を示し
たものであり、比較例として従来方式のものを合わせて
示したものである。次に、図１および図３を参照して、
本発明の実施例の動作について説明する。
【００４５】回路の動作時、活性化信号“ＣＥＢ”は
“Ｌ”レベルとなり、負荷ＭＯＳトランジスタＱ１０１
は導通する。この時、ワード線信号“Ｗ１０１”が
“Ｈ”レベルとなり、その他のワード線（Ｗ１０２、Ｗ
１０３、…）が“Ｌ”レベルとなる。
“Ｌ”レベルとなり、負荷ＭＯＳトランジスタＱ１０１
は導通する。この時、ワード線信号“Ｗ１０１”が
“Ｈ”レベルとなり、その他のワード線（Ｗ１０２、Ｗ
１０３、…）が“Ｌ”レベルとなる。
【００４６】この場合、部分回路１０１のみが活性化さ
れ、部分回路１０１内セル部分回路１０６にあるメモリ
セルトランジスタＱ１０３の閾値電圧（Ｖt2）で電圧発
生回路出力ＣＶＯＵＴ１０１は平衡する。
れ、部分回路１０１内セル部分回路１０６にあるメモリ
セルトランジスタＱ１０３の閾値電圧（Ｖt2）で電圧発
生回路出力ＣＶＯＵＴ１０１は平衡する。
【００４７】次にワード線信号Ｗ１０２が“Ｈ”レベル
となり、その他のワード線が“Ｌ”レベルとなる場合、
部分回路１０２のみが活性化され、部分回路１０２内セ
ル部分回路１０７によるメモリセルトランジスタＱ１０
６の閾値電圧（Ｖt2＋α1）で電圧発生回路出力ＣＶＯ
ＵＴ１０１は平衡する。
となり、その他のワード線が“Ｌ”レベルとなる場合、
部分回路１０２のみが活性化され、部分回路１０２内セ
ル部分回路１０７によるメモリセルトランジスタＱ１０
６の閾値電圧（Ｖt2＋α1）で電圧発生回路出力ＣＶＯ
ＵＴ１０１は平衡する。
【００４８】ただし、この場合メモリセルトランジスタ
Ｑ１０６の閾値電圧がＶt2＋α1となるのは、メモリセ
ルトランジスタＱ１０６のソース端子にＲ１０３の抵抗
が付き、ソース電位と基板電位に差ができるためであ
る。
Ｑ１０６の閾値電圧がＶt2＋α1となるのは、メモリセ
ルトランジスタＱ１０６のソース端子にＲ１０３の抵抗
が付き、ソース電位と基板電位に差ができるためであ
る。
【００４９】ワード線信号Ｗ１０３が“Ｈ”レベルとな
り、その他のワード線が“Ｌ”レベルとなる場合、部分
回路１０３のみが活性化され、部分回路内１０３内セル
部分回路１０８にあるメモリセルトランジスタＱ１０９
の閾値電圧Ｖt2＋α2で電圧発生回路出力ＣＶＯＵＴ１
０１は平衡する。
り、その他のワード線が“Ｌ”レベルとなる場合、部分
回路１０３のみが活性化され、部分回路内１０３内セル
部分回路１０８にあるメモリセルトランジスタＱ１０９
の閾値電圧Ｖt2＋α2で電圧発生回路出力ＣＶＯＵＴ１
０１は平衡する。
【００５０】ただし、この場合、メモリセルトランジス
タＱ１０９の閾値電圧がＶt2＋α2となるのはメモリセ
ルトランジスタＱ１０９のソース端子にＲ１０５の抵抗
が付き、ソース電位と基板電位に差ができるためであ
る。
タＱ１０９の閾値電圧がＶt2＋α2となるのはメモリセ
ルトランジスタＱ１０９のソース端子にＲ１０５の抵抗
が付き、ソース電位と基板電位に差ができるためであ
る。
【００５１】以上説明したように、選択されたメモリセ
ルトランジスタの位置によって、寄生抵抗により、実際
にトランジスタの閾値電圧は変化する。本実施例におい
ては、電圧発生回路内にも寄生抵抗を積極的に付加する
ことにより、図３に示すように、電圧発生回路出力を変
動させることができる。
ルトランジスタの位置によって、寄生抵抗により、実際
にトランジスタの閾値電圧は変化する。本実施例におい
ては、電圧発生回路内にも寄生抵抗を積極的に付加する
ことにより、図３に示すように、電圧発生回路出力を変
動させることができる。
【００５２】次に、本発明の第２の実施例について図面
を参照して説明する。
を参照して説明する。
【００５３】図２は、本発明の第２の実施例の回路構成
を示す図である。本発明の第２の実施例の電圧発生回路
は、負荷ＭＯＳトランジスタ２００と、セル部分回路２
０１と、第１のバンクセレクタ回路２０２と、第２のバ
ンクセレクタ回路２０３と、を備えて構成されている。
を示す図である。本発明の第２の実施例の電圧発生回路
は、負荷ＭＯＳトランジスタ２００と、セル部分回路２
０１と、第１のバンクセレクタ回路２０２と、第２のバ
ンクセレクタ回路２０３と、を備えて構成されている。
【００５４】第１及び第２のバンクセレクタトランジス
タはメモリセル部に使用されているバンクセレクタトラ
ンジスタと同一構造及び同一ディメンジョンにより構成
され、セル部分回路２０１もメモリセル部と同一構造・
同一ディメンジョンのトランジスタがメモリセル部と同
じ数だけ配置されている。
タはメモリセル部に使用されているバンクセレクタトラ
ンジスタと同一構造及び同一ディメンジョンにより構成
され、セル部分回路２０１もメモリセル部と同一構造・
同一ディメンジョンのトランジスタがメモリセル部と同
じ数だけ配置されている。
【００５５】セル部分回路に設けられた第１のメモリセ
ルトランジスタＱ２０７は、ゲート端子に第１のトラン
スファゲート回路２０４が接続され、第１のトランスフ
ァゲート回路２０４のもう一方の入力が負荷ＭＯＳトラ
ンジスタ２００のドレイン端子に接続され、負荷ＭＯＳ
トランジスタ２００のドレイン端子が、電圧発生回路の
出力ＣＶＯＵＴ２０１となる。
ルトランジスタＱ２０７は、ゲート端子に第１のトラン
スファゲート回路２０４が接続され、第１のトランスフ
ァゲート回路２０４のもう一方の入力が負荷ＭＯＳトラ
ンジスタ２００のドレイン端子に接続され、負荷ＭＯＳ
トランジスタ２００のドレイン端子が、電圧発生回路の
出力ＣＶＯＵＴ２０１となる。
【００５６】第１のトランスファゲート回路２０４のＮ
ＭＯＳトランジスタＱ２０６のゲート端子には、メモリ
セル部のワード線ＷＬ２０１が接続され、ＰＭＯＳトラ
ンジスタＱ２０５のゲート端子にはワード線ＷＬ２０１
のインバータＩＮＶ２０による反転信号が入力される。
ＭＯＳトランジスタＱ２０６のゲート端子には、メモリ
セル部のワード線ＷＬ２０１が接続され、ＰＭＯＳトラ
ンジスタＱ２０５のゲート端子にはワード線ＷＬ２０１
のインバータＩＮＶ２０による反転信号が入力される。
【００５７】第１のメモリセルトランジスタ、及び第１
のトランスファゲート回路と同様の接続を行なった回路
を、メモリセルトランジスタと同じ段数だけ設け、それ
ぞれのトランスファゲート回路には対応したワード線信
号を接続する。
のトランスファゲート回路と同様の接続を行なった回路
を、メモリセルトランジスタと同じ段数だけ設け、それ
ぞれのトランスファゲート回路には対応したワード線信
号を接続する。
【００５８】このように、本実施例においては、メモリ
セル部と全く同一の回路形式にすることで、メモリセル
と同一の寄生抵抗を再現することができ、選択されたメ
モリセルトランジスタの位置で異なる閾値電圧の変動を
再現でき、結果として、メモリセルトランジスタの選択
された位置に応じた電圧を発生することができる。
セル部と全く同一の回路形式にすることで、メモリセル
と同一の寄生抵抗を再現することができ、選択されたメ
モリセルトランジスタの位置で異なる閾値電圧の変動を
再現でき、結果として、メモリセルトランジスタの選択
された位置に応じた電圧を発生することができる。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
メモリセルトランジスタの選択された場所により異なる
閾値電圧の変化に連動した電圧発生回路の出力電圧を得
ることができる、という効果を奏する。
メモリセルトランジスタの選択された場所により異なる
閾値電圧の変化に連動した電圧発生回路の出力電圧を得
ることができる、という効果を奏する。
【００６０】その理由は、本発明においては、電圧発生
回路にメモリセル部で実際に発生する寄生抵抗を再現す
ることにより、ソース電位と基板電位の差によって発生
するメモリセル部で発生する閾値電圧の変動を再現でき
る、ようにしたことによる。
回路にメモリセル部で実際に発生する寄生抵抗を再現す
ることにより、ソース電位と基板電位の差によって発生
するメモリセル部で発生する閾値電圧の変動を再現でき
る、ようにしたことによる。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の別の実施例の回路構成を示す図であ
る。
る。
【図３】本発明の一実施例に係る電圧発生回路の出力電
圧及びセンス速度を表わす出力波形と、比較例として従
来技術による出力電圧及びセンス速度を表わす出力波形
とを比較して示す図である。
圧及びセンス速度を表わす出力波形と、比較例として従
来技術による出力電圧及びセンス速度を表わす出力波形
とを比較して示す図である。
【図４】従来技術の電圧発生回路の回路構成を示す図で
ある。
ある。
【図５】従来技術の電圧発生回路を用いたデコーダ回路
の回路構成を示す図である。
の回路構成を示す図である。
【図６】図５に示した従来のデコーダ回路のタイミング
チャートを示す図である。
チャートを示す図である。
【図７】従来の多値セル型マスクＲＯＭに用いられてい
るメモリセルマトリックスを示す図である。
るメモリセルマトリックスを示す図である。
【図８】従来の電圧発生回路を用いた出力電圧及びセン
ス速度を表わす出力波形図である。
ス速度を表わす出力波形図である。
１００ 負荷ＭＯＳトランジスタ １０１ 部分回路 １０２ 部分回路 １０３ 部分回路 １０４ 部分回路 １０５ 部分回路 １０６ セル部分回路 １０７ セル部分回路 １０８ セル部分回路 １０９ セル部分回路 １１０ セル部分回路 ２００ 負荷ＭＯＳトランジスタ ２０１ セル部分回路 ２０２ バンクセレクタ回路 ２０３ バンクセレクタ回路 ２０４ トランスファゲート回路 ２０５ トランスファゲート回路 ２０６ トランスファゲート回路 ２０７ トランスファゲート回路 ４０１ 差動増幅回路（第１の差動増幅回路） ４０２ 差動増幅回路（第２の差動増幅回路） ４０３ 差動増幅回路（第３の差動増幅回路） ４０４ 基準電圧発生回路（第１の基準電圧発生回路） ４０５ 基準電圧発生回路（第２の基準電圧発生回路） ４０６ 基準電圧発生回路（第３の基準電圧発生回路） ５０１ 電圧発生回路 ５０２ ワード線デコード回路 ５０３ ワード線 ５０４ トランスファゲート回路 ５０５ トランスファゲート回路 ５０６ トランスファゲート回路 Ｑ１０１、Ｑ２０１、Ｑ２０５、Ｑ２０８、Ｑ２１１、
Ｑ２１４、Ｑ４０１、Ｑ４０３、Ｑ４０４、Ｑ４０８、
Ｑ４１０、Ｑ４１２、Ｑ４１３、Ｑ４１７、Ｑ４１９、
Ｑ４２１、Ｑ４２２、Ｑ４２６、Ｑ４２８、Ｑ４３０、
Ｑ４３２、Ｑ５０１、Ｑ５０３、Ｑ５０５、Ｑ５０９、
Ｑ５１２、Ｑ５１５ エンハンスメント型ＰチャネルＭ
ＯＳＦＥＴ Ｑ１０２、Ｑ１０４、Ｑ１０５、Ｑ１０７、Ｑ１０８、
Ｑ１１０、Ｑ１１１、Ｑ１１３、Ｑ１１４、Ｑ１１６、
Ｑ２０６、Ｑ２０９、Ｑ２１２、Ｑ２１５、Ｑ４０５〜
Ｑ４０７、Ｑ４０９、Ｑ４１４〜Ｑ４１６、Ｑ４１８、
Ｑ４２３〜Ｑ４２５、Ｑ４２７、Ｑ４２９、Ｑ４３１、
Ｑ４３３、Ｑ４３４、Ｑ５０２、Ｑ５０４、Ｑ５０６、
Ｑ５０７、Ｑ５０８、Ｑ５１０、Ｑ５１１、Ｑ５１３、
Ｑ５１４、Ｑ５１６、Ｑ５１７ エンハンスメント型Ｎ
チャネルＭＯＳＦＥＴ Ｑ１０３、Ｑ１０６、Ｑ１０９、Ｑ１１２、Ｑ１１５、
Ｑ２０７、Ｑ２１０、Ｑ２１３、Ｑ２１６、Ｑ７０５〜
Ｑ７３９ メモリセルトランジスタ（ＮチャネルＭＯＳ
ＦＥＴ） Ｑ２０２〜Ｑ２０４、Ｑ２１７〜Ｑ２１９、Ｑ７０１〜
Ｑ７０４、Ｑ７４０〜Ｑ７４３ バンクセレクタ用トラ
ンジスタ（ＮチャネルＭＯＳＦＥＴ） Ｒ１０１〜Ｒ１０８ 抵抗 Ｑ４０２ 第２の閾値電圧に設定されたＮチャネルＭＯ
ＳＦＥＴ（Ｖt1） Ｑ４１１ 第３の閾値電圧に設定されたＮチャネルＭＯ
ＳＦＥＴ（Ｖt2） Ｑ４２０ 第４の閾値電圧に設定されたＮチャネルＭＯ
ＳＦＥＴ（Ｖt3）
Ｑ２１４、Ｑ４０１、Ｑ４０３、Ｑ４０４、Ｑ４０８、
Ｑ４１０、Ｑ４１２、Ｑ４１３、Ｑ４１７、Ｑ４１９、
Ｑ４２１、Ｑ４２２、Ｑ４２６、Ｑ４２８、Ｑ４３０、
Ｑ４３２、Ｑ５０１、Ｑ５０３、Ｑ５０５、Ｑ５０９、
Ｑ５１２、Ｑ５１５ エンハンスメント型ＰチャネルＭ
ＯＳＦＥＴ Ｑ１０２、Ｑ１０４、Ｑ１０５、Ｑ１０７、Ｑ１０８、
Ｑ１１０、Ｑ１１１、Ｑ１１３、Ｑ１１４、Ｑ１１６、
Ｑ２０６、Ｑ２０９、Ｑ２１２、Ｑ２１５、Ｑ４０５〜
Ｑ４０７、Ｑ４０９、Ｑ４１４〜Ｑ４１６、Ｑ４１８、
Ｑ４２３〜Ｑ４２５、Ｑ４２７、Ｑ４２９、Ｑ４３１、
Ｑ４３３、Ｑ４３４、Ｑ５０２、Ｑ５０４、Ｑ５０６、
Ｑ５０７、Ｑ５０８、Ｑ５１０、Ｑ５１１、Ｑ５１３、
Ｑ５１４、Ｑ５１６、Ｑ５１７ エンハンスメント型Ｎ
チャネルＭＯＳＦＥＴ Ｑ１０３、Ｑ１０６、Ｑ１０９、Ｑ１１２、Ｑ１１５、
Ｑ２０７、Ｑ２１０、Ｑ２１３、Ｑ２１６、Ｑ７０５〜
Ｑ７３９ メモリセルトランジスタ（ＮチャネルＭＯＳ
ＦＥＴ） Ｑ２０２〜Ｑ２０４、Ｑ２１７〜Ｑ２１９、Ｑ７０１〜
Ｑ７０４、Ｑ７４０〜Ｑ７４３ バンクセレクタ用トラ
ンジスタ（ＮチャネルＭＯＳＦＥＴ） Ｒ１０１〜Ｒ１０８ 抵抗 Ｑ４０２ 第２の閾値電圧に設定されたＮチャネルＭＯ
ＳＦＥＴ（Ｖt1） Ｑ４１１ 第３の閾値電圧に設定されたＮチャネルＭＯ
ＳＦＥＴ（Ｖt2） Ｑ４２０ 第４の閾値電圧に設定されたＮチャネルＭＯ
ＳＦＥＴ（Ｖt3）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/02 G11C 16/06
Claims (5)
- 【請求項１】多値メモリセルを有する半導体記憶装置の
Ｘデコーダの出力を制御する電圧制御発生回路におい
て、 メモリセルのワード線と同一段数の部分回路を並列に備
え、 前記部分回路は、メモリセル部と等価的な回路形式とさ
れたセル部分回路を備え、 前記部分回路には前記ワード線と同一の信号を接続し、 ワード線の選択されたメモリセルトランジスタの位置に
対応した部分回路が選択され、前記部分回路のセル部分
回路が有するトランジスタの閾値電圧に基づき、出力電
圧を発生することを特徴とする電圧発生回路。 - 【請求項２】前記セル部分回路が有する前記トランジス
タが、メモリセルトランジスタと等価なトランジスタと
され、前記セル部分回路の前記トランジスタのドレイン
及び／又はソースには、メモリセルトランジスタに付加
される寄生抵抗と等価な抵抗が付加されたことを特徴と
する請求項１記載の電圧発生回路。 - 【請求項３】複数のワード線と複数のディジット線の交
差位置に各々配置され、イオン注入により実現される接
地電圧よりも大きい第１の閾値電圧（Ｖt0）、前記第１
の閾値電圧よりも大きい第２の閾値電圧（Ｖt1）、前記
第２の閾値電圧よりも大きい第３の閾値電圧（Ｖt2）、
前記第３の閾値電圧よりも大きい第４の閾値電圧（Ｖt
3）のうちのいずれかが書き込まれるデータに基づき設
定されるメモリトランジスタと、 前記メモリトランジスタをデコードし、出力が前記ワー
ド線に接続されたＸデコーダ回路と、を備えた半導体記
憶装置における該Ｘデコーダ回路の出力を制御する電圧
発生回路において、 前記電圧発生回路は、前記メモリトランジスタが形成さ
れたメモリトランジスタ領域内の基本単位であるバンク
の構成と同一の構成をもつダミーバンク列を有し、 該ダミーバンク列内のダミーメモリトランジスタのゲー
トが、このダミーメモリトランジスタが選択された際
に、前記電圧発生回路の出力に接続されるように制御さ
れる、ことを特徴とする電圧発生回路。 - 【請求項４】ソース端子を電源に接続し、ドレイン端子
を電圧発生回路の出力に接続し、ゲート端子にチップ活
性化信号を接続したＰチャネルエンハンスメント型トラ
ンジスタにより構成される負荷ＭＯＳトランジスタと、 前記負荷ＭＯＳトランジスタに接続される第１の部分回
路を備え、 前記第１の部分回路が、 ドレイン端子を前記電圧発生回路の出力に接続し、ソー
ス端子を第１のセル部分回路の第１の入力に接続し、ゲ
ート端子にメモリセル部の第１のワード線に接続された
信号が接続された前記第１のセレクタトランジスタと、 前記第１のセル部分回路の第２の入力をドレイン端子に
接続し、ソース端子を接地し、ゲート端子を前記第１の
セレクタトランジスタのゲート端子と共通に接続した第
２のセレクタトランジスタと、を備え、 前記第１のセル部分回路が、 第１のメモリセルトランジスタと第１の抵抗と、を備
え、 前記第１の抵抗は、一の端子を前記第１のセレクタトラ
ンジスタのソース端子に接続し、他の端子を前記第１の
メモリセルトランジスタのドレイン端子に接続し、 前記第１のメモリセルトランジスタのソース端子は前記
第２のセレクタトランジスタのドレイン端子に接続し、
ゲート端子は前記電圧発生回路の出力に接続され、 前記電圧発生回路内には、前記第１の部分回路と同一構
成とされ、 前記第１のセル部分回路の構成が、 第２のメモリセルトランジスタと第２の抵抗及び第３の
抵抗を備え、 前記第２の抵抗の一の端子を第３のセレクタトランジス
タのソース端子に接続し、他の端子を前記第２のメモリ
セルトランジスタのドレイン端子に接続し、 前記第３の抵抗の一の端子を前記第２のメモリセルトラ
ンジスタのソース端子に接続し、他の端子を第４のセレ
クタトランジスタのドレイン端子に接続し、 前記第２のメモリセルトランジスタのゲート端子を前記
電圧発生回路の出力に接続した第２のセル部分回路を備
えてなる第２の部分回路と、 前記第１のセル部分回路の構成が第３のメモリセルトラ
ンジスタと第４の抵抗により構成され、 前記第４の抵抗の一の端子を第５のセレクタトランジス
タのドレイン端子に接続し、他の端子を前記第３のメモ
リセルトランジスタのソース端子に接続し、 前記第３のメモリセルトランジスタのドレイン端子を第
６のセレクタトランジスタのソース端子に接続し、 前記第３のメモリセルトランジスタのゲート端子を前記
電圧発生回路の出力に接続した第３のセル部分回路を備
えなる第３の部分回路の、 ３つの回路形式をもつ前記部分回路をメモリセルのワー
ド線と同じ個数だけ並列に接続し、 前記部分回路にはメモリセルの各ワード線に接続された
信号をそれぞれ接続し、メモリセルの位置に対応した電
圧を発生する、 ことを特徴とする請求項３記載の電圧発生回路。 - 【請求項５】前記第１の部分回路として、メモリセルト
ランジスタ及び第１のトランスファゲート回路及び第１
のインバータ回路を有し、 前記第１のトランスファゲート回路は、第１のＮＭＯＳ
トランジスタと第１のＰＭＯＳトランジスタにより構成
され、前記第１のＮＭＯＳトランジスタと前記第１のＰ
ＭＯＳトランジスタはソース端子とドレイン端子を共通
に接続し、 前記第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳト
ランジスタの共通に接続されたソース端子は前記メモリ
セルトランジスタのゲート端子に接続され、 前記第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳト
ランジスタの共通に接続されたドレイン端子は電圧発生
回路の出力端子に接続され、 前記第１のＮＭＯＳトランジスタのゲート端子には第１
のメモリセル部ワード線が接続され、 前記第１のメモリセル部ワード線が前記第１のインバー
タ回路の入力となり、 前記第１のインバータ回路の出力が前記第１のＰＭＯＳ
トランジスタのゲート端子に接続された部分回路をメモ
リセルのワード線と同じ個数だけ縦積みし、 前記各部分回路にはメモリセルの各ワード線に接続され
た信号をそれぞれ接続し、メモリセルの位置に対応した
電圧を発生することを特徴とする請求項３記載の電圧発
生回路。
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