TWI703568B - 記憶體裝置及其控制方法 - Google Patents
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Abstract
一種記憶體裝置，包括一記憶體陣列以及一頻率-電壓轉換器。該記憶體陣列由複數記憶胞(memory cell)排列而成，其中同一列(row)中的複數記憶胞的閘極彼此相耦接並共同連接至一字線(word line)。該頻率-電壓轉換器耦接於該字線與該記憶體裝置外部的一時脈訊號源之間，接收該時脈訊號，並且依據該時脈訊號的頻率高低，對應地輸出不同的電壓至該字線。
Description
本發明係有關於一種記憶體裝置，特別是有關於一種字線電壓可調整式的記憶體裝置及其控制方法。
串列週邊介面(Serial Peripheral Interface：SPI)快閃記憶體內所儲存的資料是藉由一串列時脈(Serial Clock)而可被同步地讀出。如第1圖所示，當記憶體100內的一記憶胞104需要被讀取時，字線106的電壓被設定為高準位，記憶胞104被導通因而產生一記憶胞電流(I_cell)，該記憶胞電流(I_cell)流經負載1而在節點a產生一電壓V1。同時，一參考電流(I_ref)流經負載2而在節點b產生一電壓V2。藉由一讀出放大器(sense amplifier)108比較電壓V1和電壓V2的大小，來判定記憶胞104內所儲存的位元為邏輯高準位或邏輯低準位。
一般來說，SPI 快閃記憶體(flash)的讀取需與串列時脈同步，當串列時脈的頻率增加時，讀出放大器108的感應速率也需要同步提高。
讀出放大器108的感測速率取決於記憶胞電流I_cell，當記憶胞電流I_cell愈大，則讀出放大器108的偵測速度即愈快。記憶胞電流I_cell的大小是取決於字線106的電壓大小。當字線106的電壓愈大，則該記憶胞電流I_cell愈大。換句話說，當字線106的電壓愈大，讀出放大器108的偵測速度亦愈快。
然而，當記憶胞電流I_cell愈大，記憶體100的總電流消耗也愈大，不利適用於記憶體低耗能的趨勢。
依據本發明一實施例之記憶體裝置，包括一記憶體陣列、一時脈訊號源，以及一頻率-電壓轉換器。該記憶體陣列由複數記憶胞(memory cell)排列而成，其中同一列(row)中的複數記憶胞的閘極彼此相耦接並共同連接至一字線(word line)。該時脈訊號源提供一時脈訊號。該頻率-電壓轉換器耦接於該字線與該時脈訊號源之間，接收該時脈訊號，並且依據該時脈訊號的頻率高低，對應地輸出不同的電壓至該字線。
依據本發明一實施例之記憶裝置的控制方法，該記憶體裝置包括一記憶體陣列、一時脈訊號源，以及一頻率-電壓轉換器；其中，該記憶體陣列是由複數記憶胞排列而成，其中同一列中的複數記憶胞的閘極彼此相耦接並共同連接至一字線；該頻率-電壓轉換器耦接於該字線與該時脈訊號源之間；該控制方法包括：該時脈訊號源提供一時脈訊號；該頻率-電壓轉換器接收該時脈訊號，並且依據該時脈訊號的頻率高低，對應地輸出不同的電壓至該字線。
藉由本發明，當時脈訊號的頻率較低時，可對應地降低字線的電壓，用以減少記憶胞電流以及讀出放大器的偵測速度，達成在串列時脈低頻時的省電功效。
請參閱第2圖所示，記憶體裝置200包括一頻率-電壓轉換器204以及第1圖的記憶體100。時脈訊號源202提供一時脈訊號(
f)予該頻率-電壓轉換器204。在本實施例中，時脈訊號源202可為在系統(即記憶體裝置200外部)的一石英震盪器(quartz crystal resonator：Xtal)，該石英震盪器中具有一寄存器(register)，當寫入該寄存器的數值不相同時，在該石英震盪器亦輸出不同頻率之時脈訊號。舉例來說，當該寄存器的數值為“01”時，則該石英震盪器輸出40MHz的一時脈訊號；當該寄存器的數值為“10”時，則該石英震盪器輸出80MHz的一時脈訊號。上述寄存器所儲存的數值及數據數量，以及石英震盪器所輸出的頻率僅為例示，不作為本發明之限制。
頻率-電壓轉換器204耦接於字線106與時脈訊號源202之間，接收該時脈訊號(
f)，並且依據該時脈訊號的頻率高低，對應地輸出不同的電壓(V)至字線106。字線106代表記憶體裝置200中的一記憶體陣列中任一列(row)所對應的字線。記憶體裝置200內的列解碼器及行解碼器依據所接收的一讀取指令內的一讀取位址，指定對應於一特定列及一特定行的一特定記憶胞，並且將對應於該特定記憶胞所連接的字線調整為高電壓準位，使得記憶體裝置200可讀取該特定記憶胞(例如記憶胞104)內所儲存的位元。
請參閱第3圖所示，頻率-電壓轉換器204包括一頻率偵測器300及一電壓調整器302。頻率偵測器300接收該時脈訊號(
f)，判斷該時脈訊號(
f)所在的一頻率區段，並依據該頻率區段輸出一頻率判別結果予電壓調整器302。舉例來說，頻率偵測器300包括複數頻率判斷單元310、312、314。頻率判斷單元310、312、314分別用以判斷不同的頻率區段，並依據所判斷的該頻率區段輸出該頻率判別果。
在本實施例中，頻率判斷單元310是用以判斷該時脈訊號(
f)的頻率是否大於一第二頻率(
f2)，若該時脈訊號(
f)的頻率大於該第二頻率(
f2)，則該頻率判斷單元310輸出邏輯高準位(“1”)予電壓調整器302。在此同時，由於時脈訊號(
f)的頻率沒落在頻率判斷單元312及314所在的該頻率區段內，亦即時脈訊號(
f)的頻率沒落在該第二頻率與一第一頻率(
f1)之間，且時脈訊號(
f)的頻率亦沒小於該第一頻率(
f1)，因此頻率判斷單元312及314分別輸出邏輯低準位(“0”)予電壓調整器302。此時頻率偵測器300所輸出的該頻率判別結果為(1, 0, 0)，其中“1”由頻率判斷單元310所輸出，“0”分別由頻率判斷單元312、314所輸出，亦即，此時控制訊號330為 “1”、控制訊號332為“0”、控制訊號334為“0”。在本實施例中，該第一頻率為50MHz，該第二頻率為104MHz。
在本實施例中，頻率判斷單元310、312及314可分別包括一相位頻率偵測器(phase frequency detector：PFD)以及一邏輯電路(未圖示)。本領域的通常知識者可以了解該相位頻率偵測器可透過輸出一UP訊號及一DN訊號，來反應輸入於該相位頻率偵測器的兩個不同訊號的相位先後及頻率。在本實施例中，頻率判斷單元310內的該相位頻率偵測器接收該時脈訊號(
f)以及另一有著第二頻率(
f2)的時脈訊號，當時脈訊號(
f)的頻率大於該第二頻率(
f2)時，該相位頻率偵測器所輸出的UP訊號為邏輯高準位“1”，DN訊號為邏輯低準位“0”，耦接在該相位頻率偵測器後的該邏輯電路接收到(UP,DN)=(1,0)的結果後，於該邏輯電路的輸出端輸出“1”，亦即控制訊號330為“1”。反之，則該邏輯電路的輸出端輸出“0”，亦即控制訊號330為“0”。
在本實施例中，電壓調整器302包括3個開關，分別為開關320、開關322，以及開關324。開關320依據控制訊號330，用以決定是否將電壓(V0+ΔVa)輸出至字線106。開關322依據控制訊號332，用以決定是否將電壓(V0)輸出至字線106。開關324依據控制訊號324，用以決定是否將電壓(V0-ΔVb)輸出至字線。在本實施例中，V0為5.75V、(V0+ΔVa)為6V、(V0-ΔVb)為5.5V，亦即ΔVa=ΔVb為0.25V。上述所陳述的電壓數值僅為例示，只要開關320的輸入電壓大於開關322的輸入電壓，並且開關322的輸入電壓大於開關324的輸入電壓即可。
當頻率偵測器300所輸出的該頻率判別結果為(1, 0, 0)，開關320依據控制訊號330而導通，開關322依據控制訊號332而關閉，開關324依據控制訊號334而關閉，因此電壓調整器302會輸出電壓(V0+ΔVa)輸出至字線106，亦即V=V0+ΔVa。當頻率偵測器300所輸出的該頻率判別結果為(0, 0, 1)，開關320依據控制訊號330而關閉，開關322依據控制訊號332而關閉，開關324依據控制訊號334而導通，因此電壓調整器302會輸出電壓(V0-ΔVb)輸出至字線106，亦即V=V0-ΔVb。
第4圖為本發明實施例之記憶體裝置200操作方法的流程圖。記憶體裝置200的操作方法，舉例來說，可為SPI flash的讀取方法。如第4圖所示，時脈訊號源202提供一時脈訊號(
f)(S300)，其中時脈訊號源202係設置於該記憶體裝置200的外部，並且該時脈訊號(
f)可為SPI的串列時脈。當記憶體裝置200讀取其內的複數記憶胞所儲存的資料時(步驟S302)，頻率偵測器300接收該時脈訊號(
f)，判斷該時脈訊號(
f)所在的一頻率區段，並依據該頻率區段輸出一頻率判別結果(S304)。電壓調整器302依據該頻率判別結果，對應地輸出不同的電壓至記憶體裝置200內的一字線106(S306)。在本實施例中，步驟S306包括以下三情況。一、當頻率偵測器300判斷該時脈訊號(
f)的頻率小於一第一頻率(
f1)，胎頻率偵測器300輸出控制訊號334予電壓調整器302，使得電壓調整器302輸出電壓(V0-ΔVb)。二、當頻率偵測器300判斷該時脈訊號(
f)的頻率大於該第一頻率(
f1)但小於一第二頻率(
f2)時，頻率偵測器300輸出控制訊號332予電壓調整器302，使得電壓調整器302輸出電壓V0。三、當頻率偵測器300判斷該時脈訊號(
f)的頻率大於該第二頻率(
f2)，胎頻率偵測器300輸出控制訊號330予電壓調整器302，使得電壓調整器302輸出電壓(V0+ΔVa)。
本發明所揭露的記憶體裝置及其操作方法可依據記憶體的一輸入時脈訊號的頻率高低，用以調整該記憶體裝置內的一字線上的電壓。本發明可藉由增加該字線上的電壓使得記憶胞電流I_cell增加，使得該記憶體的讀取速度增加。相反地，本發明亦可藉由減少該字線上的電壓使得記憶胞電流I_cell減少，使得該記憶體的讀取速度降低。因此，在高頻的時脈輸入下，藉由增加該字線上的電壓，可使得該記憶體的讀取速度增加，讓讀取速度可同步於該高頻的時脈輸入。在低頻的時脈輸入下，藉由減少該字線上的電壓，可使得該記憶體的總耗電量減少，以達成節電的目的。
雖然本發明的實施例如上述所描述，我們應該明白上述所呈現的只是範例，而不是限制。依據本實施例上述示範實施例的許多改變是可以在沒有違反發明精神及範圍下被執行。因此，本發明的廣度及範圍不該被上述所描述的實施例所限制。更確切地說，本發明的範圍應該要以以下的申請專利範圍及其相等物來定義。
100:記憶體
104:記憶胞
106:字線
108:讀出放大器
110:儲存位元偵測單元
a、b:節點
V1、V2:電壓
I_cell:記憶胞電流
I_ref:參考電流
202:時脈訊號源
204:頻率-電壓轉換器
f:時脈訊號(頻率)
V:電壓
300:頻率偵測器
302:電壓調整器
310、312、314:頻率判斷單元
320、322、324:開關
330、332、334:控制訊號
f1:第一頻率
f2:第二頻率
V0、V0+ΔVa、V0-ΔVb:電壓
第1圖為記憶體的示意圖。 第2圖為本發明實施例之記憶體裝置的方塊圖。 第3圖為本發明實施例之頻率-電壓轉換器的方塊圖。 第4圖為本發明實施例之記憶體裝置操作方法的流程圖。
204:頻率-電壓轉換器
300:頻率偵測器
302:電壓調整器
310、312、314:頻率判斷單元
320、322、324:開關
330、332、334:控制訊號
f1:第一頻率
f2:第二頻率
V0、V0+△Va、V0-△Vb:電壓
f:時脈訊號(頻率)
V:電壓
Claims (10)
- 一種記憶體裝置，包括：一記憶體陣列，由複數記憶胞(memory cell)排列而成，其中同一列(row)中的複數記憶胞的閘極彼此相耦接並共同連接至一字線(word line)；一頻率-電壓轉換器，耦接於該字線與該記憶體裝置外部的一時脈訊號源之間，接收該時脈訊號，並且依據該時脈訊號的頻率高低，對應地輸出不同的電壓至該字線；其中，該頻率-電壓轉換器包括：一頻率偵測器，接收該時脈訊號，判斷該時脈訊號所在的一頻率區段，並依據該頻率區段輸出一頻率判別結果；一電壓調整器，依據該頻率判別結果，對應地輸出不同的電壓至該字線。
- 如申請專利範圍第1項所述之記憶體裝置，其中，該時脈訊號的頻率愈高，則該頻率-電壓轉換器輸出至該字線的電壓愈大。
- 如申請專利範圍第1項所述之記憶體裝置，其中，該頻率偵測器包括複數頻率判斷單元；該等複數頻率判斷單元的每一者分別用以判斷不同的該頻率區段，並依據所判斷的該頻率區段輸出該頻率判別結果。
- 如申請專利範圍第1項所述之記憶體裝置，其中，該頻率偵測器依據該頻率區段輸出該頻率判別結果，包括：當該頻率偵測器判斷該時脈訊號的頻率小於一第一頻率時，該頻率偵測器輸出一第一致能訊號予該電壓調整器；當該頻率偵測器判斷該時脈訊號的頻率大於該第一頻率但小於一第二頻率時，該頻率偵測器輸出一第二致能訊號予該電壓調整器；當該頻率偵測器判斷該時脈訊號的頻率大於該第二頻率時，該頻率偵測器輸出一第三致能訊號予該電壓調整器；其中，該第二頻率大於該第一頻率。
- 如申請專利範圍第4項所述之記憶體裝置，其中，當該電壓調整器接收到該第一致能訊號時，該電壓調整器輸出一第一電壓予該字線；當該電壓調整器接收到該第二致能訊號時，該電壓調整器輸出一第二電壓予該字線；當該電壓調整器接收到該第三致能訊號時，該電壓調整器輸出一第三電壓予該字線；其中，該第三電壓大於該第二電壓，該第二電壓大於該第一電壓。
- 如申請專利範圍第4項所述之記憶體裝置，其中，該第二電壓與該第一電壓的電壓差相等於該第三電壓與該第二電壓的電壓差。
- 如申請專利範圍第3項所述之記憶體裝置，其中，該等複數頻率判斷單元的每一者至少包括一相位頻率偵測器。
- 一種記憶體裝置的控制方法，該記憶體裝置包括一記憶體陣列以及一頻率-電壓轉換器；其中，該記憶體陣列是由複數記憶胞排列而成，其中同一列中的複數記憶胞的閘極彼此相耦接並共同連接至一字線；該頻率-電壓轉換器耦接於該字線與該記憶體裝置外部的一時脈訊號源之間；該控制方法包括：該記憶體裝置外部的該時脈訊號源提供一時脈訊號；該記憶體裝置讀取該等複數記憶胞內所儲存的資料；該頻率-電壓轉換器接收該時脈訊號，並且依據該時脈訊號的頻率高低，對應地輸出不同的電壓至該字線；其中，該頻率-電壓轉換器包括一頻率偵測器，以及一電壓調整器；該頻率偵測器接收該時脈訊號，判斷該時脈訊號所在的一頻率區段，並依據該頻率區段輸出一頻率判別結果；該電壓調整器依據該頻率判別結果，對應地輸出不同的電壓至該字線。
- 如申請專利範圍第8項所述之記憶體裝置的控制方法，其中，該頻率偵測器包括複數頻率判斷單元；該等複數頻率判斷單元的每一者分別用以判斷不同的該頻率區段，並依據所判斷的該頻率區段輸出該頻率判別結果。
- 如申請專利範圍第8項所述之記憶體裝置的控制方法，其中，該頻率偵測器依據該頻率區段輸出該頻率判別結果，包括：當該頻率偵測器判斷該時脈訊號的頻率小於一第一頻率時，該頻率偵測器輸出一第一致能訊號予該電壓調整器； 當該頻率偵測器判斷該時脈訊號的頻率大於該第一頻率但小於一第二頻率時，該頻率偵測器輸出一第二致能訊號予該電壓調整器；當該頻率偵測器判斷該時脈訊號的頻率大於該第二頻率時，該頻率偵測器輸出一第三致能訊號予該電壓調整器；其中，該第二頻率大於該第一頻率；當該電壓調整器接收到該第一致能訊號時，該電壓調整器輸出一第一電壓予該字線；當該電壓調整器接收到該第二致能訊號時，該電壓調整器輸出一第二電壓予該字線；當該電壓調整器接收到該第三致能訊號時，該電壓調整器輸出一第三電壓予該字線；其中，該第三電壓大於該第二電壓，該第二電壓大於該第一電壓。
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