CN112289357A - 存储器装置及其控制方法 - Google Patents

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Abstract

本发明提供一种存储器装置及其控制方法，其中存储器装置包括一存储器阵列以及一频率‑电压转换器。该存储器阵列由多个存储单元排列而成，其中同一列中的多个存储单元的栅极彼此相耦接并共同连接至一字线。该频率‑电压转换器耦接于该字线与该存储器装置外部的一时钟信号源之间，接收该时钟信号，并且依据该时钟信号的频率高低，对应地输出不同的电压至该字线。当时钟信号的频率较低时，可对应地降低字线的电压，用以减少存储单元电流以及读出放大器的检测速度，达成在串列时钟低频时的省电功效。

Description

存储器装置及其控制方法
技术领域
本发明是关于一种存储器装置，特别是有关于一种字线电压可调整式的存储器装置及其控制方法。
背景技术
串列周边介面(Serial Peripheral Interface：SPI)快闪存储器内所储存的数据是通过一串列时钟(Serial Clock)而可被同步地读出。如图1所示，当存储器100内的一存储单元(memory cell)104需要被读取时，字线106的电压被设定为高电平，存储单元104被导通因而产生一存储单元电流(I_cell)，该存储单元电流(I_cell)流经负载1而在节点a产生一电压V1。同时，一参考电流(I_ref)流经负载2而在节点b产生一电压V2。通过一读出放大器(sense amplifier)108比较电压V1和电压V2的大小，来判定存储单元104内所储存的位为逻辑高电平或逻辑低电平。
一般来说，SPI快闪存储器(flash)的读取需与串列时钟同步，当串列时钟的频率增加时，读出放大器108的感应速率也需要同步提高。
读出放大器108的感测速率取决于存储单元电流I_cell，当存储单元电流I_cell越大，则读出放大器108的检测速度即越快。存储单元电流I_cell的大小是取决于字线106的电压大小。当字线106的电压越大，则该存储单元电流I_cell越大。换句话说，当字线106的电压越大，读出放大器108的检测速度亦越快。
然而，当存储单元电流I_cell越大，存储器100的总电流消耗也越大，不利适用于存储器低耗能的趋势。
发明内容
依据本发明一实施例的存储器装置，包括一存储器阵列、一时钟信号源，以及一频率-电压转换器。该存储器阵列由多个存储单元(memory cell)排列而成，其中同一列(row)中的多个存储单元的栅极彼此相耦接并共同连接至一字线(word line)。该时钟信号源提供一时钟信号。该频率-电压转换器耦接于该字线与该时钟信号源之间，接收该时钟信号，并且依据该时钟信号的频率高低，对应地输出不同的电压至该字线。
依据本发明一实施例的记忆装置的控制方法，该存储器装置包括一存储器阵列、一时钟信号源，以及一频率-电压转换器；其中，该存储器阵列是由多个存储单元排列而成，其中同一列中的多个存储单元的栅极彼此相耦接并共同连接至一字线；该频率-电压转换器耦接于该字线与该时钟信号源之间；该控制方法包括：该时钟信号源提供一时钟信号；该频率-电压转换器接收该时钟信号，并且依据该时钟信号的频率高低，对应地输出不同的电压至该字线。
通过本发明，当时钟信号的频率较低时，可对应地降低字线的电压，用以减少存储单元电流以及读出放大器的检测速度，达成在串列时钟低频时的省电功效。
附图说明
以下将配合所附图式详述本发明的实施例。应注意的是，依据产业上的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小器件的尺寸，以清楚地表现出本发明的特征。
图1为存储器的示意图；
图2为本发明实施例的存储器装置的方块图；
图3为本发明实施例的频率-电压转换器的方块图；
图4为本发明实施例的存储器装置操作方法的流程图。
附图标记：
100～存储器
104～存储单元
106～字线
108～读出放大器
110～储存位检测单元
a、b～节点
V1、V2～电压
I_cell～存储单元电流
I_ref～参考电流
202～时钟信号源
204～频率-电压转换器
f～时钟信号(频率)
V～电压
300～频率检测器
302～电压调整器
310、312、314～频率判断单元
320、322、324～开关
330、332、334～控制信号
f1～第一频率
f2～第二频率
V0、V0+ΔVa、V0-ΔVb～电压
具体实施方式
请参阅图2所示，存储器装置200包括一频率-电压转换器204以及图1的存储器100。时钟信号源202提供一时钟信号(f)于该频率-电压转换器204。在本实施例中，时钟信号源202可为在系统(即存储器装置200外部)的一石英震荡器(quartz crystalresonator：Xtal)，该石英震荡器中具有一寄存器(register)，当写入该寄存器的数值不相同时，在该石英震荡器亦输出不同频率的时钟信号。举例来说，当该寄存器的数值为“01”时，则该石英震荡器输出40MHz的一时钟信号；当该寄存器的数值为“10”时，则该石英震荡器输出80MHz的一时钟信号。上述寄存器所储存的数值及数据数量，以及石英震荡器所输出的频率仅为例示，不作为本发明的限制。
频率-电压转换器204耦接于字线106与时钟信号源202之间，接收该时钟信号(f)，并且依据该时钟信号的频率高低，对应地输出不同的电压(V)至字线106。字线106代表存储器装置200中的一存储器阵列中任一列(row)所对应的字线。存储器装置200内的列解码器及行解码器依据所接收的一读取指令内的一读取位址，指定对应于一特定列及一特定行的一特定存储单元，并且将对应于该特定存储单元所连接的字线调整为高电平，使得存储器装置200可读取该特定存储单元(例如存储单元104)内所储存的位。
请参阅图3所示，频率-电压转换器204包括一频率检测器300及一电压调整器302。频率检测器300接收该时钟信号(f)，判断该时钟信号(f)所在的一频率区段，并依据该频率区段输出一频率判别结果于电压调整器302。举例来说，频率检测器300包括多个频率判断单元310、312、314。频率判断单元310、312、314分别用以判断不同的频率区段，并依据所判断的该频率区段输出该频率判别结果。
在本实施例中，频率判断单元310是用以判断该时钟信号(f)的频率是否大于一第二频率(f2)，若该时钟信号(f)的频率大于该第二频率(f2)，则该频率判断单元310输出逻辑高电平(“1”)于电压调整器302。在此同时，由于时钟信号(f)的频率没落在频率判断单元312及314所在的该频率区段内，亦即时钟信号(f)的频率没落在该第二频率与一第一频率(f1)之间，且时钟信号(f)的频率亦没小于该第一频率(f1)，因此频率判断单元312及314分别输出逻辑低电平(“0”)于电压调整器302。此时频率检测器300所输出的该频率判别结果为(1,0,0)，其中“1”由频率判断单元310所输出，“0”分别由频率判断单元312、314所输出，亦即，此时控制信号330为“1”、控制信号332为“0”、控制信号334为“0”。在本实施例中，该第一频率为50MHz，该第二频率为104MHz。
在本实施例中，频率判断单元310、312及314可分别包括一相位频率检测器(phasefrequency detector：PFD)以及一逻辑电路(未图示)。本领域技术人员可以了解该相位频率检测器可透过输出一UP信号及一DN信号，来反应输入于该相位频率检测器的两个不同信号的相位先后及频率。在本实施例中，频率判断单元310内的该相位频率检测器接收该时钟信号(f)以及另一有着第二频率(f2)的时钟信号，当时钟信号(f)的频率大于该第二频率(f2)时，该相位频率检测器所输出的UP信号为逻辑高电平“1”，DN信号为逻辑低电平“0”，耦接在该相位频率检测器后的该逻辑电路接收到(UP,DN)＝(1,0)的结果后，于该逻辑电路的输出端输出“1”，亦即控制信号330为“1”。反之，则该逻辑电路的输出端输出“0”，亦即控制信号330为“0”。
在本实施例中，电压调整器302包括3个开关，分别为开关320、开关322，以及开关324。开关320依据控制信号330，用以决定是否将电压(V0+ΔVa)输出至字线106。开关322依据控制信号332，用以决定是否将电压(V0)输出至字线106。开关324依据控制信号324，用以决定是否将电压(V0-ΔVb)输出至字线。在本实施例中，V0为5.75V、(V0+ΔVa)为6V、(V0-ΔVb)为5.5V，亦即ΔVa＝ΔVb为0.25V。上述所陈述的电压数值仅为例示，只要开关320的输入电压大于开关322的输入电压，并且开关322的输入电压大于开关324的输入电压即可。
当频率检测器300所输出的该频率判别结果为(1,0,0)，开关320依据控制信号330而导通，开关322依据控制信号332而关闭，开关324依据控制信号334而关闭，因此电压调整器302会输出电压(V0+ΔVa)输出至字线106，亦即V＝V0+ΔVa。当频率检测器300所输出的该频率判别结果为(0,0,1)，开关320依据控制信号330而关闭，开关322依据控制信号332而关闭，开关324依据控制信号334而导通，因此电压调整器302会输出电压(V0-ΔVb)输出至字线106，亦即V＝V0-ΔVb。
图4为本发明实施例的存储器装置200操作方法的流程图。存储器装置200的操作方法，举例来说，可为SPI flash的读取方法。如图4所示，时钟信号源202提供一时钟信号(f)(S300)，其中时钟信号源202设置于该存储器装置200的外部，并且该时钟信号(f)可为SPI的串列时钟。当存储器装置200读取其内的多个存储单元所储存的时(工艺S302)，频率检测器300接收该时钟信号(f)，判断该时钟信号(f)所在的一频率区段，并依据该频率区段输出一频率判别结果(S304)。电压调整器302依据该频率判别结果，对应地输出不同的电压至存储器装置200内的一字线106(S306)。在本实施例中，工艺S306包括以下三情况。一、当频率检测器300判断该时钟信号(f)的频率小于一第一频率(f1)，胎频率检测器300输出控制信号334于电压调整器302，使得电压调整器302输出电压(V0-ΔVb)。二、当频率检测器300判断该时钟信号(f)的频率大于该第一频率(f1)但小于一第二频率(f2)时，频率检测器300输出控制信号332于电压调整器302，使得电压调整器302输出电压V0。三、当频率检测器300判断该时钟信号(f)的频率大于该第二频率(f2)，胎频率检测器300输出控制信号330于电压调整器302，使得电压调整器302输出电压(V0+ΔVa)。
本发明所揭露的存储器装置及其操作方法可依据存储器的一输入时钟信号的频率高低，用以调整该存储器装置内的一字线上的电压。本发明可通过增加该字线上的电压使得存储单元电流I_cell增加，使得该存储器的读取速度增加。相反地，本发明亦可通过减少该字线上的电压使得存储单元电流I_cell减少，使得该存储器的读取速度降低。因此，在高频的时钟输入下，通过增加该字线上的电压，可使得该存储器的读取速度增加，让读取速度可同步于该高频的时钟输入。在低频的时钟输入下，通过减少该字线上的电压，可使得该存储器的总耗电量减少，以达成节电的目的。
虽然本发明的实施例如上述所描述，我们应该明白上述所呈现的只是范例，而不是限制。依据本实施例上述示范实施例的许多改变是可以在没有违反发明精神及范围下被执行。因此，本发明的广度及范围不该被上述所描述的实施例所限制。更确切地说，本发明的范围应该要以权利要求及其相等物来定义。

Claims (11)

1.一种存储器装置，其特征在于，包括：
一存储器阵列，由多个存储单元排列而成，其中同一列中的多个存储单元的栅极彼此相耦接并共同连接至一字线；
一频率-电压转换器，耦接于该字线与该存储器装置外部的一时钟信号源之间，接收该时钟信号，并且依据该时钟信号的频率高低，对应地输出不同的电压至该字线。
2.如权利要求1所述的存储器装置，其特征在于，该频率-电压转换器包括：
一频率检测器，接收该时钟信号，判断该时钟信号所在的一频率区段，并依据该频率区段输出一频率判别结果；
一电压调整器，依据该频率判别结果，对应地输出不同的电压至该字线；
其中，该时钟信号的频率越高，则该频率-电压转换器输出至该字线的电压越大。
3.如权利要求2所述的存储器装置，其特征在于，该频率检测器包括多个频率判断单元；所述多个频率判断单元的每一个分别用以判断不同的该频率区段，并依据所判断的该频率区段输出该频率判别结果。
4.如权利要求2所述的存储器装置，其特征在于，该频率检测器依据该频率区段输出该频率判别结果，包括：
当该频率检测器判断该时钟信号的频率小于一第一频率时，该频率检测器输出一第一使能信号于该电压调整器；
当该频率检测器判断该时钟信号的频率大于该第一频率但小于一第二频率时，该频率检测器输出一第二使能信号于该电压调整器；
当该频率检测器判断该时钟信号的频率大于该第二频率时，该频率检测器输出一第三使能信号于该电压调整器；
其中，该第二频率大于该第一频率。
5.如权利要求4所述的存储器装置，其特征在于，当该电压调整器接收到该第一使能信号时，该电压调整器输出一第一电压于该字线；当该电压调整器接收到该第二使能信号时，该电压调整器输出一第二电压于该字线；当该电压调整器接收到该第三使能信号时，该电压调整器输出一第三电压于该字线；其中，该第三电压大于该第二电压，该第二电压大于该第一电压。
6.如权利要求5所述的存储器装置，其特征在于，该第二电压与该第一电压的电压差相等于该第三电压与该第二电压的电压差。
7.如权利要求3所述的存储器装置，其特征在于，所述多个频率判断单元的每一个至少包括一相位频率检测器。
8.一种存储器装置的控制方法，其特征在于，该存储器装置包括一存储器阵列以及一频率-电压转换器；其中，该存储器阵列是由多个存储单元排列而成，其中同一列中的多个存储单元的栅极彼此相耦接并共同连接至一字线；该频率-电压转换器耦接于该字线与该存储器装置外部的一时钟信号源之间；该控制方法包括：
该存储器装置外部的该时钟信号源提供一时钟信号；
该存储器装置读取所述多个存储单元内所储存的数据；
该频率-电压转换器接收该时钟信号，并且依据该时钟信号的频率高低，对应地输出不同的电压至该字线。
9.如权利要求8所述的存储器装置的控制方法，其特征在于，该频率-电压转换器包括一频率检测器，以及一电压调整器；该频率检测器接收该时钟信号，判断该时钟信号所在的一频率区段，并依据该频率区段输出一频率判别结果；该电压调整器依据该频率判别结果，对应地输出不同的电压至该字线。
10.如权利要求9所述的存储器装置的控制方法，其特征在于，该频率检测器包括多个频率判断单元；所述多个频率判断单元的每一个分别用以判断不同的该频率区段，并依据所判断的该频率区段输出该频率判别结果。
11.如权利要求9所述的存储器装置的控制方法，其特征在于，该频率检测器依据该频率区段输出该频率判别结果，包括：
当该频率检测器判断该时钟信号的频率小于一第一频率时，该频率检测器输出一第一使能信号于该电压调整器；
当该频率检测器判断该时钟信号的频率大于该第一频率但小于一第二频率时，该频率检测器输出一第二使能信号于该电压调整器；
当该频率检测器判断该时钟信号的频率大于该第二频率时，该频率检测器输出一第三使能信号于该电压调整器；
其中，该第二频率大于该第一频率；
当该电压调整器接收到该第一使能信号时，该电压调整器输出一第一电压于该字线；当该电压调整器接收到该第二使能信号时，该电压调整器输出一第二电压于该字线；当该电压调整器接收到该第三使能信号时，该电压调整器输出一第三电压于该字线；其中，该第三电压大于该第二电压，该第二电压大于该第一电压。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1114809A (zh) * 1994-03-11 1996-01-10 富士通株式会社 时钟再生电路及其所用元件
US5941990A (en) * 1995-10-31 1999-08-24 Nec Corporation Semiconductor integrated circuit having voltage generation circuit driven by two different clock signals
CN101079632A (zh) * 2007-06-15 2007-11-28 智原科技股份有限公司 低抖动的扩频时钟发生器
CN102299710A (zh) * 2010-06-23 2011-12-28 奇岩电子股份有限公司 具有改进相位检测机制的锁相环
CN102315849A (zh) * 2010-07-01 2012-01-11 群联电子股份有限公司 产生参考时钟信号的方法及数据收发系统
CN108053853A (zh) * 2017-12-25 2018-05-18 珠海博雅科技有限公司 字线电压产生电路和方法、编程装置和方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1114809A (zh) * 1994-03-11 1996-01-10 富士通株式会社 时钟再生电路及其所用元件
US5941990A (en) * 1995-10-31 1999-08-24 Nec Corporation Semiconductor integrated circuit having voltage generation circuit driven by two different clock signals
CN101079632A (zh) * 2007-06-15 2007-11-28 智原科技股份有限公司 低抖动的扩频时钟发生器
CN102299710A (zh) * 2010-06-23 2011-12-28 奇岩电子股份有限公司 具有改进相位检测机制的锁相环
CN102315849A (zh) * 2010-07-01 2012-01-11 群联电子股份有限公司 产生参考时钟信号的方法及数据收发系统
CN108053853A (zh) * 2017-12-25 2018-05-18 珠海博雅科技有限公司 字线电压产生电路和方法、编程装置和方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
陈建武;王丽;吴旦昱;陈高鹏;金智;刘新宇;: "应用于直接数字频率合成器的6-GHz GaAs HBT只读存储器", 科学通报, no. 13, pages 85 - 90 *

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