JPH10209284A - 半導体装置及び信号伝送システム - Google Patents

半導体装置及び信号伝送システム

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JPH10209284A
JPH10209284A JP9008013A JP801397A JPH10209284A JP H10209284 A JPH10209284 A JP H10209284A JP 9008013 A JP9008013 A JP 9008013A JP 801397 A JP801397 A JP 801397A JP H10209284 A JPH10209284 A JP H10209284A
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Abstract

(57)【要約】 【課題】本発明は、入力クロック同期信号を基に高速動
作であるか低速動作であるかを判断して、内部回路を切
り替えることにより高速動作及び低消費電力動作の何れ
にも対応可能な半導体装置を提供することを目的とす
る。 【解決手段】第１のクロックに同期して動作する半導体
装置は、入力される第１のクロックに対して所定の位相
関係を有した第２のクロックを生成するクロック生成回
路と、クロック生成回路の内部信号に基づいて第１のク
ロックの周期を判定する判定回路と、判定回路の判定結
果に応じて動作モードを切り替える内部回路を含むこと
を特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくは異なった動作モードで異なったクロック周波数
に同期して動作する半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路に於ては、高い動作周波
数による高速動作を実現すると共に、回路内の消費電力
を削減出来ることが望ましい。しかしながら高速動作と
低消費電力とを同一の回路で同時に実現することは難し
く、一般に高速動作可能な回路は消費電力が高く、逆に
低消費電力である回路は低い動作周波数でしか動作でき
ないというのが実情である。
【０００３】
【発明が解決しようとする課題】高速なクロック信号に
同期して動作可能な半導体集積回路に於て、低周波数の
クロック信号を用いて低速動作モードで動作させること
は可能である。しかしこのような半導体集積回路は、高
速動作周波数に対応した回路構成となっているために、
低速動作モードに於ても消費電力が高速動作時なみに高
くなるという問題がある。
【０００４】そこで同一の半導体チップ上に、高速動作
用の回路と低消費電力用の回路とを搭載して、高速動作
時と低速動作時とでこれらの回路を切り替えて、低速動
作時には低消費電力用の回路を作動させることが考えら
れる。しかしこの場合、高速動作モードと低速動作モー
ドの何れであるかを判断して内部回路を切り替える必要
があり、モード設定用のレジスタ等が用意されていない
限りは、入力されるクロック信号を基に低速動作である
か高速動作であるかを判断する必要がある。
【０００５】従って本発明の目的は、入力クロック同期
信号を基に高速動作であるか低速動作であるかを判断し
て、内部回路を切り替えることにより高速動作及び低消
費電力動作の何れにも対応可能な半導体装置を提供する
ことである。
【０００６】
【課題を解決するための手段】請求項１の発明に於て
は、第１のクロックに同期して動作する半導体装置は、
入力される第１のクロックに対して所定の位相関係を有
した第２のクロックを生成するクロック生成回路と、該
クロック生成回路の内部信号に基づいて該第１のクロッ
クの周期を判定する判定回路と、該判定回路の判定結果
に応じて動作モードを切り替える内部回路を含むことを
特徴とする。
【０００７】上記発明に於ては、入力されるクロックに
対して所定の位相関係を有したクロックを生成するクロ
ック生成回路から適当な内部信号を取り出し、この内部
信号に基づいて入力クロックの周期を判定すると共に、
判定結果に応じて内部回路の動作モードを切り替える。
従って、単純な判定回路を導入しながら既存の回路を利
用することによって、入力クロック同期信号の周波数を
判定し、内部回路の動作モードを同期周波数に応じたも
のに変化させることが出来る。
【０００８】請求項２の発明に於ては、請求項１記載の
半導体装置に於て、前記クロック生成回路はＰＬＬ回路
であることを特徴とする。上記発明に於ては、入力され
るクロックに対して所定の位相関係を有したクロックを
生成するＰＬＬ回路から適当な内部信号を取り出し、こ
の内部信号に基づいて入力クロックの周期を判定すると
共に、判定結果に応じて内部回路の動作モードを切り替
えることが出来る。
【０００９】請求項３の発明に於ては、請求項２記載の
半導体装置に於て、前記ＰＬＬ回路は電圧制御発信器を
含み、前記内部信号は該電圧制御発信器への入力電圧で
あることを特徴とする。上記発明に於ては、入力される
クロックに対して所定の位相関係を有したクロックを生
成するＰＬＬ回路から電圧制御発信器への入力電圧を取
り出し、この入力電圧に基づいて入力クロックの周期を
判定すると共に、判定結果に応じて内部回路の動作モー
ドを切り替えることが出来る。従って判定回路は、電圧
を判定する機能を有していればよく、単純な構成で実現
することが出来る。
【００１０】請求項４の発明に於ては、請求項１記載の
半導体装置に於て、前記クロック生成回路はＤＬＬ回路
であることを特徴とする。上記発明に於ては、入力され
るクロックに対して所定の位相関係を有したクロックを
生成するＤＬＬ回路から適当な内部信号を取り出し、こ
の内部信号に基づいて入力クロックの周期を判定すると
共に、判定結果に応じて内部回路の動作モードを切り替
えることが出来る。
【００１１】請求項５の発明に於ては、請求項４記載の
半導体装置に於て、前記ＤＬＬ回路は前記第１のクロッ
クを所定遅延時間だけ遅延させるディレイ段を含み、前
記内部信号は該ディレイ段の該所定遅延時間を定義する
信号であることを特徴とする。
【００１２】上記発明に於ては、入力されるクロックに
対して所定の位相関係を有したクロックを生成するＤＬ
Ｌ回路からディレイ段の遅延時間を定義する信号を取り
出し、この信号に基づいて入力クロックの周期を判定す
ると共に、判定結果に応じて内部回路の動作モードを切
り替えることが出来る。
【００１３】請求項６の発明に於ては、請求項１記載の
半導体装置に於て、前記内部回路は所定の周波数より低
い周波数で動作する第１の動作モードと該所定の周波数
より高い周波数で動作する第２の動作モードとで動作可
能であり、該内部回路は該第１の動作モードで動作する
場合に該第２の動作モードで動作する場合よりも消費電
力が少ないことを特徴とする。
【００１４】上記発明に於ては、入力されるクロックの
周波数を判定して内部回路の動作モードを切り替えるこ
とによって、高速クロック時には高い周波数での動作を
可能にすると共に、低速クロック時には内部回路に於け
る消費電力を削減することが出来る。
【００１５】請求項７の発明に於ては、請求項６記載の
半導体装置に於て、前記内部回路は入力信号を受け取る
入力バッファを含み、該入力バッファは前記第１の動作
モードでは第１の電流量で駆動され、前記第２の動作モ
ードでは該第１の電流量より多い第２の電流量で駆動さ
れることを特徴とする。
【００１６】上記発明に於ては、入力されるクロックの
周波数を判定して入力バッファの動作モードを切り替え
ることによって、高速クロック時には高速な信号入力を
受け付けると共に、低速クロック時には入力バッファに
於ける消費電力を削減することが出来る。
【００１７】請求項８の発明に於ては、請求項６記載の
半導体装置に於て、前記内部回路は入力信号を受け取る
入力バッファを含み、該入力バッファは、前記第１の動
作モードで動作するラッチ型の第１のバッファと、前記
第２の動作モードで動作する差動増幅器型の第２のバッ
ファを含むことを特徴とする。
【００１８】上記発明に於ては、入力されるクロックの
周波数を判定して２種類の入力バッファを使い分けるこ
とによって、高速クロック時には高速な信号入力を受け
付けると共に、低速クロック時には入力バッファに於け
る消費電力を削減することが出来る。
【００１９】請求項９の発明に於ては、請求項６記載の
半導体装置に於て、前記内部回路は出力信号を出力する
出力バッファを含み、該出力バッファは、前記第１の動
作モードでは該出力信号を第１の駆動力で出力し、前記
第２の動作モードでは該出力信号を該第１の駆動力より
も高い第２の駆動力で出力することを特徴とする。
【００２０】上記発明に於ては、入力されるクロックの
周波数を判定して出力バッファの動作モードを切り替え
ることによって、高速クロック時には高い駆動力で出力
信号を出力して高速なデータ伝送に対応すると共に、低
速クロック時には駆動力を削減することで出力バッファ
に於ける消費電力を削減することが出来る。
【００２１】請求項１０の発明に於ては、請求項９記載
の半導体装置に於て、前記出力バッファは、前記第１の
動作モードで該出力信号を出力する出力トランジスタの
ゲート幅よりも、前記第２の動作モードで該出力信号を
出力する出力トランジスタのゲート幅の方が大きいこと
を特徴とする。
【００２２】上記発明に於ては、入力されるクロックの
周波数を判定して出力バッファの動作モードを切り替え
ることによって、高速クロック時には広いゲート幅の出
力トランジスタで高速なデータ伝送に対応すると共に、
低速クロック時には狭いゲート幅の出力トランジスタを
用いて出力バッファに於ける消費電力を削減することが
出来る。
【００２３】請求項１１の発明に於ては、請求項６記載
の半導体装置に於て、前記内部回路は内部電圧を生成す
る内部電圧生成回路を含み、該内部電圧生成回路は、前
記第１の動作モードでは第１の電圧を生成し、前記第２
の動作モードでは該第１の電圧よりも高い第２の電圧を
生成することを特徴とする。
【００２４】上記発明に於ては、入力されるクロックの
周波数を判定して内部電圧生成回路の動作モードを切り
替えることによって、高速クロック時には高い内部電圧
を生成すると共に、低速クロック時には低い内部電圧を
生成して内部回路に供給することで消費電力を削減する
ことが出来る。
【００２５】請求項１２の発明に於ては、請求項６記載
の半導体装置に於て、前記内部回路は、データを記憶す
るメモリセル配列と、該メモリセル配列からワード撰択
及びコラム選択後のデータを受け取り伝送するデータバ
スと、該データバスの信号を増幅する増幅器を含み、該
増幅器は前記第１の動作モードで動作する場合に前記第
２の動作モードで動作する場合よりも消費電力が少ない
ことを特徴とする。
【００２６】上記発明に於ては、入力されるクロックの
周波数を判定して、メモリセルから読み出した信号を増
幅する増幅器の動作モードを切り替えることによって、
高速クロック時には高い周波数での動作を可能にすると
共に、低速クロック時には増幅器での消費電力を削減す
ることが出来る。
【００２７】請求項１３の発明に於ては、請求項６記載
の半導体装置に於て、前記判定回路は、前記第１のクロ
ックのクロック周波数が変動する場合に、該クロック周
波数が増大する方向に変化する場合には該クロック周波
数が第１の周波数よりも高くなった場合に前記第１の動
作モードから前記第２の動作モードに切り替わったと判
定し、該クロック周波数が減少する方向に変化する場合
には該クロック周波数が該第１の周波数よりも低い第２
の周波数よりも低くなった場合に該第２の動作モードか
ら該第１の動作モードに切り替わったと判定することを
特徴とする。
【００２８】上記発明に於ては、入力されるクロックの
周波数を判定して内部回路の動作モードを切り替える際
に、クロック周波数の変動とモード切り替えとの関係に
ヒステリシス特性を導入するので、クロック周波数がノ
イズ等により変動しても頻繁かつランダムなモード切り
替えを避けることが出来る。
【００２９】請求項１４の発明に於ては、請求項１３記
載の半導体装置に於て、前記判定回路は、保持するデー
タ内容によって前記第１の動作モード及び前記第２の動
作モードの一つを指定するラッチ回路と、前記クロック
周波数が前記第１の周波数よりも高い場合に該ラッチ回
路に第１のデータを設定し、前記クロック周波数が前記
第２の周波数よりも低い場合に該ラッチ回路に第２のデ
ータを設定し、前記クロック周波数が該第１の周波数と
該第２の周波数との間にあるときには該ラッチ回路が保
持するデータを変化させない制御回路を含むことを特徴
とする。
【００３０】上記発明に於ては、ラッチ回路とラッチ回
路の保持データを書き換える制御回路とによって、上記
ヒステリシス特性を容易に実現することが出来る。請求
項１５の発明に於ては、請求項１記載の半導体装置に於
て、前記判定回路の判定結果を外部に出力する出力端子
を更に含むことを特徴とする。
【００３１】上記発明に於ては、入力されるクロックの
周波数を判定して外部に出力するので、外部システムで
もクロック周波数に応じたモード切り替えを行うことが
出来る。請求項１６の発明に於ては、信号伝送システム
は、信号を伝送するバスと、該バスに一端が接続された
終端抵抗と、該終端抵抗の他端と終端電圧との間に設け
られたスイッチ手段と、該バスに接続された半導体装置
を含み、該半導体装置は、入力される第１のクロックに
対して所定の位相関係を有した第２のクロックを生成す
るクロック生成回路と、該クロック生成回路の内部信号
に基づいて該第１のクロックの周期を判定する判定回路
と、該判定回路の判定結果に応じて高速動作モードと低
速動作モードとを切り替える内部回路と、該判定回路の
該判定結果を外部に出力する出力端子を含み、該出力端
子から出力される該判定結果に基づいて、該高速動作モ
ードでは該終端抵抗を介して該バスを該終端電圧に接続
し、該低速動作モードでは該バスを該終端電圧から切り
離すように該スイッチ手段が制御されることを特徴とす
る。
【００３２】上記発明に於ては、半導体装置に於て、ク
ロック生成回路から適当な内部信号を取り出し、この内
部信号に基づいて入力クロックの周期を判定すると共
に、判定結果に応じて内部回路の動作モードを切り替え
る。従って、単純な判定回路を導入しながら既存の回路
を利用することによって、入力クロック同期信号の周波
数を判定し、内部回路の動作モードを同期周波数に応じ
たものに変化させることが出来る。また更に半導体装置
から判定信号を出力して、バスを終端電圧へ接続するか
否かを制御することが出来るので、システム全体でクロ
ック周波数に応じて高速動作モードと低速動作モードと
に対応することが出来る。
【００３３】
【発明の実施の形態】以下に、添付の図面を用いて、本
発明の原理及び実施例を説明する。本発明の原理による
半導体装置を図１に示す。図１の半導体装置１０は、入
力バッファ１１、コア回路１２、出力バッファ１３、内
部電圧生成回路１４、ＤＬＬ（delay locked loop ）１
５、及び判定回路１６を含む。
【００３４】ＤＬＬ１５は従来の回路と同一であり、Ｓ
ＤＲＡＭ等のクロック信号に同期して動作する半導体装
置に於て広く用いられる。このＤＬＬ１５は、入力クロ
ック信号ＣＬＫを基にして、入力クロック信号ＣＬＫに
対して所定の遅延時間で位相が固定された内部クロック
信号ＣＬＫ０を生成する。なおＤＬＬ１５の代わりに、
入力クロック信号ＣＬＫと所定の位相関係の内部クロッ
ク信号ＣＬＫ０を、アナログ的に生成するＰＬＬ（phas
e locked loop ）回路を用いてもよい。
【００３５】入力バッファ１１は、入力信号を受け取り
バッファして、コア回路１２に供給する。また入力信号
として供給される入力クロック信号ＣＬＫを、ＤＬＬ１
５に供給する。コア回路１２は、例えば半導体装置１０
がＤＲＡＭであればメモリコア、アドレスデコーダ、制
御ユニット等よりなる回路である。コア回路１２は、出
力バッファ１３に出力信号を供給する。
【００３６】ＤＬＬ１５が生成した内部クロック信号Ｃ
ＬＫ０は、入力クロック信号ＣＬＫと所定の位相関係を
有した信号であり、出力バッファ１３に供給される。出
力バッファ１３は、内部クロック信号ＣＬＫ０に同期さ
せて、出力信号を半導体装置１０外部に出力する。一般
に、入力バッファ１１が入力クロック信号ＣＬＫをバッ
ファすると、入力クロック信号ＣＬＫには若干の遅延が
生じてしまう。従って出力バッファ１３が、受信した入
力クロック信号ＣＬＫをそのまま同期信号として使用し
てしまうと、外部に出力される信号の同期が、元々の入
力クロック信号ＣＬＫから外れてしまう。これを補償す
るために、ＤＬＬ１５は、入力クロック信号ＣＬＫと所
定の位相関係を有した内部クロック信号ＣＬＫ０を生成
し、出力バッファ１３は、この内部クロック信号ＣＬＫ
０を信号出力のための同期信号として用いる。
【００３７】内部電圧生成回路１４は、外部より入力さ
れた電源電圧（図示せず）を基にして内部電圧Ｖを生成
し、この内部電圧Ｖを入力バッファ１１、コア回路１
２、及び出力バッファ１３に供給する。入力バッファ１
１、コア回路１２、及び出力バッファ１３の少なくとも
一つは、高周波数のクロック入力に対応した高速動作用
回路と低周波数のクロック入力に対応した低消費電力用
回路とを備えており、入力クロック信号ＣＬＫの周波数
に応じて、高速動作モードと低消費電力動作モードとを
切り替えられる。なお高速動作用回路と低消費電力用回
路とを別個に用意しなくとも、同一の回路で高速動作モ
ードと低消費電力モードとを切り替えられる構成でもよ
い。
【００３８】内部電圧生成回路１４は、高速動作モード
では内部電圧Ｖを高くし、低消費電力動作モードでは内
部電圧Ｖを低くすることが可能な構成であってよい。Ｄ
ＬＬ（或いはＰＬＬ）１５に於ては、後程詳細に説明す
るように、内部クロック信号ＣＬＫ０を生成する過程
で、入力クロック信号ＣＬＫの周波数を示すような信号
が生成される。このような信号を、以下に於ては、判定
信号ＣＬＫ＿Ｆと呼ぶ。この判定信号ＣＬＫ＿ＦをＤＬ
Ｌ１５から取り出し、判定回路１６に供給する。判定回
路１６は、判定信号ＣＬＫ＿Ｆを基にして、入力クロッ
ク信号ＣＬＫの周波数を判定する。
【００３９】判定信号ＣＬＫ＿Ｆとしては、後程説明す
るように、ＤＬＬ１５のディレイラインのディレイ段を
制御する信号等が使用可能である。このディレイ段を制
御する信号のように、入力クロック信号ＣＬＫの周波数
を反映するようなＤＬＬの内部信号のうちで、適当なも
のを選んで判定信号ＣＬＫ＿Ｆとすれば良い。ＰＬＬ回
路の場合も同様であり、例えばＰＬＬのＶＣＯ（電圧制
御発信器）への入力信号のように、入力クロック信号Ｃ
ＬＫの周波数を反映するような信号を選んで、この信号
を判定信号ＣＬＫ＿Ｆとすれば良い。
【００４０】判定回路１６は、入力クロック信号ＣＬＫ
の周波数に応じて、動作モードが高速動作モード（高周
波数）であるか低消費電力モード（低周波数）であるか
を判定し、モード信号ＬＰＺを変化させる。例えば、高
速動作モードの場合にモード信号ＬＰＺはＬＯＷとな
り、低消費電力モードの場合にモード信号ＬＰＺはＨＩ
ＧＨとなる。なおモードを高速動作モードと低消費電力
動作モードとの２つに限定する必要はなく、中速・中消
費電力のモード等を加えて２つ以上のモードを判定する
ことは可能であり、その場合には例えばモード信号ＬＰ
Ｚは２ビット以上から構成されるとすればよい。またモ
ードが消費電力に関係なく、高速動作モード、中速動作
モード、低速動作モード等からなる場合であっても、判
定回路１６が入力クロック信号ＣＬＫの周波数に応じて
これらのモードを判定可能であることは言うまでもな
い。
【００４１】判定回路１６が出力したモード信号ＬＰＺ
は、入力バッファ１１、コア回路１２、出力バッファ１
３、及び内部電圧生成回路１４に供給される。入力バッ
ファ１１、コア回路１２、出力バッファ１３、及び内部
電圧生成回路１４のうちの少なくとも一つは、モード信
号ＬＰＺに応じて、高速動作モードと低消費電力動作モ
ードとを切り替える。なお２つ以上のモードが存在する
場合には、それらのモードに対応した回路構成が備えら
れていることは言うまでもない。
【００４２】上述のように、本発明の原理による半導体
装置１０に於ては、従来用いられる回路であるＤＬＬ
（或いはＰＬＬ）１５が内部生成する判定信号ＣＬＫ＿
Ｆを基にして、判定回路１６が入力クロック信号ＣＬＫ
の周波数を判定する。従って、周波数判定用の回路を完
全に別個に用意する必要がなく、単純かつ小規模な判定
回路で、入力クロック信号ＣＬＫの周波数を判定するこ
とが出来る。また判定回路１６の判定結果に従って、動
作モードに対応して内部回路（入力バッファ１１、コア
回路１２、出力バッファ１３、内部電圧生成回路１４等
を総称して内部回路と呼ぶ）の切り替えを行うので、動
作モードに適した回路特性を実現することが出来る。即
ち、例えば、高速動作モードの場合には高速な回路特性
を提供することが可能であり、また低消費電力モードの
場合には内部回路の消費電力を低く抑さえることが可能
である。
【００４３】以下に、ＤＬＬ１５の構成について説明す
る。なお以下に示すＤＬＬ１５の構成は従来技術の範囲
内であるので、その説明については概略にとどめる。図
１３は、ＤＬＬ１５の概略的な構成を示す。ＤＬＬ１５
は、分周器２０１、位相検出器２０２、第１のディレイ
ライン２０３、第２のディレイライン２０４、シフトレ
ジスタ２０５を含む。
【００４４】入力クロック信号ＣＬＫは、分周器２０１
と第１のディレイライン２０３に入力される。分周器２
０１は、入力クロック信号ＣＬＫを所定の率で分周し
て、分周クロック信号を生成する。分周クロック信号
は、位相検出器２０２と第２のディレイライン２０４と
に供給される。第２のディレイライン２０４は、シフト
レジスタ２０５の設定内容に応じた遅延分だけ分周クロ
ック信号を遅延させ、遅延分周クロック信号を出力す
る。第２のディレイライン２０４から出力される遅延分
周クロック信号は、位相検出器２０２に入力される。
【００４５】位相検出器２０２は、分周器２０１からの
分周クロック信号と第２のディレイライン２０４からの
遅延分周クロック信号とを、位相に関して比較する。具
体的には位相検出器２０２は、分周クロック信号と遅延
分周クロック信号との間での位相差が、所定の範囲内で
あるか、所定の範囲を越えて進んでいるか、或いは所定
の範囲を越えて遅れているかを検出する。検出結果に応
じて、位相検出器２０２は、第２のディレイライン２０
４に於ける遅延を調節するように、シフトレジスタ２０
５に対して制御信号を送る。
【００４６】位相検出器２０２からの制御信号に基づい
て、シフトレジスタ２０５の設定内容が制御される。こ
の設定内容に応じて、第２のディレイライン２０４の遅
延量が決まる。位相差が所定の範囲内であるときには、
シフトレジスタ２０５の設定内容は変化しない。位相差
が所定の範囲を越えて進んでいるか或いは所定の範囲を
越えて遅れている場合には、シフトレジスタ２０５の設
定内容が変化して、位相差が所定の範囲内に入るように
第２のディレイライン２０４の遅延量が調整される。
【００４７】第１のディレイライン２０３は、シフトレ
ジスタ２０５の設定内容に応じて、第２のディレイライ
ンと同一の遅延分だけ入力クロック信号ＣＬＫを遅延さ
せる。これによって、第１のディレイライン２０３は、
入力クロック信号ＣＬＫから所定の遅延時間だけ遅れた
内部クロック信号ＣＬＫ０を出力する。
【００４８】図１４は、ディレイラインの構成の一例を
示す回路図である。図１４に示される構成のディレイラ
インが、第１のディレイライン２０３及び第２のディレ
イライン２０４として用いられる。図１４のディレイラ
インは、インバータ２１０、ＮＡＮＤ回路２１１−１乃
至２１１−ｎ、ＮＡＮＤ回路２１２−１乃至２１２−
ｎ、及びインバータ２１３−１乃至２１３−ｎを含む。
インバータ２０が入力信号を受け取り、インバータ２１
３−１が出力信号を送出する。
【００４９】ＮＡＮＤ回路２１１−１乃至２１１−ｎの
各々は、一方の入力に信号ｐ（１）乃至ｐ（ｎ）を受け
取る。ＮＡＮＤ回路２１１−１乃至２１１−ｎの各々の
もう一方の入力は、入力信号を受け取る。信号ｐ（１）
乃至ｐ（ｎ）は、そのうちの一つがＨＩＧＨで残り全て
はＬＯＷである信号である。ＮＡＮＤ回路２１１−１乃
至２１１−ｎの出力は夫々、ＮＡＮＤ回路２１２−１乃
至２１２−ｎの一方の入力に与えられる。ＮＡＮＤ回路
２１２−２乃至２１２−ｎの出力は、インバータ２１３
−２乃至２１３−ｎを介して、次段のＮＡＮＤ回路２１
２−１乃至２１２−ｎ−１のもう一方の入力に与えられ
る。ＮＡＮＤ回路２１２−ｎのもう一方の入力はＨＩＧ
Ｈに固定され、ＮＡＮＤ回路２１２−１の出力は、イン
バータ２１３−１を介して出力信号として送出される。
【００５０】信号ｐ（１）乃至ｐ（ｎ）のうち、一つだ
けＨＩＧＨである信号をｐ（ｘ）とする。この信号ｐ
（ｘ）を受け取るＮＡＮＤ回路２１１−ｘは、もう一方
の入力に対するインバータとして動作する。従って、デ
ィレイラインへの入力信号は、インバータ２１０と当該
インバータとによって２度反転されて、元の入力信号と
してＮＡＮＤ回路２１２−ｘに入力される。ＮＡＮＤ回
路２１１−ｘを除いたＮＡＮＤ回路２１１−１乃至２１
１−ｎをＮＡＮＤ回路２１１−ｙとすると、対応する入
力信号ｐ（ｙ）がＬＯＷであるから、ＮＡＮＤ回路２１
１−ｙの出力は常にＨＩＧＨである。従ってＮＡＮＤ回
路２１２−ｙはインバータとして動作し、対応するイン
バータ２１３−ｙとの対で遅延素子を構成する。
【００５１】ＮＡＮＤ回路２１２−ｎの一方の入力はＨ
ＩＧＨ固定であるので、ＮＡＮＤ回路２１２−ｘの一方
の入力はＨＩＧＨ固定である。従って、ＮＡＮＤ回路２
１２−ｘは、ディレイラインへの入力信号に対するイン
バータとして動作する。ディレイラインへの入力信号
は、当該インバータとインバータ２１３−ｘを通過し、
更に下流に設けられた上記遅延素子を通過して、最終的
に出力としてインバータ２１３−１から送出される。即
ち、ＨＩＧＨである信号ｐ（ｘ）の位置に応じて、出力
信号の遅延量が変化することになる。信号ｐ（ｘ）の位
置が上流に近ければ（ｘが大きければ）遅延量は大きく
なり、下流に近ければ（ｘが小さければ）遅延量は小さ
くなる。
【００５２】図１５は、信号ｐ（１）乃至ｐ（ｎ）を生
成するシフトレジスタ２０５の一例を示す回路図であ
る。図１５には、ＨＩＧＨである信号ｐ（ｘ）の前後６
個の信号ｐ（ｘ−３）乃至ｐ（ｘ＋２）に対する回路を
示す。シフトレジスタ２０５は、ＮＯＲ回路２２１乃至
２２６、ＮＡＮＤ回路２３１乃至２３６、インバータ２
４１乃至２４６、ＮＭＯＳトランジスタ２５１乃至２５
６、ＮＭＯＳトランジスタ２６１乃至２６６、ＮＭＯＳ
トランジスタ２７１乃至２７６、及びＮＭＯＳトランジ
スタ２８１乃至２８６を含む。ＮＭＯＳトランジスタ２
５１乃至２５６のうちで、奇数番のものは信号Ａをゲー
ト入力とし、偶数番のものは信号Ｂをゲート入力とす
る。またＮＭＯＳトランジスタ２６１乃至２６６のうち
で、奇数番のものは信号Ｃをゲート入力とし、偶数番の
ものは信号Ｄをゲート入力とする。これらの信号Ａ乃至
Ｄは、位相検出器２０２から与えられる。また信号Ｒｅ
ｓｅｔは、シフトレジスタ２０５を初期化するための信
号である。
【００５３】なおＮＯＲ回路２２１乃至２２６の出力
が、信号ｐ（ｘ＋２）乃至ｐ（ｘ−３）である。初期状
態に於ては、信号ｐ（ｘ）即ちＮＯＲ回路２２３の出力
がＨＩＧＨである。ここでディレイラインの遅延量を増
やしたい場合は、信号ｐ（ｘ）をＬＯＷとして、信号ｐ
（ｘ＋１）がＨＩＧＨになるようにすればよい。これは
信号Ｃとして、ＨＩＧＨパルスを与えればよい。信号Ｃ
がＨＩＧＨとなると、ＮＭＯＳトランジスタ２６３が導
通され、現在ＨＩＧＨであるインバータ２４３の出力が
ＬＯＷに強制的に落とされる。この結果、インバータ２
４３及びＮＡＮＤ回路２３３からなるラッチの状態が反
転し、ＮＡＮＤ回路２３３の出力はＨＩＧＨとなる。こ
れによりＮＯＲ回路２２３の出力ｐ（ｘ）はＬＯＷとな
る。またインバータ２４３の出力がＬＯＷであるから、
ＮＯＲ回路２２２の出力ｐ（ｘ＋１）がＨＩＧＨにな
る。
【００５４】この状態から、更にディレイラインの遅延
量を増やしたい場合は、信号ＤとしてＨＩＧＨパルスを
与えればよい。このようにＮＯＲ回路２２１乃至２２６
の奇数番目から遅延量を増やす場合には信号ＣをＨＩＧ
Ｈにし、偶数番目から遅延量を増やす場合には信号Ｄを
ＨＩＧＨにすればよい。
【００５５】また図１５に示す初期状態に於て、ディレ
イラインの遅延量を減らしたい場合には、信号ｐ（ｘ）
をＬＯＷとして、信号ｐ（ｘ−１）がＨＩＧＨになるよ
うにすればよい。これは信号Ｂとして、ＨＩＧＨパルス
を与えればよい。更に遅延量を減らす場合には、信号Ａ
にＨＩＧＨパルスを与えればよい。このようにＮＯＲ回
路２２１乃至２２６の奇数番目から遅延量を減らす場合
には信号ＢをＨＩＧＨにし、偶数番目から遅延量を増や
す場合には信号ＡをＨＩＧＨにすればよい。
【００５６】これらの制御信号Ａ乃至Ｄは、分周クロッ
ク信号と遅延分周クロック信号との位相差を検出する位
相検出器２０２が供給する。この位相検出器２０２及び
分周器２０１の構成については省略する。上述の様に、
図１４及び図１５に示される信号ｐ（１）乃至ｐ（ｎ）
は、ディレイラインの遅延量を決定する信号である。こ
こでディレイラインへの入力信号の周波数が高くなる
と、入力信号の周期は短くなる。結果として、所望の位
相遅れを実現するに必要な遅延量も小さくなる。従っ
て、入力クロック信号ＣＬＫの周波数が高い場合には、
ディレイラインに設定される遅延量が小さく、逆に入力
クロック信号ＣＬＫの周波数が低い場合には、ディレイ
ラインに設定される遅延量が大きくなる。これを信号ｐ
（１）乃至ｐ（ｎ）に関して表現するならば、入力クロ
ック信号ＣＬＫの周波数が高い場合には、ＨＩＧＨであ
る信号ｐ（ｘ）のｘが小さくなり、逆に入力クロック信
号ＣＬＫの周波数が低い場合には、ＨＩＧＨである信号
ｐ（ｘ）のｘが大きくなる。即ち、信号ｐ（１）乃至ｐ
（ｎ）は入力クロック信号ＣＬＫの周波数を直接的に反
映した形となっている。従って信号ｐ（１）乃至ｐ
（ｎ）或いはこれに関連する信号を、図１の判定信号Ｃ
ＬＫ＿Ｆとして用いることが出来る。
【００５７】図２は、図１の判定回路１６の実施例の回
路図を示す。図２の判定回路１６は、図１５に示される
ように、信号ｐ（１）乃至ｐ（ｎ）を出力するＮＯＲ回
路の一方の入力信号をｑ（１）乃至ｑ（ｎ）として、そ
こから選択した２つの信号ｑ（ｊ）及びｑ（ｌ）を入力
とする（ｊ＜ｌ）。即ちこの実施例に於ては、信号ｑ
（ｊ）及びｑ（ｌ）が、判定信号ＣＬＫ＿Ｆである。
【００５８】信号ｑ（１）乃至ｑ（ｎ）は、ＨＩＧＨで
ある信号ｐ（ｘ）を境界として、高い周波数に対応する
ｑ（１）乃至ｑ（ｘ−１）はＨＩＧＨであり、低い周波
数に対応するｑ（ｘ）乃至ｑ（ｎ）はＬＯＷである信号
である。従って、所定の入力信号周波数に対応する信号
ｑ（ｋ）を選べば、この信号ｑ（ｋ）は、入力クロック
周波数ＣＬＫが所定の周波数より低い場合にＨＩＧＨと
なり、入力クロック周波数ＣＬＫが所定の周波数より高
い場合にＬＯＷとなる。従って、この信号ｑ（ｋ）を、
そのままモード信号ＬＰＺとして用いることが出来る。
【００５９】しかしながら信号ｑ（ｋ）をモード信号Ｌ
ＰＺとしたのでは、ノイズの影響を受けやすいという問
題がある。半導体装置１０に供給される入力クロック信
号ＣＬＫは、僅かではあってもノイズの影響を受ける。
従って、ＤＬＬ１５のディレイ段数（遅延量）は、ノイ
ズの影響により若干変動することになる。入力クロック
信号ＣＬＫの周波数が信号ｑ（ｋ）に対応する所定の周
波数に近い場合、ＤＬＬ１５のディレイ段数がノイズの
影響で変動すると、信号ｑ（ｋ）もＨＩＧＨ及びＬＯＷ
の間を不規則に変動することになる。従って、信号ｑ
（ｋ）をそのままモード信号ＬＰＺとして用いること
は、実際的には好ましくない。
【００６０】図２の判定回路１６は、２つの信号ｑ
（ｊ）及びｑ（ｌ）を入力とすることにより、周波数変
動に対するヒステリシス特性を導入する。判定回路１６
は、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ
２２及び２３、インバータ２４及び２５を含む。インバ
ータ２４及び２５は、互いの出力を入力として、ラッチ
回路を構成する。
【００６１】図３は、図２の判定回路１６の動作を説明
するための図である。図２及び図３を参照して、以下
に、判定回路１６の動作を説明する。まず入力クロック
信号ＣＬＫの周波数が十分高い状態で、信号ｑ（ｊ）及
びｑ（ｌ）が共にＬＯＷであるとする。このときＰＭＯ
Ｓトランジスタ２１はＯＮであり、ＮＭＯＳトランジス
タ２２及び２３はＯＦＦとなる。従って、インバータ２
４の入力はＨＩＧＨになり、インバータ２４及び２５か
らなるラッチ回路は、出力ＬＰＺ（モード信号）として
ＬＯＷを出力する。
【００６２】この状態から入力クロック信号ＣＬＫの周
波数が徐々に低くなると、信号ｑ（ｊ）がＨＩＧＨであ
り信号ｑ（ｌ）がＬＯＷである状態になる。これによっ
てＰＭＯＳトランジスタ２１はＯＦＦとなりＮＭＯＳト
ランジスタ２２はＯＮとなるが、ＮＭＯＳトランジスタ
２３はＯＦＦのままであるので、インバータ２４の入力
は浮遊状態となる。従って、インバータ２４及び２５か
らなるラッチ回路は、インバータ２４の出力がＬＯＷで
ある状態を保持するので、出力ＬＰＺとしてＬＯＷを出
力する。
【００６３】この状態から入力クロック信号ＣＬＫの周
波数が更に低くなると、信号ｑ（ｊ）及びｑ（ｌ）が共
にＨＩＧＨである状態になる。このときＰＭＯＳトラン
ジスタ２１はＯＦＦであり、ＮＭＯＳトランジスタ２２
及び２３はＯＮとなる。従って、インバータ２４の入力
はＬＯＷになり、インバータ２４及び２５からなるラッ
チ回路は、出力ＬＰＺとしてＨＩＧＨを出力する。
【００６４】このように、出力ＬＰＺがＬＯＷからＨＩ
ＧＨになる変化は、信号ｑ（ｌ）の変化によって齎らさ
れることになる。この状態から、逆に周波数が徐々に高
くなっていくと、信号ｑ（ｊ）がＨＩＧＨであり信号ｑ
（ｌ）がＬＯＷである状態になる。これによってＮＭＯ
Ｓトランジスタ２３はＯＦＦとなるが、ＰＭＯＳトラン
ジスタ２１及びＮＭＯＳトランジスタ２２はＯＦＦ及び
ＯＮのままであるので、インバータ２４の入力は浮遊状
態となる。従って、インバータ２４及び２５からなるラ
ッチ回路は、インバータ２４の出力がＨＩＧＨである状
態を保持するので、出力ＬＰＺとしてＨＩＧＨを出力す
る。
【００６５】この状態から更に周波数が高くなると、信
号ｑ（ｊ）及びｑ（ｌ）が共にＬＯＷである状態にな
る。このときＰＭＯＳトランジスタ２１はＯＮであり、
ＮＭＯＳトランジスタ２２及び２３はＯＦＦとなる。従
って、インバータ２４の入力はＨＩＧＨになり、インバ
ータ２４及び２５からなるラッチ回路は、出力ＬＰＺと
してＬＯＷを出力する。
【００６６】このように、出力ＬＰＺがＨＩＧＨからＬ
ＯＷになる変化は、信号ｑ（ｊ）の変化によって齎らさ
れることになる。即ち、周波数が低くなる場合には、周
波数が信号ｑ（ｌ）に対応する第１の周波数まで到達し
て初めて、モード信号ＬＰＺがＨＩＧＨに変化する。逆
に周波数が高くなる場合には、周波数が信号ｑ（ｊ）に
対応する第２の周波数まで到達して初めて、モード信号
ＬＰＺがＬＯＷに変化する。ここで第１の周波数は、第
２の周波数よりも低い。従って、入力クロック信号ＣＬ
Ｋの周波数がノイズの影響で変動しても、その変動の振
幅が第１の周波数と第２の周波数との差よりも小さい限
りは、モード信号ＬＰＺはノイズの影響を受けないこと
になる。このようにして、ノイズ変動に影響され難いモ
ード信号ＬＰＺを生成することが出来る。
【００６７】図４は、図１の半導体装置１０に於てＤＬ
Ｌ１５の代わりにＰＬＬ１５Ａを用いた場合に、ＰＬＬ
１５Ａ及び判定回路１６Ａの構成を示す図である。図４
のＰＬＬ１５Ａは、位相比較器３１、ローパスフィルタ
３２、電圧制御発信器３３を含む。位相比較器３１は入
力クロック信号ＣＬＫと内部クロック信号ＣＬＫ０を受
け取り、両者の位相を比較し、位相比較結果を電圧信号
としてローパスフィルタ３２に供給する。ローバスフィ
ルタ３２は、位相比較結果の電圧信号をローパスフィル
タリングして、電圧制御発信器３３に供給する。電圧制
御発信器３３は、ローパスフィルタリングされた位相比
較結果の電圧信号に基づいて発振し、ある周波数を有し
た内部クロック信号ＣＬＫ０を生成する。この内部クロ
ック信号ＣＬＫ０は、位相比較器３１にフィードバック
される。従来からよく知られるように、このような構成
を有したＰＬＬ回路によって、入力クロック信号ＣＬＫ
と所定の位相関係を有した内部クロック信号ＣＬＫ０を
生成することが出来る。
【００６８】判定回路１６Ａは、ＰＬＬ１５Ａの電圧制
御発信器３３の入力である電圧信号を、判定信号ＣＬＫ
＿Ｆとして受け取る。判定回路１６Ａは、ＰＭＯＳトラ
ンジスタ２１、ＮＭＯＳトランジスタ２２及び２３、イ
ンバータ２４及び２５、差動増幅器３４及び３５を含
む。なお図４に於て、図２と同一の構成要素は同一の番
号で参照され、その説明は省略される。なお電圧制御発
信器３３の入力電圧即ち判定信号ＣＬＫ＿Ｆの電圧が低
いほど、入力クロック信号ＣＬＫの周波数が低いことを
示す。
【００６９】差動増幅器３４は、判定信号ＣＬＫ＿Ｆを
一方の入力とし、参照電圧Ｒｅｆ１を他方の入力とし
て、判定信号ＣＬＫ＿Ｆが参照電圧Ｒｅｆ１より高いと
きに出力をＬＯＷとする。同様に差動増幅器３５は、判
定信号ＣＬＫ＿Ｆを一方の入力とし、参照電圧Ｒｅｆ２
を他方の入力として、判定信号ＣＬＫ＿Ｆが参照電圧Ｒ
ｅｆ２より高いときに出力をＬＯＷとする。ここで参照
電圧Ｒｅｆ１は、参照電圧Ｒｅｆ２よりも高い電圧であ
る。
【００７０】従って、周波数が十分高い場合には、差動
増幅器３４及び３５の出力が共にＬＯＷであり、判定回
路１６Ａの出力であるモード信号ＬＰＺはＬＯＷにな
る。周波数が徐々に下がり、判定信号ＣＬＫ＿Ｆの電圧
が参照電圧Ｒｅｆ１及びＲｅｆ２の間になっても、判定
回路１６Ａの出力であるモード信号ＬＰＺはＬＯＷのま
まである。周波数が更に下がり、判定信号ＣＬＫ＿Ｆの
電圧が参照電圧Ｒｅｆ２以下になると初めて、判定回路
１６Ａの出力であるモード信号ＬＰＺがＨＩＧＨにな
る。この状態から逆に周波数が高くなっても、判定信号
ＣＬＫ＿Ｆの電圧が参照電圧Ｒｅｆ１以下である限り
は、判定回路１６Ａの出力であるモード信号ＬＰＺはＨ
ＩＧＨのままである。モード信号ＬＰＺがＬＯＷになる
のは、周波数が十分高くなって、判定信号ＣＬＫ＿Ｆの
電圧が参照電圧Ｒｅｆ１以上になった場合である。
【００７１】従って、入力クロック信号ＣＬＫの周波数
がノイズの影響で変動しても、その変動の振幅が参照基
準電圧の差に対応する差よりも小さい限りは、モード信
号ＬＰＺはノイズの影響を受けないことになる。このよ
うにして、ノイズ変動に影響され難いモード信号ＬＰＺ
を生成することが出来る。
【００７２】図５は、図１の入力バッファ１１の第１の
実施例を示す。図５の入力バッファ１１は、ＰＭＯＳト
ランジスタ４１及び４２、ＮＭＯＳトランジスタ４３乃
至４６、及びインバータ４７を含む。ＮＭＯＳトランジ
スタ４５及び４６は、モード信号ＬＰＺによって選択的
に駆動されるトランジスタである。モード信号ＬＰＺが
ＨＩＧＨの時には、ＮＭＯＳトランジスタ４６が駆動さ
れ、モード信号ＬＰＺがＬＯＷの時には、ＮＭＯＳトラ
ンジスタ４５が駆動される。
【００７３】ＮＭＯＳトランジスタ４５或いは４６の一
方が駆動されている状態では、図５の入力バッファは従
来の差動増幅型の入力バッファである。従って、入力信
号Ｖｉｎが参照基準電圧Ｖｒｅｆよりも高いときに、イ
ンバータ４７の出力はＨＩＧＨとなり、逆に入力信号Ｖ
ｉｎが参照基準電圧Ｖｒｅｆよりも低いときに、インバ
ータ４７の出力はＬＯＷとなる。インバータ４７の出力
が、コア回路１２やＤＬＬ１５（図１参照）等の内部回
路に、入力データとして供給される。
【００７４】ＮＭＯＳトランジスタ４５の駆動力はＮＭ
ＯＳトランジスタ４６の駆動力よりも高い。即ち、モー
ド信号ＬＰＺがＬＯＷでありＮＭＯＳトランジスタ４５
がＯＮとなる場合には、入力バッファ１１は比較的大電
流で駆動される。従って、入力クロック信号ＣＬＫの周
波数が高い場合に、入力バッファ１１は大電流で駆動さ
れることになり、高速な動作に対応することが出来る。
【００７５】ＮＭＯＳトランジスタ４６の駆動力はＮＭ
ＯＳトランジスタ４６の駆動力よりも低い。即ち、モー
ド信号ＬＰＺがＨＩＧＨでありＮＭＯＳトランジスタ４
６がＯＮとなる場合には、入力バッファ１１は比較的小
さな電流で駆動される。従って、入力クロック信号ＣＬ
Ｋの周波数が低い場合に、入力バッファ１１は小さな電
流で駆動されることになり、バッファ内部での消費電力
を比較的少なくすることが出来る。
【００７６】上述の様に、図５の入力バッファ１１は、
入力クロック信号ＣＬＫの周波数の高低を示すモード信
号ＬＰＺに応じて、バッファの駆動電流を変化させるこ
とが出来る。これによって、高速クロックに対応するこ
とが可能であると共に、低速クロックの場合にはバッフ
ァ内部の消費電力を削減することが可能となる。
【００７７】図６は、図１の入力バッファの第２の実施
例を示す。図６の入力バッファ１１Ａは、電流制御回路
５０及び複数の入力バッファ部７０を含む。各入力バッ
ファ部７０は、入力データの１ビット分として入力信号
Ｖｉｎを受け取り、参照基準電圧Ｖｒｅｆと比較して、
入力信号Ｖｉｎと参照基準電圧Ｖｒｅｆとの大小関係に
応じて、内部回路に入力データを供給する。各入力バッ
ファ部７０は、ＰＭＯＳトランジスタ７１及び７２、Ｎ
ＭＯＳトランジスタ７３乃至７５、及びインバータ７６
を含む。ＮＭＯＳトランジスタ７３のゲートに入力信号
Ｖｉｎを受け取り、入力信号Ｖｉｎが参照基準電圧Ｖｒ
ｅｆより低いときはインバータ７６の入力をＨＩＧＨと
し、それにより内部回路にＬＯＷを供給する。入力信号
Ｖｉｎが参照基準電圧Ｖｒｅｆより高いときにはインバ
ータ７６の入力をＬＯＷとし、それにより内部回路にＨ
ＩＧＨを供給する。ＮＭＯＳトランジスタ７５は、入力
バッファ部７０を駆動するトランジスタである。後述の
ように、ＮＭＯＳトランジスタ７５を流れる電流量ｉ２
は、高速動作モードでは多く、低消費電力モードでは少
ないように制御される。
【００７８】電流制御部５０は、各入力バッファ部７０
に於て、ＮＭＯＳトランジスタ７５に流れる電流ｉ２を
制御するための回路である。一般に参照基準電圧Ｖｒｅ
ｆはチップ外部から供給されるものであり、ノイズ等の
影響により若干の変動を伴うことは避けられない。しか
し参照基準電圧Ｖｒｅｆの変動により、各入力バッファ
部７０のＮＭＯＳトランジスタ７５を流れる電流ｉ２が
変動してしまうことは、チップ動作保証の上から望まし
くない。そこで電流制御部５０を用いて、参照基準電圧
Ｖｒｅｆの変動に関わらず、電流ｉ２が一定となるよう
に制御する。
【００７９】電流制御部５０は、電圧生成部５１、差動
増幅器５２、及びレプリカ回路５３を含む。電圧生成部
５１は、ＰＭＯＳトランジスタ５４、及び抵抗ｒ１乃至
ｒ３を含み、抵抗による電圧分割によって所定の電圧Ｖ
１を生成する。差動増幅器５２は、ＰＭＯＳトランジス
タ５５及び５６とＮＭＯＳトランジスタ５７乃至５９と
を含み、電圧生成部５１が生成する所定の電圧Ｖ１とレ
プリカ回路５３の内部電圧Ｖ２とが等しくなるように、
電圧ＶＣＳＧを調整する。
【００８０】レプリカ回路５３は、入力バッファ部７０
のレプリカであり、抵抗Ｒ及びＮＭＯＳトランジスタ６
０乃至６２を含む。ＮＭＯＳトランジスタ６２は、各入
力バッファ部７０のＮＭＯＳトランジスタ７５と共通
に、電圧ＶＣＳＧをゲート電圧入力として受け取る。従
って、ＮＭＯＳトランジスタ６２を流れる電流ｉ１は、
ＮＭＯＳトランジスタ７５を流れる電流ｉ２と常に比例
関係にある。抵抗Ｒには電流ｉ１が流れるので、電流ｉ
１が一定である限りは抵抗Ｒに於ける電圧降下は一定で
ある。従って電流ｉ１が一定である限りは、抵抗ＲとＮ
ＭＯＳトランジスタ６０及び６１との接続点に於ける電
圧Ｖ２は一定である。
【００８１】ＮＭＯＳトランジスタ６０及び６１に於て
は、参照基準電圧Ｖｒｅｆをゲート入力とするために、
参照基準電圧Ｖｒｅｆの変動によってドレイン・ソース
間の電圧が変動することになる。参照基準電圧Ｖｒｅｆ
の変動により電流ｉ１及び電圧Ｖ２が変化すると、差動
増幅器５２に於て電圧Ｖ２をゲート入力とするＮＭＯＳ
トランジスタ５８に於ける電圧降下が変化し、電圧ＶＣ
ＳＧが変化する。この電圧ＶＣＳＧの電圧変化は、電流
ｉ１の変化を齎らし、電圧Ｖ２が電圧生成回路５１の生
成する電圧Ｖ１と等しくなるように、電圧Ｖ２が調整さ
れる。即ち、参照基準電圧Ｖｒｅｆの変動に関わらず、
電圧Ｖ２は電圧Ｖ１と等しくなるように、一定値に制御
される。このように電圧Ｖ２が一定値に制御されるの
で、電流ｉ１も常に一定値になるように制御されること
になる。
【００８２】従って、参照基準電圧Ｖｒｅｆの変動に関
わらず、各入力バッファ部７０のＮＭＯＳトランジスタ
７５を流れる電流ｉ２は、常に一定値になるように制御
される。電圧生成部５１のＰＭＯＳトランジスタ５４
は、抵抗ｒ１と並列に設けられており、モード信号ＬＰ
Ｚの反転信号／ＬＰＺをゲート入力として受け取る。高
速動作モード時には、反転モード信号／ＬＰＺはＨＩＧ
Ｈであり、ＰＭＯＳトランジスタ５４はＯＦＦとなる。
従って、電圧生成回路５１が生成する電圧Ｖ１は、ｒ３
／（ｒ１＋ｒ２＋ｒ３）となる。低消費電力モード時に
は、反転モード信号／ＬＰＺはＬＯＷであり、ＰＭＯＳ
トランジスタ５４はＯＮとなる。従って、電圧生成回路
５１が生成する電圧Ｖ１は、ｒ３／（ｒ２＋ｒ３）とな
る。即ち、低消費電力モード時の方が高速動作モード時
よりも、電圧Ｖ１が大きいことになる。これにより高速
動作モードでは電流ｉ１及び電流ｉ２が比較的大きく、
低消費電力モードでは電流ｉ１及び電流ｉ２が比較的小
さいことになる。
【００８３】このようにして、各入力バッファ部７０の
ＮＭＯＳトランジスタ７５を流れる電流ｉ２を、参照基
準電圧Ｖｒｅｆの変動に関わらず常に一定に制御すると
共に、高速動作モード時には比較的大きな値に設定して
各入力バッファ７０の高速動作を可能にし、また低消費
電力モード時には比較的小さな値に設定して各入力バッ
ファ７０に於ける電力消費量を抑さえることが出来る。
このような図６の第２の実施例の構成に於ては、一つの
電流制御部５０を、複数の入力バッファ部７０に対して
共通に用いることが出来る。
【００８４】図７は、図１の入力バッファの第３の実施
例を示す。図７の入力バッファ１１Ｂは、高速・高消費
電力バッファ８０と、低速・低消費電力バッファ９０
と、インバータ１０５及び１０６、及びＮＡＮＤ回路１
０７及び１０８を含む。高速・高消費電力バッファ８０
は、ＰＭＯＳトランジスタ８１乃至８４、及びＮＭＯＳ
トランジスタ８５乃至８７を含む。高速・高消費電力バ
ッファ８０の基本的構成は通常の差動増幅型のアンプと
同一であり、その基本的動作は図５に示される回路と同
様であるので説明を省略する。但しモード信号ＬＰＺの
反転信号／ＬＰＺが、インバータ１０５から、ＰＭＯＳ
トランジスタ８１及び８４とＮＭＯＳトランジスタ８７
のゲートに供給される。モード信号ＬＰＺがＬＯＷの時
（高速動作モード時）に、ＮＭＯＳトランジスタ８７は
ＯＮとなり、またＰＭＯＳトランジスタ８１及び８４は
ＯＦＦとなるので、高速・高消費電力バッファ８０は差
動増幅型のアンプとして動作する。モード信号ＬＰＺが
ＨＩＧＨの時（低消費電力モード時）に、ＮＭＯＳトラ
ンジスタ８７はＯＦＦとなり、またＰＭＯＳトランジス
タ８１及び８４はＯＮとなるので、高速・高消費電力バ
ッファ８０の出力はＨＩＧＨに固定される。
【００８５】低速・低消費電力バッファ９０は、ＰＭＯ
Ｓトランジスタ９１乃至９６、及びＮＭＯＳトランジス
タ９７乃至１０１を含む。低速・低消費電力バッファ９
０の基本的構成は、通常のラッチ型バッファと同一であ
るので、その詳細な説明は省略する。但しモード信号Ｌ
ＰＺとラッチイネーブル信号ＬＥを入力とするＮＡＮＤ
回路１０７の出力をインバータ１０６で反転した信号、
即ちモード信号ＬＰＺとラッチイネーブル信号ＬＥとの
ＡＮＤが、ＰＭＯＳトランジスタ９１、９４、９５、及
び９６のゲートに入力される。
【００８６】モード信号ＬＰＺがＨＩＧＨの時（低消費
電力モード時）に、ラッチイネーブル信号ＬＥがＨＩＧ
Ｈになると、ＮＭＯＳトランジスタ１０１はＯＮとな
り、またＰＭＯＳトランジスタ９１、９４、９５、及び
９６はＯＦＦとなる。従って、低速・低消費電力バッフ
ァ９０は、入力信号Ｖｉｎと参照基準電圧Ｖｒｅｆとの
大小関係で決まる入力データをラッチする。モード信号
ＬＰＺがＬＯＷの時（高速動作モード時）、或いはモー
ド信号ＬＰＺがＨＩＧＨの時（低消費電力モード時）で
もラッチイネーブル信号ＬＥがＬＯＷの時、ＮＭＯＳト
ランジスタ１０１はＯＦＦとなり、またＰＭＯＳトラン
ジスタ９１、９４、９５、及び９６はＯＮとなる。従っ
て、低速・低消費電力バッファ９０の出力はＨＩＧＨに
固定される。
【００８７】低速・低消費電力バッファ９０に於ては、
入力信号Ｖｉｎをラッチする時にしか直流電流が流れな
いために、クロック周期が長い場合には消費電力が小さ
くなる特徴がある。従って、モード信号ＬＰＺがＨＩＧ
Ｈであり入力クロック信号ＣＬＫ（図１）のクロック周
期が所定長よりも長い場合には、高速・高消費電力バッ
ファ８０ではなく、低速・低消費電力バッファ９０を入
力信号Ｖｉｎのバッファとして用いることで、消費電力
の削減をはかることが出来る。なおＮＡＮＤ回路１０８
は、高速・高消費電力バッファ８０及び低速・低消費電
力バッファ９０のうちで動作している方のバッファの出
力を、内部回路に供給するために設けられる。
【００８８】図８は、図１の出力バッファ１３の実施例
を示す。図８の出力バッファ１３は、ＰＭＯＳトランジ
スタ１１０、ＮＭＯＳトランジスタ１１１、ＰＭＯＳト
ランジスタ１１２、ＮＭＯＳトランジスタ１１３、イン
バータ１１４乃至１２１、ＮＯＲ回路１２２、及びＮＡ
ＮＤ回路１２３を含む。
【００８９】図８の出力バッファ１３に於ては、モード
信号ＬＰＺのＨＩＧＨ／ＬＯＷによって、出力トランジ
スタのディメンジョン（ゲート幅）を変えることによっ
て、出力データの駆動力を変化させる。具体的には、モ
ード信号ＬＰＺがＨＩＧＨの時（低消費電力モード時）
には、ＮＯＲ回路１２２の出力をＬＯＷに固定すること
によってＰＭＯＳトランジスタ１１２が駆動しない状態
にし、またＮＡＮＤ回路１２３の出力をＨＩＧＨに固定
することによってＮＭＯＳトランジスタ１１３が駆動し
ない状態にする。この状態では、ＰＭＯＳトランジスタ
１１０及びＮＭＯＳトランジスタ１１１が、インバータ
１１５に入力されるデータに応じてＯＮ／ＯＦＦされる
ので、出力はＰＭＯＳトランジスタ１１０及びＮＭＯＳ
トランジスタ１１１のみによって駆動される。
【００９０】モード信号ＬＰＺがＬＯＷの時（高速動作
モード時）には、ＮＯＲ回路１２２はインバータ１１５
の出力に対してインバータとして動作する。またＮＡＮ
Ｄ回路１２３も同様に、インバータ１１５の出力に対し
てインバータとして動作する。従って、ＰＭＯＳトラン
ジスタ１１２及びＮＭＯＳトランジスタ１１３が、デー
タのＨＩＧＨ／ＬＯＷに応じてＯＮ／ＯＦＦされるの
で、出力はＰＭＯＳトランジスタ１１２及びＮＭＯＳト
ランジスタ１１３によって駆動される。またＰＭＯＳト
ランジスタ１１０及びＮＭＯＳトランジスタ１１１も、
ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ
１１３と並列に駆動されるので、結果として、出力はＰ
ＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１
１１並びにＰＭＯＳトランジスタ１１２及びＮＭＯＳト
ランジスタ１１３によって駆動される。この場合、出力
トランジスタのディメンジョン（ゲート幅）が実効的に
増大されたことになり、出力データの駆動力（スルーレ
ート）が増大する。
【００９１】このように図８の実施例に於ては、高速動
作モード時には出力トランジスタの駆動力を増大させて
高速な信号出力を可能にすると共に、低消費電力モード
時には出力トランジスタのゲート幅を減少させて消費電
力を削減することが可能になる。
【００９２】なおＰＭＯＳトランジスタ１１０及びＮＭ
ＯＳトランジスタ１１１として、ＰＭＯＳトランジスタ
１１２及びＮＭＯＳトランジスタ１１３よりもゲート幅
の広いトランジスタを用い、高速動作モード時にはＰＭ
ＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１
１のみを用いて出力データを駆動し、低消費電力モード
時にはＰＭＯＳトランジスタ１１２及びＮＭＯＳトラン
ジスタ１１３のみを用いて出力データを駆動するように
してもよい。この場合に於ても図８の例と同様に、高速
動作モード時には駆動力の高い出力トランジスタを用い
て高速な信号出力を可能にすると共に、低消費電力モー
ド時にはゲート幅の狭い出力トランジスタを用いて消費
電力を削減することが可能になる。
【００９３】図９（Ａ）及び図９（Ｂ）は、図１の内部
電圧生成回路１４の第１及び第２の実施例を示す。図９
（Ａ）の内部電圧生成回路１４は、ＮＭＯＳトランジス
タ１３１乃至１３３とインバータ１３４とを含む。ＮＭ
ＯＳトランジスタ１３１のゲートはモード信号ＬＰＺを
受け取り、ＮＭＯＳトランジスタ１３２のゲートはイン
バータ１３４によって反転された反転モード信号／ＬＰ
Ｚを受け取る。
【００９４】モード信号ＬＰＺがＬＯＷの時（高速動作
モード時）には、ＮＭＯＳトランジスタ１３２が導通さ
れ、基準電圧Ｖｒｅｆ２がＮＭＯＳトランジスタ１３３
のゲートに入力される。従って、内部回路に供給される
電圧は、（基準電圧Ｖｒｅｆ２−ＮＭＯＳトランジスタ
１３３のしきい値電圧）となる。モード信号ＬＰＺがＨ
ＩＧＨの時（低消費電力モード時）には、ＮＭＯＳトラ
ンジスタ１３１が導通され、基準電圧Ｖｒｅｆ１がＮＭ
ＯＳトランジスタ１３３のゲートに入力される。従っ
て、内部回路に供給される電圧は、（基準電圧Ｖｒｅｆ
１−ＮＭＯＳトランジスタ１３３のしきい値電圧）とな
る。基準電圧Ｖｒｅｆ２を基準電圧Ｖｒｅｆ１よりも高
い電圧に設定しておけば、高速動作モード時に比較的高
い電圧を内部回路に供給し、低消費電力モード時には比
較的低い電圧を内部回路に供給することが出来る。
【００９５】図９（Ｂ）の内部電圧生成回路１４Ａに於
ては、図９（Ａ）の内部電圧生成回路１４に於てＮＭＯ
Ｓトランジスタ１３３がＰＭＯＳトランジスタ１３３Ａ
に変更されると共に、差動アンプ１３５が設けられる。
差動アンプ１３５は、内部回路に供給されるＰＭＯＳト
ランジスタ１３３Ａのドレイン電圧と、モード信号ＬＰ
Ｚによって選択された基準電圧Ｖｒｅｆ１或いはＶｒｅ
ｆ２のいずれかを入力として、両電圧を比較する。また
差動アンプ１３５の出力は、ＰＭＯＳトランジスタ１３
３Ａのゲート電圧として供給される。差動アンプ１３５
が入力の２つの電圧を比較することによって、両者の電
圧差がゼロになるように、ＰＭＯＳトランジスタ１３３
Ａのゲート電圧を調整する。従って、モード信号ＬＰＺ
がＨＩＧＨの時（低消費電力モード時）には、内部回路
に供給される電圧は基準電圧Ｖｒｅｆ１となる。またモ
ード信号ＬＰＺがＬＯＷの時（高速動作モード時）に
は、内部回路に供給される電圧は基準電圧Ｖｒｅｆ２と
なる。基準電圧Ｖｒｅｆ２を基準電圧Ｖｒｅｆ１よりも
高い電圧に設定しておけば、高速動作モード時に比較的
高い電圧を内部回路に供給し、低消費電力モード時には
比較的低い電圧を内部回路に供給することが出来る。
【００９６】図１０は、図１のコア回路１２の実施例を
示す。図１２は、図１の半導体装置１０としてＤＲＡＭ
を想定し、データ読み出しの際のデータの流れを示した
ものである。図１０のコア回路１２は、メモリセル配列
１４１、Ｙデコーダ１４２、Ｘデコーダ１４３、データ
バス１４４、及びアンプ１４５を含む。図１０に於て、
高速動作モード及び低消費電力モードの両モードに対応
可能であるように、アンプ１４５がモード信号ＬＰＺに
よって制御される構成である以外は、従来技術のＤＲＡ
Ｍと同一である。従って、図１０のコア回路１２の説明
は、以下に於て概略にとどめる。
【００９７】図１の入力バッファ１１に供給された入力
データであるアドレスは、Ｙデコーダ１４２及びＸデコ
ーダ１４３に供給される。Ｘデコーダ１４３が、Ｘ方向
にメモリセル列（図示せず）を選択（ワード選択）し
て、選択されたメモリセルのデータをビットライン（図
示せず）に出力する。ビットライン上のデータは、メモ
リセル配列１４１内のセンスアンプ列（図示せず）によ
って増幅される。Ｙデコーダが、センスアンプをＹ方向
に選択（コラム撰択）して、選択されたセンスアンプの
データがデータバス１４４を介して、アンプ１４５に供
給される。ワード撰択及びコラム選択後に読み出された
データバス１４４上のデータは、アンプ１４５によって
増幅されて、出力バッファ１３に供給される。ここでデ
ータバス１４４は、１ビットあたり２本の信号線からな
り、相補信号によってデータを伝送する。
【００９８】アンプ１４５は、モード信号ＬＰＺを入力
として、高速動作モード時（モード信号ＬＰＺがＬＯＷ
の時）には高速動作を行い、低消費電力モード時（モー
ド信号ＬＰＺがＨＩＧＨの時）には低消費電力で動作を
行うように制御される。図１１は、アンプ１４５の実施
例を示す図である。
【００９９】図１１のアンプ１４５は、ＰＭＯＳトラン
ジスタ１５１及び１５２、ＮＭＯＳトランジスタ１５３
乃至１５６、インバータ１５６及び１５７を含む。図１
１のアンプ１４５は差動型のアンプであり、図５の入力
バッファ１１と殆ど同一の構成を有する。図５に於て
は、ＮＭＯＳトランジスタ４３及び４４のゲートが、入
力信号Ｖｉｎ及び参照基準電圧Ｖｒｅｆに各々接続され
ていたが、図１１のアンプ１４５に於ては、ＮＭＯＳト
ランジスタ１５３及び１５４は、データバス１４４のう
ちの１ビットに対応する信号線ペア１４４−１及び１４
４−２に接続される。この信号線ペア１４４−１及び１
４４−２は、１ビット分の相補信号を伝送し、アンプ１
４５によって信号線間の電圧差が増幅される。
【０１００】図５の場合と同様に、ＮＭＯＳトランジス
タ１５５の駆動力はＮＭＯＳトランジスタ１５６の駆動
力よりも高い。即ち、モード信号ＬＰＺがＬＯＷであり
ＮＭＯＳトランジスタ１５５がＯＮとなる場合には、ア
ンプ１４５は比較的大電流で駆動される。従って、入力
クロック信号ＣＬＫの周波数が高い場合に、アンプ１４
５は大電流で駆動されることになり、高速な動作に対応
することが出来る。
【０１０１】逆にモード信号ＬＰＺがＨＩＧＨでありＮ
ＭＯＳトランジスタ１５６がＯＮとなる場合には、アン
プ１４５は比較的小さな電流で駆動される。従って、入
力クロック信号ＣＬＫの周波数が低い場合に、アンプ１
４５は比較的小さな電流で駆動されることになり、内部
での消費電力を比較的少なくすることが出来る。
【０１０２】図１１のアンプ１４５の実施例は、図５の
入力バッファ１１と同一の構成を有するものであるが、
同様に、図７の入力バッファ１１Ｂと同一の構成を用い
て、アンプ１４５を実現可能であることは明白である。
図１２は、本発明による半導体装置を、バスを終端抵抗
で終端させるシステムに応用した実施例を示す。
【０１０３】図１２のシステムは、スイッチ回路１６１
及び１６２、終端抵抗Ｒｔ、終端抵抗Ｒｔを介して終端
電圧Ｖｔｔに終端されるバス１６３、本発明による半導
体装置１０Ａ、及び半導体装置１６４を含む。一般に高
速動作が要求されるシステムに於ては、バスを終端抵抗
を介して終端電圧に接続して、バス終端に於ける信号反
射を抑さえることによって、高速な信号伝達を実現す
る。しかしながらバスを終端した場合には、終端抵抗を
介して電流が流れるために、システム全体の消費電力が
比較的大きくなるという欠点がある。図１２のシステム
に於ては、半導体装置１０Ａからモード信号ＬＰＺを外
部に出力し、このモード信号ＬＰＺによってスイッチ回
路１６１及び１６２を制御する。モード信号ＬＰＺによ
る制御に基づいて、低速動作時にはバス１６３を終端電
圧Ｖｔｔから切り離し、消費電力の削減をはかることが
出来る。
【０１０４】図１２の半導体装置１０Ａは、図１に示す
半導体装置１０と同様であるが、判定回路１６が出力し
たモード信号ＬＰＺを、出力ピン１７を介して外部に出
力することが出来る。モード信号ＬＰＺは、スイッチ回
路１６１及び１６２に供給される。モード信号ＬＰＺが
高速動作モードを示すときには、スイッチ回路１６１及
び１６２は閉じられ、バス１６３は終端抵抗Ｒｔを介し
て終端電圧Ｖｔｔに接続される。モード信号ＬＰＺが低
消費電力モードを示すときには、スイッチ回路１６１及
び１６２は開けられ、バス１６３は終端電圧Ｖｔｔから
切り離される。
【０１０５】従って高速動作モード時には、半導体装置
１０Ａと半導体装置１６４との間で、バス１６３を介し
て高速なデータ伝送を行うことが出来る。また低消費電
力モード時には、半導体装置１０Ａと半導体装置１６４
との間で、バス１６３を介して比較的小さな消費電力で
データ伝送を行うことが出来る。なおスイッチ回路１６
１及び１６２としては、例えば、モード信号ＬＰＺをゲ
ート入力とするＰＭＯＳトランジスタを用いることが出
来る。
【０１０６】以上、実施例に基づいて本発明を説明した
が、本発明は上記実施例に限られるものではなく、特許
請求の範囲に記載の範囲内で、様々な修正・変形を加え
ることが出来る。
【０１０７】
【発明の効果】請求項１の発明に於ては、入力されるク
ロックに対して所定の位相関係を有したクロックを生成
するクロック生成回路から適当な内部信号を取り出し、
この内部信号に基づいて入力クロックの周期を判定する
と共に、判定結果に応じて内部回路の動作モードを切り
替える。従って、単純な判定回路を導入しながら既存の
回路を利用することによって、入力クロック同期信号の
周波数を判定し、内部回路の動作モードを同期周波数に
応じたものに変化させることが出来る。
【０１０８】請求項２の発明に於ては、入力されるクロ
ックに対して所定の位相関係を有したクロックを生成す
るＰＬＬ回路から適当な内部信号を取り出し、この内部
信号に基づいて入力クロックの周期を判定すると共に、
判定結果に応じて内部回路の動作モードを切り替えるこ
とが出来る。
【０１０９】請求項３の発明に於ては、入力されるクロ
ックに対して所定の位相関係を有したクロックを生成す
るＰＬＬ回路から電圧制御発信器への入力電圧を取り出
し、この入力電圧に基づいて入力クロックの周期を判定
すると共に、判定結果に応じて内部回路の動作モードを
切り替えることが出来る。従って判定回路は、電圧を判
定する機能を有していればよく、単純な構成で実現する
ことが出来る。
【０１１０】請求項４の発明に於ては、入力されるクロ
ックに対して所定の位相関係を有したクロックを生成す
るＤＬＬ回路から適当な内部信号を取り出し、この内部
信号に基づいて入力クロックの周期を判定すると共に、
判定結果に応じて内部回路の動作モードを切り替えるこ
とが出来る。
【０１１１】請求項５の発明に於ては、入力されるクロ
ックに対して所定の位相関係を有したクロックを生成す
るＤＬＬ回路からディレイ段の遅延時間を定義する信号
を取り出し、この信号に基づいて入力クロックの周期を
判定すると共に、判定結果に応じて内部回路の動作モー
ドを切り替えることが出来る。
【０１１２】請求項６の発明に於ては、入力されるクロ
ックの周波数を判定して内部回路の動作モードを切り替
えることによって、高速クロック時には高い周波数での
動作を可能にすると共に、低速クロック時には内部回路
に於ける消費電力を削減することが出来る。
【０１１３】請求項７の発明に於ては、入力されるクロ
ックの周波数を判定して入力バッファの動作モードを切
り替えることによって、高速クロック時には高速な信号
入力を受け付けると共に、低速クロック時には入力バッ
ファに於ける消費電力を削減することが出来る。
【０１１４】請求項８の発明に於ては、入力されるクロ
ックの周波数を判定して２種類の入力バッファを使い分
けることによって、高速クロック時には高速な信号入力
を受け付けると共に、低速クロック時には入力バッファ
に於ける消費電力を削減することが出来る。
【０１１５】請求項９の発明に於ては、入力されるクロ
ックの周波数を判定して出力バッファの動作モードを切
り替えることによって、高速クロック時には高い駆動力
で出力信号を出力して高速なデータ伝送に対応すると共
に、低速クロック時には駆動力を削減することで出力バ
ッファに於ける消費電力を削減することが出来る。
【０１１６】請求項１０の発明に於ては、入力されるク
ロックの周波数を判定して出力バッファの動作モードを
切り替えることによって、高速クロック時には広いゲー
ト幅の出力トランジスタで高速なデータ伝送に対応する
と共に、低速クロック時には狭いゲート幅の出力トラン
ジスタを用いて出力バッファに於ける消費電力を削減す
ることが出来る。
【０１１７】請求項１１の発明に於ては、入力されるク
ロックの周波数を判定して内部電圧生成回路の動作モー
ドを切り替えることによって、高速クロック時には高い
内部電圧を生成すると共に、低速クロック時には低い内
部電圧を生成して内部回路に供給することで消費電力を
削減することが出来る。
【０１１８】請求項１２の発明に於ては、入力されるク
ロックの周波数を判定して、メモリセルから読み出した
信号を増幅する増幅器の動作モードを切り替えることに
よって、高速クロック時には高い周波数での動作を可能
にすると共に、低速クロック時には増幅器での消費電力
を削減することが出来る。
【０１１９】請求項１３の発明に於ては、入力されるク
ロックの周波数を判定して内部回路の動作モードを切り
替える際に、クロック周波数の変動とモード切り替えと
の関係にヒステリシス特性を導入するので、クロック周
波数がノイズ等により変動しても頻繁かつランダムなモ
ード切り替えを避けることが出来る。
【０１２０】請求項１４の発明に於ては、ラッチ回路と
ラッチ回路の保持データを書き換える制御回路とによっ
て、ヒステリシス特性を容易に実現することが出来る。
請求項１５の発明に於ては、入力されるクロックの周波
数を判定して外部に出力するので、外部システムでもク
ロック周波数に応じたモード切り替えを行うことが出来
る。
【０１２１】請求項１６の発明に於ては、半導体装置に
於て、クロック生成回路から適当な内部信号を取り出
し、この内部信号に基づいて入力クロックの周期を判定
すると共に、判定結果に応じて内部回路の動作モードを
切り替える。従って、単純な判定回路を導入しながら既
存の回路を利用することによって、入力クロック同期信
号の周波数を判定し、内部回路の動作モードを同期周波
数に応じたものに変化させることが出来る。また更に半
導体装置から判定信号を出力して、バスを終端電圧へ接
続するか否かを制御することが出来るので、システム全
体でクロック周波数に応じて高速動作モードと低速動作
モードとに対応することが出来る。
【図面の簡単な説明】
【図１】本発明の原理による半導体装置を示す構成図で
ある。
【図２】図１の判定回路の実施例を示す回路図である。
【図３】図２の判定回路の動作を説明するための図であ
る。
【図４】図１の半導体装置に於てＤＬＬの代わりにＰＬ
Ｌを用いた場合に、ＰＬＬ回路及び判定回路の構成を示
す図である。
【図５】図１の入力バッファの第１の実施例を示す回路
図である。
【図６】図１の入力バッファの第２の実施例を示す回路
図である。
【図７】図１の入力バッファの第３の実施例を示す回路
図である。
【図８】図１の出力バッファの実施例を示す回路図であ
る。
【図９】（Ａ）及び（Ｂ）は、図１の内部電圧生成回路
の第１及び第２の実施例を示す回路図である。
【図１０】図１のコア回路の実施例を示す構成図であ
る。
【図１１】図１０のアンプの実施例を示す回路図であ
る。
【図１２】本発明による半導体装置をバスを終端抵抗で
終端させるシステムに応用した実施例を示す構成図であ
る。
【図１３】図１のＤＬＬの概略的な構成を示す構成図で
ある。
【図１４】図１３のディレイラインの構成の一例を示す
回路図である。
【図１５】図１４の信号ｐ（１）乃至ｐ（ｎ）を生成す
るシフトレジスタの一例を示す回路図である。
【符号の説明】
１０ 半導体装置 １１、１１Ａ、１１Ｂ 入力バッファ １２ コア回路 １３ 出力バッファ １４、１４Ａ 内部電圧生成回路 １５ ＤＬＬ １５Ａ ＰＬＬ １６ 判定回路 １７ 出力端子 ３１ 位相比較器 ３２ ローパスフィルタ ３３ 電圧制御発信器 ５０ 電流制御部 ５１ 電圧生成部 ５２ 差動増幅器 ５３ レプリカ回路 ７０ 入力バッファ部 ８０ 高速・高消費電力バッファ ９０ 低速・低消費電力バッファ １４１ メモリセル配列 １４２ Ｙデコーダ １４３ Ｘデコーダ １４４ データバス １４５ アンプ １６１、１６２ スイッチ回路 １６３ バス １６４ 半導体装置

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】入力される第１のクロックに対して所定の
    位相関係を有した第２のクロックを生成するクロック生
    成回路と、 該クロック生成回路の内部信号に基づいて該第１のクロ
    ックの周期を判定する判定回路と、 該判定回路の判定結果に応じて動作モードを切り替える
    内部回路を含むことを特徴とする該第１のクロックに同
    期して動作する半導体装置。
  2. 【請求項２】前記クロック生成回路はＰＬＬ回路である
    ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】前記ＰＬＬ回路は電圧制御発信器を含み、
    前記内部信号は該電圧制御発信器への入力電圧であるこ
    とを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】前記クロック生成回路はＤＬＬ回路である
    ことを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】前記ＤＬＬ回路は前記第１のクロックを所
    定遅延時間だけ遅延させるディレイ段を含み、前記内部
    信号は該ディレイ段の該所定遅延時間を定義する信号で
    あることを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】前記内部回路は所定の周波数より低い周波
    数で動作する第１の動作モードと該所定の周波数より高
    い周波数で動作する第２の動作モードとで動作可能であ
    り、該内部回路は該第１の動作モードで動作する場合に
    該第２の動作モードで動作する場合よりも消費電力が少
    ないことを特徴とする請求項１記載の半導体装置。
  7. 【請求項７】前記内部回路は入力信号を受け取る入力バ
    ッファを含み、該入力バッファは前記第１の動作モード
    では第１の電流量で駆動され、前記第２の動作モードで
    は該第１の電流量より多い第２の電流量で駆動されるこ
    とを特徴とする請求項６記載の半導体装置。
  8. 【請求項８】前記内部回路は入力信号を受け取る入力バ
    ッファを含み、該入力バッファは、前記第１の動作モー
    ドで動作するラッチ型の第１のバッファと、前記第２の
    動作モードで動作する差動増幅器型の第２のバッファを
    含むことを特徴とする請求項６記載の半導体装置。
  9. 【請求項９】前記内部回路は出力信号を出力する出力バ
    ッファを含み、該出力バッファは、前記第１の動作モー
    ドでは該出力信号を第１の駆動力で出力し、前記第２の
    動作モードでは該出力信号を該第１の駆動力よりも高い
    第２の駆動力で出力することを特徴とする請求項６記載
    の半導体装置。
  10. 【請求項１０】前記出力バッファは、前記第１の動作モ
    ードで該出力信号を出力する出力トランジスタのゲート
    幅よりも、前記第２の動作モードで該出力信号を出力す
    る出力トランジスタのゲート幅の方が大きいことを特徴
    とする請求項９記載の半導体装置。
  11. 【請求項１１】前記内部回路は内部電圧を生成する内部
    電圧生成回路を含み、該内部電圧生成回路は、前記第１
    の動作モードでは第１の電圧を生成し、前記第２の動作
    モードでは該第１の電圧よりも高い第２の電圧を生成す
    ることを特徴とする請求項６記載の半導体装置。
  12. 【請求項１２】前記内部回路は、 データを記憶するメモリセル配列と、 該メモリセル配列からワード撰択及びコラム選択後のデ
    ータを受け取り伝送するデータバスと、 該データバスの信号を増幅する増幅器を含み、該増幅器
    は前記第１の動作モードで動作する場合に前記第２の動
    作モードで動作する場合よりも消費電力が少ないことを
    特徴とする請求項６記載の半導体装置。
  13. 【請求項１３】前記判定回路は、前記第１のクロックの
    クロック周波数が変動する場合に、該クロック周波数が
    増大する方向に変化する場合には該クロック周波数が第
    １の周波数よりも高くなった場合に前記第１の動作モー
    ドから前記第２の動作モードに切り替わったと判定し、
    該クロック周波数が減少する方向に変化する場合には該
    クロック周波数が該第１の周波数よりも低い第２の周波
    数よりも低くなった場合に該第２の動作モードから該第
    １の動作モードに切り替わったと判定することを特徴と
    する請求項６記載の半導体装置。
  14. 【請求項１４】前記判定回路は、 保持するデータ内容によって前記第１の動作モード及び
    前記第２の動作モードの一つを指定するラッチ回路と、 前記クロック周波数が前記第１の周波数よりも高い場合
    に該ラッチ回路に第１のデータを設定し、前記クロック
    周波数が前記第２の周波数よりも低い場合に該ラッチ回
    路に第２のデータを設定し、前記クロック周波数が該第
    １の周波数と該第２の周波数との間にあるときには該ラ
    ッチ回路が保持するデータを変化させない制御回路を含
    むことを特徴とする請求項１３記載の半導体装置。
  15. 【請求項１５】前記判定回路の判定結果を外部に出力す
    る出力端子を更に含むことを特徴とする請求項１記載の
    半導体装置。
  16. 【請求項１６】信号を伝送するバスと、 該バスに一端が接続された終端抵抗と、 該終端抵抗の他端と終端電圧との間に設けられたスイッ
    チ手段と、 該バスに接続された半導体装置を含み、該半導体装置
    は、 入力される第１のクロックに対して所定の位相関係を有
    した第２のクロックを生成するクロック生成回路と、 該クロック生成回路の内部信号に基づいて該第１のクロ
    ックの周期を判定する判定回路と、 該判定回路の判定結果に応じて高速動作モードと低速動
    作モードとを切り替える内部回路と、 該判定回路の該判定結果を外部に出力する出力端子を含
    み、該出力端子から出力される該判定結果に基づいて、
    該高速動作モードでは該終端抵抗を介して該バスを該終
    端電圧に接続し、該低速動作モードでは該バスを該終端
    電圧から切り離すように該スイッチ手段が制御されるこ
    とを特徴とする信号伝送システム。
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