CN111587458B - 用于在半导体器件中提供偏置信号的装置和方法 - Google Patents

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Abstract

描述了用于在半导体器件中提供偏置信号的装置和方法。实例装置包含经配置以提供电源电压的电源，并且进一步包含耦合到所述电源以产生偏置电流的偏置电路。所述偏置电路经配置以使所述偏置电流随着所述电源电压从第一值增加到第二值而减小。在第一操作模式中，所述偏置电路使得所述偏置电流随着所述电源电压从所述第二值进一步增加而继续减小。在第二操作模式中，所述偏置电路还防止所述偏置电流随着所述电源电压从所述第二值的进一步增加而减小。

Description

用于在半导体器件中提供偏置信号的装置和方法
背景技术
半导体器件(例如，存储器器件)广泛用于在各种电子器件(例如，计算机、无线通信器件、相机、数字显示器等)中存储信息。通过写入半导体器件的不同状态来存储信息。例如，二进制器件具有两个状态，通常由逻辑“1”或逻辑“0”表示。在其它半导体器件中，可以存储两个以上的状态。为了访问所存储的信息，可以读取半导体器件，并且由半导体器件提供所存储的状态。存在各种类型的存储器器件，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器等。
包含在半导体器件中的各种电路的操作可以依赖于由偏置电路提供的偏置信号。偏置电路可用于向例如缓冲器电路、驱动器电路、延迟电路等各种电路提供偏置电流和/或偏置电压。偏置电路可以向各种电路提供稳定、可靠和/或恒定的偏置信号(例如，电流和/或电压)以用于正确操作。在没有偏置电路的情况下，半导体器件将不能操作或操作不良。由于偏置电路对于半导体器件的正确操作的重要性以及依赖于偏置电路的不同电路的数量，可期望具有可替换的偏置电路设计。
发明内容
描述了用于在半导体器件中提供偏置信号的装置和方法。在本公开的一方面，一种装置包含：电源线，其经配置以提供电源电压；以及偏置电路，其耦合到所述电源线以产生偏置电流。偏置电路经配置以在第一操作模式中随着电源电压从第一值增加到第二值而减小偏置电流，并且随着电源电压从第二值进一步增加而继续减小偏置电流。偏置电路进一步经配置以在第二操作模式中防止偏置电流随着电源电压从第二值的进一步增加而减小。
在本公开的另一方面，一种装置包含偏置电路和缓冲器电路。偏置电路经配置以接收电源电压。偏置电路进一步经配置以在第一操作模式中提供幅值随着电源电压的增加而以一定速率减小到非零最小幅值的偏置信号，并且在第二操作模式中提供幅值随着电源电压的增加而以所述速率减小到小于最小幅值的偏置信号。缓冲器电路经配置以接收偏置信号和电源电压，并且响应于提供给输入端的输入数据选通信号而在输出端处提供输出信号。缓冲器电路进一步经配置以具有从输入端到输出端的随偏置信号的幅值而变化的传播延迟。
在本公开的另一方面，一种方法包含：响应于电源电压的变化而改变偏置信号，所述偏置信号具有用于使电源电压增加的最小电流；以及基于所述偏置信号而改变经配置以接收所述电源电压的电路的传播延迟。所述方法进一步包含将偏置信号减小到小于用于增加电源电压的最小电流，以评估电路的操作。
附图说明
图1是根据本公开的实施例的半导体器件的框图。
图2是根据本公开的实施例的DQS输入缓冲器和输入/输出电路的一部分的框图。
图3是根据本公开的实施例在图2的DQS输入缓冲器和输入/输出电路的操作期间各种信号的时序图。
图4是根据本公开的实施例的输入电路的示意图。
图5是根据本公开的实施例的偏置电路的示意图。
图6A是示出根据本公开的实施例在针对第二操作模式的图5的偏置电路的操作期间各种电流的图。
图6B是示出根据本公开的实施例在针对第一操作模式的图5的偏置电路的操作期间各种电流的图。
图7是根据本公开的实施例的电阻的示意图。
图8是根据本公开的实施例的偏置电路的示意图。
具体实施方式
以下阐述某些细节以提供对本公开的实例的充分理解。然而，对本领域技术人员显而易见的是，本公开的实例可以在没有这些特定细节的情况下实践。此外，本文中所描述的本公开的特定实例不应被解释为将本公开的范围限制于这些特定实例。在其它例子中，并未详细示出众所周知的电路、控制信号、定时协议和软件操作，以免不必要地模糊本公开的实施例。另外，例如“耦合”和“被耦合”的术语意味着两个组件可以直接或间接地电耦合。间接耦合可以意味着两个组件通过一或多个中间组件耦合。
图1是根据本公开的实施例的半导体器件100的框图。例如，半导体器件100可以是集成到单个半导体芯片中的存储器件。实例存储器件包含易失性和非易失性存储器。在本公开的一些实施例中，半导体器件100可以是动态随机存取存储器(DRAM)，例如LPDDR4SDRAM。然而，在本公开的其它实施例中，半导体器件100可以是其它类型的存储器。
半导体器件100包含存储器单元阵列111。存储器单元阵列111包含多个库，其中每一库包含多个字线WL、多个位线BL和多个存储单元MC，所述多个存储单元布置在所述多个字线WL和所述多个位线BL的交点处。字线WL的选择由行解码器112执行，而位线BL的选择由列解码器113执行。读出放大器18耦合到相应的位线BL并连接到本地I/O线对LIOT/B。本地IO线对LIOT/B通过用作开关的传输门TG 119连接到主IO线对MIOT/B。
半导体器件100进一步包含多个外部端子，例如地址端子121、命令端子122、数据端子124、电源端子125和126以及数据选通端子127。数据端子124可以耦合到用于存储器的读取操作的输出缓冲器。可替换地，数据端子124可耦合到用于存储器的读取/写入访问的输入缓冲器。图1示出了DRAM的实例，然而，可以包含具有用于信号输入和输出的外部端子的任何器件作为本公开实施例的外部端子。
为地址端子121提供地址信号ADD和库地址信号BADD。提供给地址端子121的地址信号ADD和库地址信号BADD通过地址输入电路131传送到地址解码器132。地址解码器132接收地址信号ADD并将经解码的行地址信号XADD提供给行解码器112并且将经解码的列地址信号YADD提供给列解码器113。地址解码器132还接收库地址信号BADD并将所述库地址信号BADD提供给行解码器112和列解码器113。
为命令端子122提供命令信号COM。命令信号COM可以包含一或多个单独的信号。输入到命令端子122的命令信号COM通过命令输入电路133输入到命令解码器134。命令解码器134解码所述命令信号COM以产生各种内部命令信号。例如，内部命令可包含用以选择字线的行命令信号和用以选择位线的列命令信号(例如，读取命令或写入命令)。
因此，当发出读取命令并且及时地为行地址和列地址提供读取命令时，读取数据是从存储器单元阵列111中的由这些行地址和列地址指定的存储单元MC读取的。从外部通过读取/写入放大器115和输入/输出(IO)电路117从数据端子124输出读取数据DQ。类似地，当发出写命令并且及时地为行地址和列地址提供此命令，然后将写入数据DQ提供给数据端子124时，通过输入/输出电路117和读取/写入放大器115将写入数据DQ提供给存储器单元阵列111，并将其写入由行地址和列地址指定的存储单元MC。可以将数据掩码DM提供给具有写入数据DQ的数据端子124，以选择性地屏蔽在将写入数据DQ写入存储器单元阵列111时被忽略的写入数据DQ的位。
可以将数据选通信号DQS和DQSB提供给数据选通端子127。DQS和DQSB信号可用于定时由半导体器件100对写入数据DQ的接收(例如，缓冲器和/或锁存器)。将DQS和DQSB信号提供给产生内部时钟信号INT_DQS0-3的DQS输入缓冲器138。INT_DQS0-3信号可用于为输入/输出电路117中的电路计时以接收写入数据DQ的二进制数字(位)。例如，INT_DQS0-3信号可以为输入/输出电路117的数据输入电路计时，以接收提供给数据端子124的写入数据DQ。
为电源端子125提供电源电势VDD2和VSS。将这些电源电势VDD2和VSS提供给电压发生器139。电压发生器139基于电源电势VDD2和VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要用于行解码器112中，内部电势VOD和VARY主要用于包含在存储器单元阵列111中的读出放大器118中，并且内部电势VPERI用于许多其它电路块中。
为电源端子126提供电源电势VDDQ和VSSQ。将这些电源电势VDDQ和VSSQ提供给输入/输出电路117。在本公开的一些实施例中，电源电势VDDQ和VSSQ可以是与分别提供给电源端子125的电源电势VDD2和VSS相同的电势。然而，电源电势VDDQ和VSSQ可以用于输入/输出电路117，使得由输入/输出电路117产生的电源噪声不会传播到其它电路块。
图2是根据本公开的实施例的DQS输入缓冲器200和输入/输出电路230的一部分的框图。在本公开的一些实施例中，DQS输入缓冲器200可以包含在图1的DQS输入缓冲器138中，并且输入/输出电路230可以包含在输入/输出电路117中。
DQS输入缓冲器200接收选通信号DQS和DQSB，并提供多相选通信号INT_DQS0-3。INT_DQS0-3被提供给输入/输出电路230。图2示出了输入/输出电路230的一部分，特别是用于一个数据端子DQ0的部分。在本公开的一些实施例中，数据端子DQ0可以对应于图1的半导体器件100的数据端子。可以将数据作为位序列提供给数据端子DQ0。位序列由提供给数据端子DQ0的数据信号表示。在相同时间周期内提供每一位。一个数据位的时间周期可以是例如DQS和DQSB信号的时钟周期的一半。为了准确地接收数据位，所述数据位必须在提供下一数据位之前由半导体器件100锁存。针对数据端子DQ0示出的输入/输出电路230的部分可以针对每一个剩余数据端子重复(例如，对于四数据端子实施例，DQ1-DQ3)。
DQS输入缓冲器200包含输入电路210，所述输入电路被提供有来自数据选通端子的选通信号DQS和DQSB。输入电路210基于DQS和DQSB信号提供输出信号OUT_T和OUT_N。DQS和DQSB信号可以是互补的。即，DQS信号的上升沿和DQSB信号的下降沿同时出现，并且DQS信号的下降沿和DQSB信号的上升沿同时出现。OUT_T和OUT_N信号也可以是互补的，并且具有与DQS和DQSB信号相同的时钟频率。
OUT_T和OUT_N信号被提供给相移分频器电路220。相移分频器电路220基于OUT_T和OUT_N信号提供多相时钟信号INT_DQS0-3。每个INT_DQS0-3信号具有相对于彼此的固定相位。例如，在本公开的一些实施例中，INT_DQS1信号相对于INT_DQS0信号相移90度，INT_DQS2信号相对于INT_DQS1信号相移90度，且INT_DQS3信号相对于INT_DQS2信号相移90度。INT_DQS0-3信号的时钟频率小于OUT_T和OUT_N信号的时钟频率。在本公开的一些实施例中，INT_DQS0-3信号可以具有OUT_T和OUT_N的时钟频率一半的时钟频率。
输入/输出电路230包含用于数据端子DQ0的四组DQ输入电路234(0)-234(3)和锁存电路238(0)-238(3)。每个输入电路234被耦合到数据端子DQ0，并且被提供有INT_DQS0-3信号中的相应一个。参考电压VREFDQ也被提供给每个DQ输入电路234。由DQ输入电路234使用VREFDQ电压来确定提供给数据端子DQ0的数据信号的数据位的逻辑电平。
每个输入电路234由各自的INT_DQS0-3信号计时，以接收在计时时提供给数据端子DQ0的数据。由于INT_DQS0-3信号中的每一个具有彼此相对的相位，并且INT_DQS0-3信号的时钟频率为OUT_T和OUT_N信号(以及DQS和DQSB信号)的时钟频率的一半，DQ输入电路234中的每一个在DQS和DQSB信号的一个时钟周期内以不同的时间被计时。在接收到数据之后，DQ输入电路234将数据提供给相应锁存电路238。锁存电路238锁存由各个输入电路提供的数据，并且锁存的数据可以被提供给数据通路(未示出)中的电路，例如提供给读取/写入放大器(例如图1的读取/写入放大器115)。
将参考图2和3描述DQS输入缓冲器200和输入/输出电路230的操作。图3是根据本公开的实施例在DQS输入缓冲器200和输入/输出电路230的操作期间各种信号的时序图。图3示出响应于写入命令而提供给数据端子DQ0的八个数据位的写入操作。
在时间TA，写入命令被提供给开始写入操作的半导体器件100。在时间T0之前，将主动数据选通信号DQS和DQSB(图3中未示出)提供给DQS输入缓冲器200的输入电路210，所述输入电路基于DQS和DQSB信号提供OUT_T和OUT_N信号。在图3中示出由输入电路210提供的所得OUT_T和OUT_N信号。OUT_T和OUT_N信号被提供给相移分频器电路220，所述相移分频器电路提供多相信号INT_DQS0-3。多相信号INT_DQS0-3的时钟频率为OUT_T和OUT_N信号(以及DQS和DQSB信号)的时钟频率的一半，并且每个INT_DQS0-3信号具有相对于彼此90度的相位。图3中示出了INT_DQS0-3信号。
在时间T0，INT_DQS0信号的上升沿对DQ输入电路234(0)计时以接收提供到DQ0端子的第一数据位(数据0)。DQ输入电路234(0)接着将数据0提供到锁存电路238(0)以进行锁存。图3中示出了在时间T0之后的经锁存数据0。提供给DQ0端子的数据位在时间T1变为第二数据位(数据1)。INT_DQS1信号的上升沿对DQ输入电路234(1)计时以接收数据1，然后将数据1提供给锁存电路238(1)以进行锁存。图3中示出了在时间T1之后的经锁存数据1。
提供给DQ0端子的数据分别在时间T2和T3变为第三和第四数据位(数据2和数据3)。INT_DQS2信号的上升沿在时间T2对DQ输入电路234(2)计时以接收数据2，然后将数据2提供到锁存电路238(2)。INT_DQS3信号的上升沿在时间T3对DQ输入电路234(3)计时以接收数据3，然后将数据3提供到锁存电路238(3)。图3中示出了在时间T2之后的经锁存数据2，并且示出了在时间T3之后的经锁存数据3。
到在时间T4将第五数据位(数据4)提供给DQ0端子时，已提供经锁存数据0并且锁存电路238(0)已经在时间tPREC内预先充电以准备锁存新数据。INT_DQS0信号的上升沿在时间T4对DQ输入电路234(0)计时以接收数据4，然后将经锁存数据4提供到锁存电路238(0)。图3中示出了在时间T4之后的经锁存数据4。锁存电路238(1)类似地在时间tPREC内预先充电，并到在时间T5将第六数据位(数据5)提供给DQ0端子时准备锁存新数据。INT_DQS1信号的上升沿在时间T5对DQ输入电路234(1)计时以接收数据5，然后将经锁存数据5提供到锁存电路238(1)。图3中示出了在时间T5之后的经锁存数据5。
锁存电路238(2)在时间tPREC内预先充电，并在时间T6准备接收新数据，而锁存电路238(3)在时间tPREC内预先充电，并在时间T7准备接收新数据。INT_DQS2信号的上升沿在时间T6对DQ输入电路234(2)计时以接收第七数据位(数据6)，然后将经锁存数据6提供到锁存电路238(2)。INT_DQS3信号的上升沿在时间T7对DQ输入电路234(3)计时以接收第八数据位(数据7)，然后将经锁存数据7提供到锁存电路238(3)。图3中示出了在时间T6之后的经锁存数据6，并且示出了在时间T7之后的经锁存数据7。
如图3的实例所示，INT_DQS0-3信号可用于为DQ输入电路234(0)-234(3)计时，以在DQS和DQSB信号(其用于提供OUT_T和OUT_N信号)的八个连续转变期在数据端子处接收八个数据位(数据0到数据7)。应了解，在本公开的其它实施例中可接收更多或更少的数据位。更一般地，图3的实例并不旨在将本公开的范围限于所描述的具体细节。
在本公开的一些实施例中，对于每个数据端子而言包含两组DQ输入电路234和锁存电路238。结果，四个多相信号可能是不必要的，并且仅使用两个周期信号来代替。在此类实施例中，相移分频器220可能是不必要的，且OUT_T和OUT_N信号可用于为DQ输入电路234计时。可替换地，在包含相移分频器220的情况下，在此类实施例中可使用四个多相信号中的两个来为两个DQ输入电路234计时。结果，两个DQ输入电路234可以在DQS和DQSB信号的一个周期内的不同时间被计时。
图4是根据本公开的实施例的输入电路400的示意图。在本公开的一些实施例中，输入电路400可以包含在图2的输入电路210中。
输入电路400包含偏置电路410和缓冲器电路420。偏置电路410在操作期间向缓冲器电路420提供偏置信号BIAS。偏置信号可以包含偏置电流IBIAS和/或偏置电压VBIAS。缓冲器电路420在输入节点422和424处接收输入信号IN_T和IN_N，并分别在输出节点426和428处提供输出信号OUT_N和OUT_T。在本公开的一些实施例中，IN_T和IN_N是从DQS和DQSB端子提供的互补外部数据选通信号。如下面将更详细地描述的，偏置电路410提供BIAS信号，所述BIAS信号的幅值被调节以补偿输入电路400的操作条件(例如，电压、温度、工艺等)的变化，所述变化可能导致OUT_N和OUT_T信号的定时改变。
缓冲器电路420包含输入级430、反相级440、输出级450和驱动级460。输入级430包含接收输入信号IN_T和IN_N的放大器电路432和434。IN_T和IN_N信号可以是互补的。放大器电路432耦合到输入节点422以在负(-)节点处接收IN_T信号，且耦合到输入节点424以在正节点(+)处接收IN_N信号。放大器电路432基于IN_T和IN_N信号提供输出信号N1N。放大器电路434耦合到输入节点422以在正(+)节点处接收IN_T信号，且耦合到输入节点424以在负节点(-)处接收IN_N信号。放大器电路434基于IN_N和IN_T信号提供输出信号N1T。
放大器电路432由电源电路436供电(例如电压和/或电流)，所述电源电路耦合到提供电源电压(例如VDD2)的电源线。电源线可以耦合到向电源线提供电源电压的电源电路。放大器电路434由电源电路438供电，所述电源电路耦合到提供电源电压的电源线。电源电路436和438向放大器电路432和434提供具有由BIAS信号(例如，IBIAS电流和/或VBIAS电压)控制的幅值的功率。电源电路436提供电流I(436)，而电源电路438提供电流I(438)。当VBIAS电压增加时，电源电路436和438向放大器电路432和434提供较小的功率(例如，较小的电流)。相反，当VBIAS电压降低时，电源电路436和438提供更高的功率(例如，更高的电流)。如下所述，在本公开的一些实施例中，由电源电路436和438提供的电流可以相对于IBIAS电流缩放。如图4的实施例所示，电源电路436和438包含各自的p型沟道(例如p型)晶体管。然而，在本公开的其它实施例中，可以使用其它电路来基于由偏置电路410提供的BIAS信号(例如，IBIAS电流和/或VBIAS电压)来控制提供给放大器电路432和434的功率。
反相级440包含反相电路442，其具有被耦合以接收N1N信号的输入。反相电路442使N1N信号反相以提供具有与N1N信号电平互补的电平的输出信号N2T。反相级440进一步包含反相电路444，其具有被耦合以接收N1T信号的输入。反相电路444使N1T信号反相以提供具有与N1T信号电平互补的电平的输出信号N2N。反相电路442和444耦合到电源电路446和提供电压基准(例如接地)的电源线。电源线可以耦合到电压基准以提供例如接地的电源电压。
电源电路446向反相电路442和444提供具有由BIAS信号(例如，IBIAS电流和/或VBIAS电压)控制的幅值的功率。电源电路446提供电流I(446)。当VBIAS电压增加时，电源电路446向反相电路442和444提供较小的功率(例如，较小的电流)。当VBIAS电压降低时，电源电路446提供更高的功率(例如，更高的电流)。如下所述，在本公开的一些实施例中，由电源电路446提供的电流可以相对于IBIAS电流成比例。如图4的实施例所示，电源电路446包含p型沟道(例如p型)晶体管。然而，在本公开的其它实施例中，可以使用其它电路来基于由偏置电路410提供的BIAS信号(例如，IBIAS电流和/或VBIAS电压)控制提供给反相电路442和444的功率。
N2T和N2N信号由反相级440提供给输出级450。输出级450包含串联耦合的反相电路452和453，并且进一步包含串联耦合的反相电路454和455。锁存电路456接收反相电路453和455的输出信号。尽管在图4中没有明确示出，但是输出级450的一或多个反相电路可以由电源线供电，所述电源线提供先前关于电源电路436、438和446描述的电源电压。输出级450在被提供给驱动级460之前调节N2T和N2N信号。驱动级460包含提供输出信号OUT_N的反相电路462，并且包含提供输出信号OUT_T的反相电路464。OUT_N和OUT_T信号是互补的，并且具有与IN_T和IN_N信号相同的时钟频率。
在操作中，缓冲器电路420接收IN_T和IN_N信号，缓冲IN_T和IN_N信号，并提供OUT_N和OUT_T信号。缓冲器电路420消耗响应于BIAS信号(例如，IBIAS电流和/或VBIAS电压)而产生的电流来放大IN_T和IN_N信号，以提供OUT_N和OUT_T信号，IN_T和IN_N信号可以是如前所述的外部信号。偏置电路410向缓冲器电路420提供BIAS信号以维持通过缓冲器电路420的定时。例如，从输入节点422和424到输出节点426和428的路径延迟保持相对恒定，而不管输入电路400的操作条件(例如，电压、温度、工艺等)的变化。路径延迟包含通过输入级430、反相级440、输出级450和驱动级460的传播延迟。然而，驱动级460的传播延迟可能较短，且在本公开的一些实施例中可被忽略。
缓冲器电路420的输出级450具有对于增大的电源电压减小的传播延迟和对于减小的电源电压增大的传播延迟的特性。输出级450的减小的传播延迟可能是由当电源电压较大时反相电路452-455和锁存电路456中包含的反相器的驱动强度的增加引起的。增加的驱动强度导致更快的信号转换，这降低了输出级450的传播延迟。相反地，输出级450的增加的传播延迟可能是由当电源电压较低时反相电路452-455和锁存电路456中包含的反相器的驱动强度的降低引起的。降低的驱动强度导致较慢的信号转换，这增加了输出级450的传播延迟。为了补偿输出级450的特性，输入级430和反相级440的传播延迟可以基于BIAS信号而增加或减少。
如下面将更详细描述的，偏置电路410为增加的电源电压提供减小的IBIAS电流，并且减小的IBIAS电流导致输入级430和反相级440的传播延迟增加。因此，输入级430和反相级440的传播延迟随着电源电压的增加而增加。相反，偏置电路410为减小的电源电压提供增加的IBIAS电流，并且增加的IBIAS电流导致输入级430和反相级440的传播延迟减小。因此，输入级430和反相级440的传播延迟随着电源电压的减小而减小。
当电源电压增加时，输入级430和反相级440的增加的传播延迟可以补偿输出级450的减小的传播延迟。相反，当电源电压降低时，输入级430和反相级440的减小的传播延迟可以补偿输出级450的增大的传播延迟。结果，通过缓冲器电路420的总路径延迟保持相对恒定，尽管电源电压可能变化。
输入级430的传播延迟可以通过控制电源电路436和438来调节，所述电源电路向放大器电路432和434提供功率。放大器电路432和434的传播延迟随着由电源电路436和438提供的功率减小而增加。放大器电路432和434的传播延迟随着电源电路436和438提供的功率增加而减小。当VBIAS电压增大时，电源电路436和438提供较小的功率，而当VBIAS电压减小时，电源电路436和438提供较大的功率。
反相级440的传播延迟可以通过控制电源电路446来调节，所述电源电路向反相电路442和444提供功率。反相电路442和444的传播延迟随着由电源电路446提供的功率减小而增加。反相电路442和444的传播延迟随着由电源电路446提供的功率增加而减小。当VBIAS电压增加时，电源电路446提供较小的功率，而当VBIAS电压减小时，电源电路446提供较大的功率。
输入电路400的偏置电路410在电源电压增加时提供减小的IBIAS电流，且在电源电压降低时提供增加的IBIAS电流。结果，随着IBIAS电流减少，输入级430和反相级440的传播延迟增加，并且随着IBIAS电流增加，输入级430和反相级440的传播延迟减少。
图5是根据本公开的实施例的偏置电路500的示意图。偏置电路500提供偏置电流IBIAS和偏置电压VBIAS，偏置电流IBIAS和偏置电压VBIAS的幅值基于电源电压(例如VDD2)。当电源电压变化时，调节IBIAS电流和VBIAS电压。在本公开的一些实施例中，偏置电路500可以包含在图4的偏置电路410中。
偏置电路500包含放大器电路510，其具有耦合到晶体管520的栅极的输出节点。放大器电路510具有被提供有参考电压VREF的正(+)输入节点，并且进一步具有耦合到节点522的负(-)输入节点。晶体管520的源极也耦合到节点522。电阻528(例如，阻抗元件)也耦合到节点522和提供参考电压(例如，接地)的电源线。在本公开的一些实施例中，电阻528可为5K欧姆，但本公开的范围不限于此特定值的电阻。
放大器电路510和晶体管520用于基于VREF电压设置节点522处的电压(在图5中标识为V(1))。特别地，电压V(1)等于VREF电压。在本公开的一些实施例中，VREF可以是0.2伏。因此，在本公开的这些实施例中，节点522处的电压V(1)也是0.2伏。然而，在本公开的其它实施例中可提供用于VREF的其它电压。晶体管520的漏极耦合到节点526。晶体管524的栅极和漏极也耦合到节点526。晶体管524进一步耦合到提供电源电压(例如VDD2)的电源线。
电流源534耦合在电源线与节点522之间。电流源包含串联耦合的电阻530(例如，阻抗元件)和晶体管532。在本公开的一些实施例中，电阻530可以是具有可经调节的电阻(例如，更高或更低电阻)的可调电阻。晶体管532被提供有偏置电压VGATE。VGATE电压用于设置电阻530与晶体管532之间的节点处的电压。例如，在本公开的一些实施例中，VGATE电压是(1.0V-Vtp)，其中Vtp是晶体管532的阈值电压。结果，电阻530与晶体管532之间的节点处的电压是1.0V。然而，在本公开的其它实施例中可使用用于VGATE电压的其它电压。可以调节电阻530的电阻以改变偏置电路500的IBIAS电流(和VBIAS电压)的变化与电源电压的变化之间的关系。电流源534向节点522提供电流I(3)，所述电流随着电源电压的增加而增加，并且随着电源电压的减小而减小。
偏置电路500进一步包含模式电路540。模式电路540与晶体管520并联耦合，并且包含晶体管542和电阻544(例如，阻抗元件)。模式电路540使偏置电路500在晶体管542未激活(例如，不导通)时以第一操作模式操作，并且在晶体管542激活(例如，导通)时以第二操作模式操作。当被激活时，模式电路540在节点522与526之间提供电阻性电流路径。晶体管542的激活由模式信号MODE控制，其中低逻辑电平MODE信号激活晶体管542，且高逻辑电平MODE信号不激活晶体管542。在本公开的一些实施例中，可由模式控制电路提供MODE信号。模式控制电路可以包含在例如命令解码器中，例如图1的半导体器件100的命令解码器134。
在操作中，在节点526处提供偏置电流IBIAS和偏置电压VBIAS。VBIAS电压至少基于偏置电流IBIAS。例如，随着IBIAS电流增加，VBIAS电压减小，而随着IBIAS电流减小，VBIAS电压增加。如下面将更详细描述的，IBIAS电流随着电源电压的减小而增加，并且IBIAS电流随着电源电压的增加而减小。
IBIAS电流是电阻528的电流I(2)和电流源534的电流I(3)之间的差。电流I(2)由节点522的电压设置，如前所述，所述电压由提供给放大器电路510的VREF电压设置。结果，电流I(2)不依赖于电源电压，即，即使电源电压可能变化，电流I(2)也保持恒定。对于本实例，假设VREF＝0.2V并且电阻528是5K欧姆。
电流I(3)基于电阻530两端的电压(在图5中标识为V(3))和电阻530的电阻(在图5中标识为“R”)。如前所述，电阻530与晶体管532之间的节点处的电压由VGATE电压和阈值电压Vtp设置。对于本实例，假设VGATE为1.0V-Vtp，这导致电阻530与晶体管532之间的节点处的电压为1.0V。电压V(3)＝[电源电压(VDD2)-1.0V]，并且电流I(3)＝V(3)/R，其中电流I(3)的变化率由电阻R设置。与电流I(2)相反，电流I(3)取决于电源电压。特别地，如前所述，电流I(3)随着电源电压的增加而增加，而电流I(3)随着电源电压的减小而减小。
通过理解电流I(2)与电源电压(不依赖于电源电压)之间以及电流I(3)与电源电压之间的关系，可以理解IBIAS电流基于来自电流源534的电流I(3)而变化。特别地，IBIAS电流随着电源电压的增加而减小，而IBIAS电流随着电源电压的减小而增加。由于I(3)电流的变化率基于电阻530的电阻R，IBIAS电流的变化率也可以至少部分地基于电阻530的电阻R。
如前所述，IBIAS电流和VBIAS电压可以被提供给缓冲器电路以控制缓冲器电路的电源电路，以便补偿由工作条件的变化(例如电源电压的变化)导致的路径延迟的变化。
例如，在本公开的实施例中，其中偏置电路500向图2的缓冲器电路420提供IBIAS电流和VBIAS电压，晶体管524可以以电流镜配置与电源电路436、438和446的晶体管耦合。即，晶体管524的栅极和漏极耦合到电源电路436、438和446的晶体管的栅极。电源电路436、438和446的晶体管可以相对于晶体管524缩放，以相对于IBIAS电流缩放由电源电路436、438和446提供的电流。例如，在本公开的一些实施例中，电源电路436、438和446的晶体管被缩放以提供IBIAS电流的五倍电流。即，参考图4，I(436)＝I(438)＝I(446)5×IBIAS(图4中IBIAS＝I(4))。在本公开的其它实施例中，由各个电源电路提供的电流的缩放可以彼此不同，和/或可以不同于IBIAS电流的五倍的缩放。
如前所述，模式电路540可用于基于MODE信号来控制偏置电路500在不同的操作模式下操作。例如，高逻辑电平MODE信号控制偏置电路500以第一操作模式操作，而低逻辑电平MODE信号控制偏置电路500以第二操作模式操作。将描述第二操作模式，然后将描述第一操作模式。
在第二操作模式中，晶体管542由于低逻辑电平MODE信号而激活。有源晶体管542将电阻544耦合在节点522与节点526之间，以提供电流IMODE通过模式电路的电流路径。由于被激活的晶体管542和IMODE电流，IBIAS电流将不会减小到最小电流以下，尽管电源电压增加到电压极限以上。可能需要最小IMODE电流来充分偏置缓冲器电路的电源电路以提供足够功率用于操作。例如，在本公开的实施例中，其中IBIAS电流和VBIAS电压被提供给图4的缓冲器电路420，最小IBIAS电流使得输入级430的电源电路436和438为放大器电路432和434提供足够的功率以被激活和操作。
图6A是示出根据本公开的实施例在针对第二操作模式的偏置电路500的操作期间各种电流的图。横坐标表示电源电压VDD2，纵坐标表示电流I。如前所述，IBIAS电流是电阻528的I(2)电流和电流源534的I(3)电流之差。I(2)电流通常保持恒定并且不受电源电压的变化的影响，而I(3)电流随着电源电压的增加而增加，因此，对于增加的电源电压导致减小的IBIAS电流。在电源电压超过电阻530与晶体管532之间的节点处的电压之后，I(3)电流针对增加的电源电压开始增加，如前所述，所述电压由VGATE电压的电压设置。
在图6A所示的实施例中，假定VGATE电压为(1.0V-Vtp)。当电源电压超过1.0V时，晶体管532被激活，并且I(3)电流随着电源电压的增加而增加。结果，IBIAS电流随着电源电压的增加而减小。对于电阻530的三个不同电阻R1、R2和R3，示出了由于电源电压的变化而引起的I(3)电流的变化。如前所述，I(3)电流的变化率基于电阻530的电阻R。电流I(3)1对应电阻R1，电流I(3)2对应电阻R2，且电流I(3)3对应电阻R3。电阻R1小于电阻R2，且电阻R2小于电阻R3。
同样如前所述，由于I(3)电流的变化率基于电阻530的电阻R，IBIAS电流的变化率也可以至少部分地基于电阻530的电阻R。对于三个不同的电阻，所得到的IBIAS电流也在图6A中示出，其中IBIAS1电流对应于电阻R1，IBIAS2电流对应于电阻R2，且IBIAS3电流对应于电阻R3。由于随着电源电压的增加而增加的IMODE电流，IBIAS电流将不会减小到最小电流以下，尽管电源电压增加到电压极限以上。最小电流由IMODE电流设置。当电源电压继续增加到高于电压极限时，IBIAS电流将随着IMODE电流而增加。
再次参考图5，在第一操作模式中，由于高逻辑电平MODE信号，晶体管542未激活。不活动的晶体管542导致通过晶体管520从节点526到节点522的单个电流路径，这允许IBIAS电流随着电源电压增加而继续减小到低于第二操作模式的最小IBIAS电流。IBIAS电流继续减小，直到电流源534的I(3)电流等于电阻528的I(2)电流，此时IBIAS电流基本上为零。
图6B是示出根据本公开的实施例在针对第一操作模式的偏置电路500的操作期间各种电流的图。横坐标表示电源电压VDD2，且纵坐标表示电流I。类似于图6A的第二操作模式，I(2)电流通常保持恒定并且不受电源电压的变化的影响，而I(3)电流随着电源电压的增加而增加，因此，对于增加的电源电压导致减小的IBIAS电流。再次假设VGATE电压是(1.0V-Vtp)，当电源电压超过1.0V时，晶体管532被激活，并且I(3)电流随着电源电压的增加而增加。结果，IBIAS电流随着电源电压的增加而减小。
与图6A的第二操作模式相反，IBIAS电流继续随着电源电压的增加而减小到低于第二操作模式的最小电流。当模式电路540的晶体管542不活动时，IMODE电流为零，并且不设置IBIAS电流的最小电流。IBIAS电流减小直到零，这是当电流源534的I(3)电流等于电阻528的I(2)电流时的点。当电源电压增加超过此点时，I(2)电流随着I(3)电流的增加而增加。
当希望IBIAS随着电源电压的增加而继续降低到小于第二操作模式的最小电流时，可以使用第一操作模式。例如，第一操作模式可以用于评估依赖于IBIAS电流和/或VBIAS电压进行操作的电路(例如缓冲器电路中的电路(例如图4的偏置电路410))的性能。如前所述，参考图4，输入级430具有操作所需的最小电流和/或电压。然而，在相对于由偏置电路500的IBIAS电流和VBIAS电压提供的电流和/或电压来评估输入级430的性能的情况下，第一操作模式允许对低于第二操作模式的最小IBIAS电流的评估。第二操作模式可以在正常操作条件下使用，其中希望IBIAS电流具有最小电流。最小电流可以是足以确保依赖于IBIAS电流和/或VBIAS电压的电路继续正常操作的电流，尽管电源电压增加到超过电压限制。
图7是根据本公开的实施例的电阻700的示意图。电阻700可以是可调节的，以提供不同的电阻。在本公开的一些实施例中，电阻700可以包含在图5的电阻530中，例如，其中电阻530是可调节的。
电阻700包含串联耦合的电阻710、720和730。电阻710具有电阻RA，电阻720具有电阻RB，且电阻730具有电阻RC。电阻700进一步包含并联耦合到电阻720的旁路晶体管725以及并联耦合到电阻730的旁路晶体管735。旁路晶体管725和735可由各自的激活信号TEST1和TEST2激活。当旁路晶体管725被激活(例如，逻辑低电平TEST1)时，电阻720被旁路，而当旁路晶体管735被激活(例如，逻辑低电平TEST2)时，电阻730被旁路。激活信号TEST1和TEST2可以由控制电路(未示出)提供，例如，提供各种信号(包含激活信号)以执行集成电路中的电路测试的测试模式控制电路。
通过控制旁路晶体管725和735的激活，可以调节电阻700的电阻。例如，当旁路晶体管725和735都被激活时，电阻700具有电阻RA。当旁路晶体管725未被激活并且旁路晶体管735被激活时，电阻700具有电阻RA+RB。当旁路晶体管725被激活而旁路晶体管735未被激活时，电阻700具有电阻RA+RC。最后，当旁路晶体管725和735都未被激活时，电阻700具有电阻RA+RB+RC。
在本公开的一些实施例中，电阻710、720和730可以具有相同的电阻值。在本公开的其它实施例中，电阻710、720和730中的一或多个可能不同。
图8是根据本公开的实施例的栅极偏置电路800的示意图。栅极偏置电路800提供偏置电压VGATE。在本公开的一些实施例中，栅极偏置电路800可以用于向图5的晶体管532提供VGATE电压。
栅极偏置电路800包含被配置为电压跟随器电路的放大器电路810。特别地，放大器电路810具有提供有参考电压VGATEREF的正(+)输入，并且具有耦合到负(-)输入的输出。放大器电路810的输出具有等于参考电压VGATEREF的电压。栅极偏置电路800进一步包含负载电路820和电阻830，所述负载电路和电阻串联耦合在放大器电路810的输出与提供参考电压(例如，接地)的电源线之间。负载电路820可以通过被提供有参考电压VGATEREF的参考线耦合到放大器电路810的输出。负载电路820和电阻830耦合在节点840，从所述节点提供VGATE电压。在本公开的一些实施例中，负载电路820可以包含晶体管，如图8所示。在本公开的其它实施例中，负载电路820可以包含附加的或可替换的电路。
负载电路820提供负载以使放大器电路810的输出处的电压(例如，VGATEREF)减小了与负载电路820的晶体管的阈值电压相等的电压。负载电路820的晶体管的阈值电压可以模拟提供VGATE电压的晶体管的阈值电压。例如，在实施例中，其中栅极偏置电路800提供VGATE电压给栅偏置电路500的晶体管532(图5)，负载电路820提供负载以使VGATEREF电压减小了晶体管532的阈值电压。负载电路820被示为图8的实施例的负载耦合p型沟道晶体管。在本公开的实施例中，其中栅极偏置电路800向栅极偏置电路500的晶体管532提供VGATE电压，负载电路820的p型沟道晶体管匹配晶体管532(例如，具有相同的晶体管特性，包含相同的阈值电压Vtp)。
在操作中，VGATEREF电压被提供给放大器电路810，并且放大器电路810提供电压等于VGATEREF电压的输出电压。放大器电路810的输出端处的VGATEREF电压减小了负载电路820两端的电压，以在节点840提供VGATE电压。结果，在节点840处提供的所得到的VGATE电压是(VGATEREF-负载电路820两端的电压)。
栅极偏置电路800可用于精确地提供VGATE电压。在实施例中，其中栅极偏置电路800向图5的偏置电路500的晶体管532提供VGATE电压，可以精确地设置电阻530与晶体管532之间的节点处的电压。在非限制性实例中，电源电压VDD2可以在1.06V与1.17V之间的范围内。因此，电源电压可以在0.11V之上变化。在本公开的实施例中，其中将IBIAS电流和VBIAS电压提供给图4的缓冲电路420，由偏置电路500提供的IBIAS电流和/或VBIAS电压将随着电源电压的变化而变化。
如前所述，变化的IBIAS电流和VBIAS电压可用于维持通过缓冲器电路420的定时。例如，在VGATE电压漂移以在电阻530与晶体管532之间提供1.1V的电压的情况下，当电源电压在1.06V到1.1V之间时，偏置电路500可能不能调节IBIAS电流和VBIAS电压。不能调节IBIAS电流和VBIAS电压可能导致不能使用如前所述的输入级430和反相级440消除输出级450对于1.06V到1.1V之间的电源电压的任何延迟偏移。
在VGATE电压漂移的情况下，例如，为了在电阻530与晶体管532之间提供0.9V的电压，IBIAS电流和VBIAS电压可以随着电源电压的变化而调整。然而，电阻530与晶体管532之间的0.9V的电压使得I(3)电流增加而IBIAS电流减小。结果，减小的IBIAS电流可能不足以使电源电路436和446中的每一个捕获输入级430和反相级440中的数据。
因此，在本公开的一些实施例中，可能希望精确且稳定地提供VGATE电压以将电阻530与晶体管532之间的电压设置为1.0V。在本公开的此类实施例中，栅极偏置电路800可用于提供VGATE电压。
从前述内容将了解，尽管已出于说明的目的在本文中描述了本发明的特定实施例，但可在不脱离本发明的精神和范围的情况下做出各种修改。因此，本公开的范围不应限于本文中所描述的特定实施例中的任一实施例。

Claims (20)

1.一种用于提供一或多个偏置信号的装置，其包括：
电源线，其经配置以提供电源电压；以及
偏置电路，其耦合到所述电源线以产生偏置电流，所述偏置电路经配置以：
使所述偏置电流随着所述电源电压从第一值增加到第二值而减小，
在第一操作模式中，使所述偏置电流随着所述电源电压从所述第二值进一步增加而继续减小，并且
在第二操作模式中防止所述偏置电流随着所述电源电压从所述第二值的进一步增加而减小。
2.根据权利要求1所述的装置，其中所述偏置电路经配置以在所述第二操作模式中使所述偏置电流随着所述电源电压从所述第二值进一步增加而增加。
3.根据权利要求1所述的装置，其进一步包括：
附加电源线，其经配置以提供附加电源电压；
第一节点和第二节点；
第一晶体管，其耦合在所述电源线与所述第一节点之间；
第二晶体管，其耦合在所述第一节点与所述第二节点之间；
阻抗元件，其耦合在所述第二节点与所述附加电源线之间；以及
第三晶体管，其与所述第二晶体管并联地耦合在所述第一节点与所述第二节点之间，所述第三晶体管经配置以在所述第一操作模式中处于关闭状态，并且在所述第二操作模式中处于开启状态。
4.根据权利要求3所述的装置，其中所述第二晶体管经控制以将所述第二节点保持在第一电压而不考虑所述电源电压的值。
5.根据权利要求3所述的装置，其进一步包括：
第三节点；
附加阻抗元件，其耦合在所述电源线与所述第三节点之间；以及
第四晶体管，其耦合在所述第三节点与所述第二节点之间。
6.根据权利要求3所述的装置，其进一步包括耦合到所述第一节点的缓冲器电路，所述缓冲器电路经配置以消耗响应于所述偏置电流而生成的电流来放大外部信号。
7.一种用于提供一或多个偏置信号的装置，其包括：
偏置电路，其经配置以接收电源电压，并且所述偏置电路进一步经配置以在第一操作模式中提供幅值随着电源电压的增加而以一定速率减小到非零最小幅值的偏置信号，并且在第二操作模式中提供幅值随着电源电压的增加而以所述速率减小到小于所述最小幅值的所述偏置信号；以及
缓冲器电路，其经配置以接收所述偏置信号和所述电源电压，并且响应于提供给输入端的输入数据选通信号而在输出端提供输出信号，所述缓冲器电路进一步经配置以具有从所述输入端到所述输出端的传播延迟，所述传播延迟随着所述偏置信号的所述幅值而变化。
8.根据权利要求7所述的装置，其中所述偏置电路经配置以提供所述偏置信号，所述偏置信号的幅值以用于增加电源电压的所述速率减小，直到所述幅值以所述速率减小到零。
9.根据权利要求7所述的装置，其中所述偏置电路包括经配置以提供所述偏置信号的第一晶体管，并且所述缓冲器电路包括耦合到所述第一晶体管并经配置以基于所述偏置信号提供功率的第二晶体管，所述第一晶体管和所述第二晶体管被配置成电流镜。
10.根据权利要求7所述的装置，其中所述偏置电路包括模式电路，所述模式电路经配置以在所述第一操作模式中被激活以设置所述偏置信号的所述非零最小幅值，并且在所述第二操作模式中不被激活以不设置所述偏置信号的所述非零最小幅值。
11.根据权利要求10所述的装置，其中所述模式电路包括晶体管和与所述晶体管串联耦合的电阻，所述晶体管经配置以在所述第一操作模式中被激活且在所述第二操作模式中不被激活。
12.根据权利要求10所述的装置，其中所述模式电路耦合在第一节点与第二节点之间，且所述模式电路进一步包括与所述模式电路并联耦合在所述第一节点与所述第二节点之间的晶体管，所述模式电路经配置以在被激活时在所述第一节点与所述第二节点之间提供电阻性电流路径。
13.根据权利要求12所述的装置，其中所述偏置电路进一步包括电流源，所述电流源经配置以接收所述电源电压且响应于电源电压的增加而向所述第一节点提供增加的源电流。
14.根据权利要求13所述的装置，其中所述电流源包括可调电阻，其中所述可调电阻的电阻设置所述速率。
15.根据权利要求7所述的装置，其中所述缓冲器电路包括：
第一电路级，其具有响应于所述偏置信号的幅值的减小而增加的第一传播延迟；以及
第二电路级，其耦合到所述第一电路级并且具有随着电源电压的增加而减小的第二传播延迟。
16.根据权利要求7所述的装置，其中所述偏置信号包括偏置电流和偏置电压中的至少一个。
17.一种用于提供一或多个偏置信号的方法，其包括：
响应于电源电压的增加而减小偏置信号，在第一操作模式中所述偏置信号具有用于增加电源电压的最小电流；
基于所述偏置信号改变经配置以接收所述电源电压的电路的传播延迟；以及
在第二操作模式中将所述偏置信号减小到小于用于增加电源电压的所述最小电流，以评估所述电路的操作。
18.根据权利要求17所述的方法，其中响应于电源电压的变化而改变所述偏置信号包括响应于电源电压的增加而减小所述偏置信号的电流。
19.根据权利要求18所述的方法，其中改变所述电路的所述传播延迟包括增加所述电路的所述传播延迟以减小所述偏置信号的电流。
20.根据权利要求17所述的方法，其中电压极限对应于所述偏置信号具有所述最小电流的所述电源电压，且其中所述方法进一步包括在所述偏置信号的正常操作期间使所述偏置信号从用于增加电源电压的所述最小电流增加到大于所述电压极限。
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