KR100518574B1 - 게이트 전압을 이용하여 출력전류를 조절하는 전류모드출력드라이버 및 이에 대한 출력전류 조절방법 - Google Patents

게이트 전압을 이용하여 출력전류를 조절하는 전류모드출력드라이버 및 이에 대한 출력전류 조절방법 Download PDF

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Abstract

게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버 및 이에 대한 출력전류 조절방법이 개시된다. 본 발명에 의한 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버는, 메모리 코어로부터 독출된 데이터를 전송 라인으로 출력하는 전류모드 출력드라이버에 있어서, 게이트 전압 조절회로, 바이어스 회로, 및 드라이버 회로를 구비하는 것을 특징으로 한다. 게이트 전압 조절회로는 전류 제어 신호에 응답하여 소정 레벨의 게이트 전압을 발생한다. 바이어스 회로는 액티브 모드에서 게이트 전압을 제1 인에이블 신호로서 출력하고, 스탠바이 모드에서 그라운드 전압을 제2 인에이블 신호로서 출력한다. 드라이버 회로는 제1 인에이블 신호에 응답하여 소정의 출력 전류를 구동하고, 데이터 값에 따라 전송 라인으로 소정의 출력 전압을 출력하고, 제2 인에이블 신호에 응답하여 동작을 정지한다. 게이트 전압 조절회로는 전류 제어 신호의 값에 따라 게이트 전압 레벨을 가변시켜 출력한다. 본 발명에 의한 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버 및 이에 대한 출력전류 조절방법은 출력 전류의 레졸루션을 용이하게 증가시킬 수 있고, 전류모드 출력드라이버의 면적을 감소시켜 설계를 용이하게 할 수 있는 장점이 있다.

Description

게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버 및 이에 대한 출력전류 조절방법{Current mode output driver and the method for adjusting output current using gate voltage}
본 발명은 반도체 메모리 장치의 출력드라이버에 관한 것으로서, 특히, 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버 및 이에 대한 출력전류 조절방법에 관한 것이다.
일반적으로, 램버스 디램(rambus DRAM, 이하, RDRAM이라 함)과 같은 반도체 메모리 장치의 데이터 입출력 인터페이스는 도 1과 같이 구성된다. 도 1에 도시된 것과 같이, 복수의 메모리 장치들(13)이 단일의 전송 선로(transmission line)(12)를 통하여 칩셋(chipset)(11)과 연결된다. 상기 전송 선로(12)는 종단 저항(Rterm)과 종단 전압(Vterm)에 의해 한쪽 종단(single termination)된다.
여기에서, 상기 복수의 메모리 장치들(13) 각각은 내부의 메모리 코어로부터 독출된 데이터를 외부로 출력하는 전류모드 출력드라이버를 구비한다. 전류모드 출력드라이버는 온 될 때와 오프 될 때 모두 큰 출력 저항 값을 갖기 때문에 임피던스 정합에 유리하여 RDRAM에서 필수적으로 사용된다. 또, 전류모드 출력드라이버는 칩과 칩을 연결하는 시스템에서 널리 사용되고 있다.
전류모드 출력드라이버가 nMOS 트랜지스터로 구현될 때, 메모리 코어로부터 독출된 데이터 값에 따라 상기 nMOS 트랜지스터의 게이트 단자의 전압 레벨이 결정되어, 소정의 드레인 전류가 발생된다. 이 드레인 전류는 채널 또는 도선을 따라 전파된다. 여기에서, 전류모드 출력드라이버는 온 상태일 때 매우 큰 출력 저항 값을 가져야하므로, 상기 nMOS 트랜지스터가 포화(saturation) 영역에서 동작되어야 한다. 이를 위해서는 상기 nMOS 트랜지스터가 "게이트 전압(Vg) ＜ 드레인 전압(Vd) + 문턱 전압(Vt)"의 조건으로 유지되어야 한다.
그러나, 상기 nMOS 트랜지스터의 게이트에 내부전압(VDD)이 인가되고 드레인에서 게이트 보다 더 낮은 전압이 발생된다면, 상기 nMOS 트랜지스터가 상기의 조건을 만족하지 못하게 되어 전류모드 출력드라이버의 출력 저항 값이 매우 작아지게 된다. 따라서, 상기 전류모드 출력드라이버가 하나의 nMOS 트랜지스터만으로 구현된 경우에는 nMOS 트랜지스터의 게이트 전압으로서 상기 내부전압(VDD) 보다는 상기 내부전압(VDD)과 상기 문턱전압(Vt) 사이에 있는 어떤 적당한 전압(VA)이 사용되는 것이 바람직하다.
그러나, 이 경우에는 칩내부에서 큰 전류 공급 능력을 가져야 하는 상기 전압(VA)이 추가로 발생되어야 하기 때문에 칩면적이나 전력 소모 측면에서 많은 희생을 동반하게 된다. 그러므로, RDRAM을 비롯한 많은 반도체 장치에서는 스택형(stacked) 드라이버가 사용되고 있다. 이러한, 스택형 드라이버로 구현되는 종래기술에 따른 전류모드 출력드라이버의 일예가 미국특허 제6,556,049호에 기재되어 있다.
도 2는 종래기술에 따른 전류모드 출력드라이버를 나타내는 회로도로서, RDRAM에 사용되는 전류모드 출력드라이버를 나타낸다.
도 2에서, 전류모드 출력드라이버(30)는 전송 선로(20)에 연결되어, 데이터 값에 따라 노드(NODE)에 소정의 출력 전압(Vout)을 발생한다. 상기 전류모드 출력드라이버(30)는 드라이버 회로(40) 및 바이어스 회로(50)를 포함한다. 상기 드라이버 회로(40)는 복수의 드라이버 세그먼트들(segment, 41∼47)을 포함하고, 상기 바이어스 회로(50)는 복수의 바이어스 회로들(51∼57)을 포함한다.
상기 복수의 바이어스 회로들(51∼57) 각각은 입력되는 전류 제어(current control) 신호(CC0∼CC6)에 응답하여, 상기 복수의 드라이버 세그먼트들(41∼47) 각각에 인에이블 신호(ENVG0∼ENVG6)를 출력한다. 상기 전류 제어 신호(CC0∼CC6)는 소정 수의 비트들을 포함한다.
상기 복수의 드라이버 세그먼트들(41∼47) 각각은 2n개(n은 양의 정수)의 스택형 드라이버를 포함하고, 상기 복수의 드라이버 세그먼트들(41∼47)에 각각 포함되는 상기 드라이버의 수는 서로 다르다. 이를 좀 더 상세히 설명하면, 상기 드라이버 세그먼트(41)는 1개의 드라이버를 포함하고, 상기 드라이버 세그먼트(42)는 2개의 드라이버들을 포함한다. 또, 상기 드라이버 세그먼트(43)는 4개의 드라이버들을 포함한다. 상기와 같이, 드라이버 세그먼트(44∼47)내에 포함되는 드라이버의 개수는 2n 단위로 증가되며, 최종 드라이버 세그먼트(47)는 64개의 드라이버들을 포함한다.
상기 드라이버는 두 개의 nMOS 트랜지스터들(N1, N2)로 구현된다. 상기 nMOS 트랜지스터(N1)의 소스는 상기 nMOS 트랜지스터(N2)의 드레인에 연결되고, 드레인은 상기 노드(NODE)에 연결되고, 게이트에는 상기 인에이블 신호(ENVG0∼ENVG6)가 입력된다. 상기 nMOS 트랜지스터(N2)의 소스는 그라운드 전압에 연결되고, 게이트에는 메모리 코어로부터 독출된 데이터(DATA)가 입력된다. 여기에서, 동일한 드라이버 세그먼트 내에 포함되는 nMOS 트랜지스터들(N1)의 게이트들에는 동일한 인에이블 신호가 입력된다. 이를 좀 더 상세히 설명하면, 상기 드라이버 세그먼트(41)의 nMOS 트랜지스터(N1)의 게이트에는 상기 인에이블 신호(ENVG0)가 입력되고, 상기 드라이버 세그먼트(42)의 nMOS 트랜지스터들(N1)의 게이트에는 상기 인에이블 신호(ENVG1)가 입력된다. 또, 상기 드라이버 세그먼트(43)의 nMOS 트랜지스터들(N1)의 게이트에는 상기 인에이블 신호(ENVG2)가 입력된다. 그리고, 최종의 상기 드라이버 세그먼트(47)의 nMOS 트랜지스터들(N1)의 게이트에는 상기 인에이블 신호(ENVG6)가 입력된다.
상기와 같이 구성된 스택형 드라이버는 큰 출력 저항 값을 갖는다. 그 이유는, 게이트에 데이터(DATA) 1, 즉, 내부 전압(VDD)이 입력될 때, 상기 nMOS 트랜지스터(N2)가 선형영역에서 동작하여 작은 출력 저항 값을 갖더라도, 상기 nMOS 트랜지스터(N1)가 포화영역에서 동작하기 때문이다. 여기에서, 상기 nMOS 트랜지스터(N1)의 게이트에 상기 내부 전압(VDD) 보다 낮은 전압 레벨의 인에이블 신호(ENVG0∼ENVG6)가 입력되므로, 상기 nMOS 트랜지스터(N1)가 포화영역에서 동작하게 된다.
한편, 상기 복수의 바이어스 회로들(51∼57) 각각은 전송 게이트(61)와 nMOS 트랜지스터(N11)로 구현된다. 상기 nMOS 트랜지스터(N11)의 드레인은 상기 전송 게이트(61)의 출력단에 연결되고, 소스는 그라운드 전압(VSS)에 연결된다. 상기 전송 게이트(61)와 상기 nMOS 트랜지스터(N11)의 게이트에는 상기 전류 제어 신호(CC0∼CC6)가 입력된다. 상기 전송 게이트(61)는 상기 전류 제어 신호(CC0∼CC6)에 의해 턴 온 또는 턴 오프 제어된다. 상기 전송 게이트(61)는 소정의 게이트 전압(Vg)을 수신하고, 턴 온될 때 상기 게이트 전압(Vg)을 상기 인에이블 신호(ENVG0∼ENVG6)로서 출력단으로 출력한다.
상기 nMOS 트랜지스터(N11) 역시 상기 전류 제어 신호(CC0∼CC6)에 의해 턴 온 또는 턴 오프 제어된다. 상기 nMOS 트랜지스터(N11)는 상기 전송 게이트(61)가 턴 오프될 때 턴 온되어 상기 그라운드 전압을 상기 인에이블 신호(ENVG0∼ENVG6)로서 드레인 단자로 출력한다. 그 결과, 상기 인에이블 신호(ENVG0∼ENVG6)의 전압은 상기 전류 제어 신호(CC0∼CC6)에 따라 상기 게이트 전압(Vg) 레벨로 되거나 또는 상기 그라운드 전압(VSS) 레벨로 된다.
따라서, 상기 복수의 드라이버 세그먼트들(41∼47)의 상기 nMOS 트랜지스터들(N1)은 상기 인에이블 신호(ENVG0∼ENVG6)의 전압 레벨에 따라 턴 온되거나 또는 턴 오프된다.
상기 전류모드 출력드라이버(30)는 온도나 전압의 변동에 무관하게 상기 전송 라인(20)의 채널 임피던스 조건을 만족시켜야 하므로 일정한 값의 출력 전류(Iout)를 흘려야 한다. 따라서, 상기 전류모드 출력드라이버(30)는 지속적으로 상기 출력 전류(Iout)를 체크하여 일정한 전류 값으로 조절한다. 일반적으로, RDRAM의 경우 상기 전류모드 출력드라이버(30)는 28.57㎃의 출력 전류(Iout)를 흘려야 하며, 상기 출력 전류(Iout)에 의해 상기 출력 전압(Vout)이 1.8V에서 1.0V로 천이된다. 상기 전류모드 출력드라이버(30)는 상기 출력 전압(Vout)이 1.0V 보다 높은지 낮은지 여부를 체크하여 상기 출력 전류(Iout)의 크기를 조절한다.
상기 출력 전류(Iout)의 크기는 상기 전류 제어 신호(CC0∼CC6)에 의해 조절된다. 이를 좀 더 상세히 설명하면, 상기 출력 전압(Vout)이 1.0V 보다 높은 경우, 상기 출력 전류(Iout)가 28.57㎃ 보다 작은 것이므로, 상기 전류 제어 신호(CC0∼CC6)의 값을 1비트 증가시킬 필요가 있다. 반대로, 상기 출력 전압(Vout)이 1.0V 보다 낮은 경우, 상기 출력 전류(Iout)가 28.57㎃ 보다 큰 것이므로, 상기 전류 제어 신호(CC0∼CC6)의 값을 1비트 감소시킬 필요가 있다.
상기 전류 제어 신호(CC0∼CC6)의 값이 변화됨에 따라, 상기 인에이블 신호(ENVG0∼ENVG6)의 전압 레벨이 변화되어, 턴 온되는 상기 드라이버 세그먼트들(41∼47)의 수가 조절된다. 그 결과, 상기 출력 전류(Iout)의 크기가 조절된다.
최근의 RDRAM의 경우 전류 제어 신호는 7비트로 구성되며, 상기 전류 제어 신호에 의해 27(즉, 128) 단계의 전류가 생성된다. 예를 들어, 상기 전류 제어 신호가 '1001011'인 것으로 가정하면, 상기 인에이블 신호들(ENVG6, ENVG3, ENVG1, ENVG0)만이 상기 게이트 전압(Vg) 레벨로 되고, 나머지 상기 인에이블 신호들(ENVG2, ENVG4, ENVG5)은 그라운드 전압(VSS) 레벨로 된다.
그 결과, 26:25:24:23:22:21:2 0의 비율로 나뉘어진 7개의 드라이버 세그먼트들(41∼47) 중에서 26, 23, 21, 20에 해당하는 드라이버 세그먼트들(47, 44, 42,41)만이 턴 온되어, 상기 데이터(DATA)를 출력한다. 결과적으로, 127개의 전체 드라이버들 중에서 75개의 드라이버들만이 턴 온된다.
상기와 같이 온/오프되는 드라이버 세그먼트들(41∼47)의 수를 변경시켜 출력 전류(Iout)의 크기를 조절하는 방식에서, 출력 전류(Iout)는 도 3에 도시된 것과 같이 상기 전류 제어 신호(CC0∼CC6)의 값에 비례한다.
도 3은 전류 제어 신호의 값과 출력전류의 관계를 나타내는 그래프이다. 도 3에서, A∼C는 전류 제어 신호의 비트 수에 따라 구분되는 신호이다. 다시 말하면, C 인 경우 전류 제어 신호의 비트 수는 B 인 경우의 전류 제어 신호의 비트 수 보다 더 크다. 또, B 인 경우 전류 제어 신호의 비트 수는 A 인 경우의 전류 제어 신호의 비트 수 보다 더 크다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 전류 제어 신호의 비트 수가 A 인 경우 7비트, B 인 경우 8비트, C 인 경우 9비트로 될 수 있다. A에서 C로 갈 수록 출력 전류(Iout)의 레졸루션(resolution)이 증가된다. 도 3에서, 하나의 드라이버에 의해 조절되는 전류의 크기는 Itotal/127이며, 이것이 출력 전류(Iout)의 레졸루션에 해당된다. 즉, 하나의 드라이버가 턴 온되거나 또는 턴 오프됨에 따라 출력 전류(Iout)의 크기는 Itotal/127 만큼 가변된다. 도 3에서, A∼C에 대한 출력 전류(Iout)의 레졸루션은 각각 Itotal3/127, Itotal2/127, I total1/127이다.
그러나, 상기와 같은 종래의 전류모드 출력드라이버(30)는 도 2에 도시된 것과 같이, 복수의 드라이버 세그먼트들(41∼47) 각각에 대해 인에이블 신호(ENVG0∼ENVG6)를 공급하기 위한 신호 라인과 바이어스 회로(61)를 구비해야 한다. 또, 하나의 메모리 장치내에 상기 전류모드 출력드라이버(30)의 수는 데이터 입출력핀의 수와 동일하게 구비되므로, 상기 인에이블 신호(ENVG0∼ENVG6) 개수만큼의 신호 라인들이 복수의 전류모드 출력드라이버들의 드라이버 세그먼트들 모두에 배선되어야 한다.
또, 상기 신호 라인들은 소정의 간격을 유지하도록 배선되어야 하고, 상기 신호 라인에는 정교한 아날로그 전압의 상기 인에이블 신호(ENVG0∼ENVG6)를 제공하기 위해 비교적 큰 크기의 캐패시터들이 연결되어야 하므로, 회로 설계에 어려움이 있다.
상기와 같이, 종래의 전류모드 출력드라이버(30)는 상기 인에이블 신호(ENVG0∼ENVG6) 개수만큼의 신호 라인들과 바이어스 회로를 구비하므로, 반도체 칩내에서 매우 큰 면적을 차지하는 문제점이 있다.
또, 출력 전류(Iout)의 레졸루션을 증가시키기 위해 전류 제어 신호의 비트수를 증가시킬 경우, 상기 전류모드 출력드라이버(30)는 추가의 신호 라인들과 바이어스 회로들, 및 드라이버 세그먼트들을 구비해야 하므로, 그 점유 면적이 증가되는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 게이트 전압을 가변시켜 출력전류의 크기를 조절하는 전류모드 출력드라이버 및 이에 대한 출력전류 조절방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버는, 메모리 코어로부터 독출된 데이터를 전송 라인으로 출력하는 전류모드 출력드라이버에 있어서, 게이트 전압 조절회로, 바이어스 회로, 및 드라이버 회로를 구비하는 것을 특징으로 한다. 게이트 전압 조절회로는 전류 제어 신호에 응답하여 소정 레벨의 게이트 전압을 발생한다. 바이어스 회로는 액티브 모드에서 게이트 전압을 제1 인에이블 신호로서 출력하고, 스탠바이 모드에서 그라운드 전압을 제2 인에이블 신호로서 출력한다. 드라이버 회로는 제1 인에이블 신호에 응답하여 소정의 출력 전류를 구동하고, 데이터 값에 따라 전송 라인으로 소정의 출력 전압을 출력하고, 제2 인에이블 신호에 응답하여 동작을 정지한다. 게이트 전압 조절회로는 전류 제어 신호의 값에 따라 게이트 전압 레벨을 가변시켜 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 게이트 전압을 이용하여 출력전류를 조절하는 방법은, 전류 제어 신호의 값에 따라 게이트 전압의 레벨을 가변시켜 출력하는 게이트 전압 조절 회로와, 액티브 모드에서 상기 게이트 전압을 제1 인에이블 신호로서 출력하고 스탠바이 모드에서 그라운드 전압을 제2 인에이블 신호로서 출력하는 바이어스 회로, 및 상기 제1 인에이블 신호에 응답하여 소정의 출력 전류를 구동하고, 상기 제2 인에이블 신호에 응답하여 동작을 정지하는 드라이버 회로를 구비하는 전류모드 출력드라이버의 출력전류 조절방법에 있어서,
(a) 상기 액티브 모드에서, 상기 전류 제어 신호의 값이 증가될 때, 상기 게이트 전압 조절회로가 상기 게이트 전압의 레벨을 증가시켜 출력하는 단계;
(b) 상기 게이트 전압의 레벨이 증가됨에 따라 상기 드라이버 회로의 턴 온 저항이 감소되어, 상기 드라이버 회로가 구동하는 상기 출력전류를 증가시키는 단계;
(c) 상기 액티브 모드에서, 상기 전류 제어 신호의 값이 감소될 때, 상기 게이트 전압 조절회로가 상기 게이트 전압의 레벨을 감소시켜 출력하는 단계;
(d) 상기 게이트 전압의 레벨이 감소됨에 따라 상기 드라이버 회로의 턴 온 저항이 증가되어, 상기 드라이버 회로가 구동하는 상기 출력전류를 감소시키는 단계; 및
(e) 상기 스탠바이 모드로 전환될 때까지 상기 (a) 내지 상기 (d) 단계들을 반복 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 전류모드 출력드라이버를 나타내는 회로도이다. 도 4에서, 상기 전류모드 출력드라이버(200)는 전송 라인(100)의 노드(VNODE)에 연결된다. 상기 전류모드 출력드라이버(200)는 드라이버 회로(210)와, 바이어스 회로(220), 및 게이트 전압 조절회로(230)를 포함한다.
상기 드라이버 회로(210)는 병렬 연결되는 복수의 드라이버들(D1∼DM)(M은 2이상의 자연수)을 포함한다. 상기 드라이버 회로(210)에 포함되는 드라이버들의 수는 다양하게 변경될 수 있다. 상기 복수의 드라이버들(D1∼DM) 각각은 두 개의 nMOS 트랜지스터들(N21, N22)로 구현된다.
상기 nMOS 트랜지스터(N21)의 소스는 상기 nMOS 트랜지스터(N22)의 드레인에 연결되고, 드레인은 상기 노드(VNODE)에 연결되고, 게이트에는 소정의 인에이블 신호(ENVG)가 입력된다. 상기 nMOS 트랜지스터(N22)의 소스는 그라운드 전압에 연결되고, 게이트에는 메모리 코어로부터 독출된 데이터(DATA)가 입력된다.
상기 바이어스 회로(220)는 전송 게이트(221)와 nMOS 트랜지스터(N23)로 구현된다. 상기 nMOS 트랜지스터(N23)의 드레인은 상기 전송 게이트(221)의 출력단에 연결되고, 소스는 그라운드 전압에 연결된다. 상기 전송 게이트(221)와 상기 nMOS 트랜지스터(N23)의 게이트에는 소정의 제어 신호(CTL)가 입력된다.
상기 제어 신호(CTL)는 별도의 제어회로(미도시)에 의해 발생되며, 액티브 모드에서 인에이블 되고 스탠바이 모드에서 디세이블 되는 신호이다.
상기 전송 게이트(221)는 소정의 게이트 전압(Vg)을 수신하고, 상기 제어 신호(CTL)가 인에이블 될 때 턴 온되어 상기 게이트 전압(Vg)을 상기 인에이블 신호(ENVG)로서 출력한다. 또, 상기 nMOS 트랜지스터(N23)는 상기 제어 신호(CTL)가 디세이블 될 때 턴 온되어 상기 그라운드 전압을 상기 인에이블 신호(ENVG)로서 드레인 단자에 출력한다.
상기 게이트 전압 조절회로(230)는 소정의 전류 제어 신호(CC)에 응답하여 상기 게이트 전압(Vg) 레벨을 변화시켜 출력한다 상기 전류 제어 신호(CC)는 별도의 제어 회로(미도시)에 의해 발생되며 소정의 비트수들을 포함하는 신호이다. 상기 전류 제어 신호(CC)의 값은 상기 전류모드 출력드라이버(200)의 출력 전류(Iout)의 크기가 가변될 때 변화된다.
도 4를 참고하여, 상기와 같이 구성된 본 발명에 따른 전류모드 출력드라이버(200)의 동작을 설명한다.
먼저, 액티브 모드에서 제어신호(CTL)가 인에이블 되어 바이어스 회로(220)의 전송 게이트(221)가 턴 온된다. 상기 전송 게이트(221)는 소정의 전압 레벨을 갖는 게이트 전압(Vg)을 인에이블 신호(ENVG)로서 출력한다. 상기 드라이버 회로(210)의 복수의 드라이버들(D1∼DM)은 상기 인에이블 신호(ENVG)에 응답하여 턴 온되고, 메모리 코어로부터 독출되는 데이터(DATA) 값에 따라 노드(VNODE)에 소정의 출력 전압(Vout)을 발생한다.
이 때, 출력 전압(Vout)이 소정의 전압 레벨 보다 높을 때, 전류 제어 신호(CC)의 값이 1비트 증가된다. 게이트 전압 조절회로(230)는 상기 전류 제어 신호(CC)에 응답하여 상기 게이트 전압(Vg) 레벨을 증가시켜 출력한다. 여기에서, 상기 게이트 전압 조절회로(230)의 구체적인 구성 및 동작 설명은 도 5 내지 도 8을 참고하여 상세히 후술된다.
상기 게이트 전압(Vg)의 레벨이 증가됨에 따라, 상기 인에이블 신호(ENVG)의 전압 레벨도 증가된다. 상기 인에이블 신호(ENVG)의 전압 레벨이 증가됨에 따라 상기 복수의 드라이버들(D1∼DM) 각각의 nMOS 트랜지스터(N21)의 턴 온 저항이 감소된다. 그 결과, 상기 복수의 드라이버들(D1∼DM)을 통하여 흐르는 전류의 크기가 증가되어 상기 출력 전류(Iout)의 크기가 증가하게 된다.
반대로, 상기 출력 전압(Vout)이 소정의 전압 레벨 보다 낮을 때, 전류 제어 신호(CC)의 값이 1비트 감소된다. 상기 게이트 전압 조절회로(230)는 상기 전류 제어 신호(CC)에 응답하여 상기 게이트 전압(Vg) 레벨을 감소시켜 출력한다. 상기 게이트 전압(Vg) 레벨이 감소됨에 따라, 상기 인에이블 신호(ENVG)의 전압 레벨도 감소된다. 상기 인에이블 신호(ENVG)의 전압 레벨이 감소됨에 따라 상기 복수의 드라이버들(D1∼DM) 각각의 nMOS 트랜지스터(N21)의 턴 온 저항이 증가된다. 그 결과, 상기 복수의 드라이버들(D1∼DM)을 통하여 흐르는 전류의 크기가 감소되어 상기 출력 전류(Iout)의 크기가 감소하게 된다.
여기에서, 도 8을 참고하면, 상기 출력 전류(Iout)는 상기 게이트 전압(Vg)에 비례하는 것을 알 수 있다. 도 8에서 Vt는 상기 nMOS 트랜지스터(N21)의 문턱 전압을 나타내고, Vgd는 상기 게이트 전압(Vg)의 최하한 레벨을 나타내고, Vgu는 상기 게이트 전압(Vg)의 최상한 레벨을 나타낸다. 도 8에서, Ic는 이상적인 출력 전류(Iout)의 크기를 나타내고, 이 때의 상기 인에이블 신호(ENVG)의 전압 레벨이 상기 게이트 전압(Vgd)과 상기 게이트 전압(Vgu)내에 존재하게 된다.
다음으로, 스탠바이 모드로 전환되면, 상기 제어신호(CTL)가 디세이블 된다. 상기 제어신호(CTL)에 응답하여 상기 바이어스 회로(220)의 상기 전송 게이트(221)가 턴 오프되고, nMOS 트랜지스터(N23)가 턴 온되어, 그라운드 전압 레벨의 상기 인에이블 신호(ENVG)를 드레인에 출력한다. 상기 인에이블 신호(ENVG)에 응답하여 상기 복수의 드라이버들(D1∼DM)이 턴 오프되어 상기 데이터(DATA)의 출력 동작을 정지한다.
상기와 같이, 본 발명에 따른 전류모드 출력드라이버(200)는 게이트 전압(Vg)의 레벨을 변화시켜 출력 전류(Iout)의 크기를 조절한다. 따라서, 본 발명에 따른 전류모드 출력드라이버(200)는 드라이버 회로(210)에 상기 인에이블 신호(ENVG)를 공급하는 하나의 신호 라인과 하나의 바이어스 회로만을 구비하면 된다.
또, 본 발명에 따른 전류모드 출력드라이버(200)는 드라이버 회로(210)에 포함되는 드라이버들(D1∼DM)을 전류 제어 신호의 비트 단위로 구분하지 않아도 된다. 그 결과, 상기 드라이버 회로(210)에 포함되는 드라이버들(D1∼DM)의 수는 필요에 따라 다양하게 변경될 수 있다.
도 5는 본 발명의 일실시예에 따른 게이트 전압 조절회로를 상세히 나타내는 도면이다.
도 5에서, 게이트 전압 조절회로(231)는 복수의 저항들(R0∼R5)과 복수의 스위칭 회로들(N31∼N35)을 구비한다. 상기 복수의 저항들(R0∼R5)은 직렬 연결되고, 상기 저항(R5)의 한 쪽 단자는 노드(NOUT)에 연결되고, 상기 저항(R0)의 한 쪽 단자는 그라운드 전압(VSS)에 연결된다. 여기에서, 상기 복수의 저항들(R0∼R5)의 저항 값은 서로 다르거나 또는 동일할 수 있다. 또, 상기 저항들(R1∼R5)은 상기 저항(R0) 값의 소정 배수의 저항 값을 가질 수 있고, 상기 저항(R1, R2, R3, R5)의 순서대로 그 배수가 점차 증가된 저항 값을 가질 수 있다.
상기 복수의 스위칭 회로들(N31∼N35)은 상기 복수의 저항들(R0∼R5) 각각의 양단에 병렬 연결된다. 여기에서, 상기 복수의 스위칭 회로들(N31∼N35) 각각은 nMOS 트랜지스터로 구현될 수 있다. 도 5에서는 설명의 편의상 상기 복수의 스위칭 회로들(N31∼N35)이 nMOS 트랜지스터로 구현된 경우를 예를 들어 설명하기로 한다.
도 5에서, 상기 nMOS 트랜지스터들(N31∼N35) 각각의 드레인과 소스는 상기 복수의 저항들(R1∼R5) 각각의 양단에 병렬 연결되고, 게이트에는 전류 제어 신호의 상보 신호(CC4B∼CC0B)가 입력된다. 상기 nMOS 트랜지스터들(N31∼N35)은 상기 전류 제어 신호의 상보 신호(CC4B∼CC0B)에 응답하여 턴 온 또는 턴 오프 제어된다.
상기 노드(NOUT)에는 소정 값의 전류(Ir)가 유입되고, 상기 nMOS 트랜지스터들(N31∼N35)이 턴 온 또는 턴 오프됨에 따라 결정되는 저항 값에 의해 상기 노드(NOUT)에서 출력되는 게이트 전압(Vg)의 레벨이 변화된다.
도 5에서, 상기 저항(R0)은 상기 nMOS 트랜지스터들(N31∼N35)이 모두 턴 온될 때, 상기 노드(NOUT)에 최소한의 게이트 전압(Vg)을 발생시키기 위한 저항이다.
다음으로, 도 5를 참고하여 상기와 같이 구성된 게이트 전압 조절회로(231)의 동작을 설명한다.
먼저, 예를 들어, 전류 제어 신호(CC4∼CC0)가 '00000'일 때, nMOS 트랜지스터들(N31∼N35)은 모두 턴 오프되고, 상기 노드(NOUT)에는 상기 전류(Ir)와 상기 저항(R0)에 의해 발생된 게이트 전압(Vg)이 출력된다.
또, 예를 들어, 상기 전류 제어 신호(CC4∼CC0)가 '01011'일 때, 상기 nMOS 트랜지스터들(N35, N33)만이 턴 온되고, 상기 nMOS 트랜지스터들(N34, N32, N31)은 턴 오프된다. 그 결과, 상기 노드(NOUT)에는 상기 전류(Ir)와 상기 저항들(R0∼R2, R4)에 의해 발생된 게이트 전압(Vg)이 출력된다.
상기와 같이, 게이트 전압(Vg)의 레벨은 상기 전류 제어 신호(CC4∼CC0)의 값이 변경됨에 따라 조절될 수 있다. 도 7을 참고하면, 게이트 전압(Vg)은 전류 제어 신호의 값에 비례하는 것을 알 수 있다. 도 7에서 Vgd는 상기 게이트 전압(Vg)의 최하한 레벨을 나타내고, Vgu는 상기 게이트 전압(Vg)의 최상한 레벨을 나타낸다. 여기에서, 상기 전류 제어 신호(CC4∼CC0)가 '00000'일 때, 상기 전류(Ir)와 상기 저항(R0)에 의해 발생된 상기 게이트 전압(Vg)이 최하한 레벨(Vgu)로 된다.
전류모드 출력드라이버(도 4의 200참고)의 출력 전압(Vout)이 소정의 전압 레벨 보다 높을 때, 상기 전류 제어 신호(CC4∼CC0)의 값이 증가된다. 상기 전류 제어 신호(CC4∼CC0)의 값이 증가될 때, 상기 게이트 전압 조절회로(231)는 상기 전류(Ir)가 통과하는 저항의 크기를 증가시킨다. 그 결과, 상기 게이트 전압 조절회로(231)에서 출력되는 상기 게이트 전압(Vg)의 레벨이 증가된다.
또, 상기 전류모드 출력드라이버(200)의 출력 전압(Vout)이 소정의 전압 레벨 보다 낮을 때, 상기 전류 제어 신호(CC4∼CC0)의 값이 감소된다. 상기 전류 제어 신호(CC4∼CC0)의 값이 감소될 때, 상기 게이트 전압 조절회로(231)는 상기 전류(Ir)가 통과하는 저항의 크기를 감소시켜 상기 게이트 전압(Vg)의 레벨을 감소시켜 출력한다.
도 5에서, 복수의 저항들(R0∼R5)과 복수의 nMOS 트랜지스터들(N31∼N35)을 예를 들어 설명하였지만, 상기 게이트 전압 조절회로(231)에 포함되는 저항과 nMOS 트랜지스터의 수는 다양하게 변경될 수 있다. 이를 좀 더 상세히 설명하면, 상기 게이트 전압 조절회로(231)는 전류 제어 신호의 비트수와 동일한 수의 저항과 nMOS 트랜지스터를 포함한다.
상기 게이트 전압 조절회로(231)에 포함되는 저항과 nMOS 트랜지스터의 수가 증가될 수록 전류모드 출력드라이버(도 4의 200참고)의 출력 전류(Iout)의 레졸루션이 증가된다.
따라서, 본 발명에 따른 전류모드 출력드라이버는 게이트 전압 조절회로에 스위칭 회로와 저항만을 추가하는 것만으로 출력 전류의 레졸루션을 증가시킬 수 있기 때문에, 전류모드 출력드라이버의 점유 면적이 감소되고 설계가 용이해지는 장점이 있다.
도 6은 본 발명의 다른 실시예에 따른 게이트 전압 조절회로를 상세히 나타내는 도면이다.
도 6에서, 게이트 전압 조절회로(232)는 기준 전류원 회로(240), 제1 전류원 회로(250), 추가 전류원 회로(260), 및 저항(R0)을 구비한다.
상기 기준 전류원 회로(240)는 소정의 기준 전류(Ir)를 발생시킨다. 상기 기준 전류원 회로(240)는 pMOS 트랜지스터(P40)와 저항(R1)으로 구현될 수 있다. 상기 pMOS 트랜지스터(P40)의 소스는 내부전압(VDD)에 연결되고, 게이트와 드레인은 상기 저항(R1)의 한 쪽 단자에 연결되고, 상기 저항(R1)의 다른 쪽 단자는 그라운드 전압(VSS)에 연결된다.
상기 제1 전류원 회로(250)는 상기 기준 전류원 회로(240)와 전류미러를 형성하고, 제1 전류(I0)를 발생하여 노드(NOUT)에 출력한다. 상기 제1 전류원 회로(250)는 pMOS 트랜지스터(P41)와 nMOS 트랜지스터(N41)를 구비한다.
상기 추가 전류원 회로(260)는 상기 제1 전류원 회로(250)에 병렬 연결되고, 상기 기준 전류원 회로(240)와 전류미러를 형성한다. 상기 추가 전류원 회로(260)는 제1 내지 제2 추가 전류원 회로들(261∼264)을 포함하고, 상기 제1 내지 제2 추가 전류원 회로들(261∼264)은 소정의 전류 제어 신호(CC3∼CC0)에 응답하여 소정의 추가 전류들(I4∼I1)을 발생시켜 상기 노드(NOUT)에 출력한다.
상기 제1 내지 제2 추가 전류원 회로들(261∼264)은 전류원으로서 동작하는 pMOS 트랜지스터들(P45∼P42)과 스위칭 회로로서 동작하는 nMOS 트랜지스터들(N45∼N42)로 구현된다.
상기 저항(R0)의 한 쪽 단자는 상기 노드(NOUT)에 연결되고, 다른 쪽 단자는 그라운드 전압(VSS)에 연결된다.
상기 저항(R0)은 상기 노드(NOUT)로 유입되는 전체 전류(It)를 통과시켜 상기 노드(NOUT)에 소정 레벨의 게이트 전압(Vg)을 발생시킨다. 여기에서, 상기 전체 전류(It)는 상기 제1 전류(I0)와 상기 추가 전류들(I4∼I1)의 합이다.
상기 pMOS 트랜지스터들(P45∼P41)과 상기 nMOS 트랜지스터들(N45∼N41)의 구성을 좀 더 상세히 설명하면 다음과 같다.
상기 pMOS 트랜지스터들(P45∼P41)의 소스는 상기 내부전압(VDD)에 연결되고, 게이트들은 상기 pMOS 트랜지스터(P40)의 게이트와 함께 상기 저항(R1)의 한 쪽 단자에 연결된다. 상기 pMOS 트랜지스터들(P45∼P41) 각각의 드레인은 상기 nMOS 트랜지스터들(N45∼N41) 각각의 드레인에 연결된다.
상기 nMOS 트랜지스터들(N45∼N42) 각각의 게이트에는 상기 전류 제어 신호(CC3∼CC0)가 입력되고, 소스는 상기 노드(NOUT)에 연결된다. 상기 nMOS 트랜지스터(N41)의 게이트에는 소정의 기준 전압(VREF)이 입력되고, 소스는 상기 노드(NOUT)에 연결된다. 여기에서, 상기 기준 전압(VREF)은 상기 게이트 전압 조절회로(232)가 동작될 때, 상기 nMOS 트랜지스터(N41)를 항상 턴 온 상태로 유지시킨다.
여기에서, 상기 nMOS 트랜지스터(N41)가 턴 온될 때, 상기 pMOS 트랜지스터(P41), 상기 nMOS 트랜지스터(N41), 및 상기 저항(RO)을 통하여 소정의 전류(I0)가 흐르며, 상기 노드(NOUT)에 상기 전류(IO)와 상기 저항(RO)에 의해 발생된 게이트 전압(Vg)이 발생된다.
상기 pMOS 트랜지스터(P41)와 상기 nMOS 트랜지스터(N41)는 상기 nMOS 트랜지스터들(N45∼N42)이 모두 턴 오프 상태일 때, 상기 노드(NOUT)에 최소한의 게이트 전압(Vg)을 발생시키기 위해 배치된다.
상기 nMOS 트랜지스터들(N45∼N42)은 상기 전류 제어 신호(CC3∼CC0)에 응답하여 턴 온 또는 턴 오프 제어된다. 상기 pMOS 트랜지스터들(P45∼P42)은 서로 다른 전류 구동 능력을 가지며, 상기 nMOS 트랜지스터들(N45∼N42)이 턴 온될 때, 서로 다른 크기의 상기 추가 전류들(I4∼I1)을 구동한다.
여기에서, 상기 추가 전류들(I4∼I1)은 상기 기준 전류(Ir)의 크기에 대해 소정 배수로 증가된다. 상기 기준 전류(Ir)와 상기 추가 전류들(I4∼I1)의 관계를 예를 들어 설명하면, 상기 추가 전류(I4)의 크기는 상기 기준 전류(Ir)의 8배로 설정될 수 있고, 상기 추가 전류(I3)는 상기 기준 전류(Ir)의 4배로 설정될 수 있다.
또, 상기 추가 전류(I2)는 상기 기준 전류(Ir)의 2배로 설정될 수 있고, 상기 추가 전류(I1)는 상기 기준 전류(Ir)의 1배로 설정될 수 있다. 여기에서, 상기 기준 전류(Ir)에 대한 상기 추가 전류들(I4∼I1)의 배수는 필요에 따라 다양하게 설정될 수 있다.
결국, 턴 온되는 상기 nMOS 트랜지스터들(N45∼N42)의 수가 증가될 수록, 상기 노드(NOUT)로 유입되는 전체 전류(It)의 크기가 증가되어 상기 노드(NOUT)에서 발생되는 상기 게이트 전압(Vg)의 레벨이 증가된다. 반대로, 턴 오프되는 상기 nMOS 트랜지스터들(N45∼N42)의 수가 증가될 수록, 상기 노드(NOUT)로 유입되는 전체 전류(It)의 크기가 감소된다. 그 결과, 상기 노드(NOUT)에서 발생되는 상기 게이트 전압(Vg)의 레벨이 감소된다.
상기와 같이 구성된 게이트 전압 조절회로(232)의 동작을 도 6을 참고하여 설명하면 다음과 같다.
먼저, 예를 들어, 전류 제어 신호(CC3∼CC0)가 '0000'일 때, 추가 전류원 회로(260)의 nMOS 트랜지스터들(N45∼N42)은 모두 턴 오프된다. 한편, 기준 전압(VREF)에 응답하여 제1 전류원 회로(250)의 nMOS 트랜지스터(N41)가 턴 온되어, 제1 전류(I0)가 노드(NOUT)로 유입된다. 이 때, 전체 전류(It)는 상기 제1 전류(IO)로 되고, 상기 노드(NOUT)에는 상기 제1 전류(IO)와 저항(RO)에 의해 발생된 게이트 전압(Vg)이 출력된다.
또, 예를 들어, 상기 전류 제어 신호(CC3∼CC0)가 '0011'일 때, 상기 추가 전류원 회로(260)의 상기 nMOS 트랜지스터들(N43, N42)만이 턴 온되고, 상기 nMOS 트랜지스터들(N45, N44)은 턴 오프된다. 그 결과, 상기 노드(NOUT)에는 상기 제1 전류(IO)와 추가 전류들(I1∼I2)이 유입되어 상기 전체 전류(It)의 크기가 증가된다. 상기 전체 전류(It)의 크기가 증가됨에 따라, 상기 노드(NOUT)에서 발생되는 상기 게이트 전압(Vg)의 레벨이 증가된다.
상기와 같이, 게이트 전압(Vg)의 레벨은 상기 전류 제어 신호(CC3∼CC0)의 값이 변경됨에 따라 조절될 수 있다.
전류모드 출력드라이버(도 4의 200참고)의 출력 전압(Vout)이 소정의 전압 레벨 보다 높을 때, 상기 전류 제어 신호(CC3∼CC0)의 값이 증가된다. 상기 전류 제어 신호(CC3∼CC0)의 값이 증가될 때, 상기 게이트 전압 조절회로(232)는 상기 저항(R0)으로 흐르는 상기 전체 전류(It)의 크기를 증가시킨다. 그 결과 상기 게이트 전압 조절회로(232)에서 출력되는 상기 게이트 전압(Vg)의 레벨이 증가된다.
또, 상기 전류모드 출력드라이버(200)의 출력 전압(Vout)이 소정의 전압 레벨 보다 낮을 때, 상기 전류 제어 신호(CC3∼CC0)의 값이 감소된다. 상기 전류 제어 신호(CC3∼CC0)의 값이 감소될 때, 상기 게이트 전압 조절회로(232)는 상기 저항(R0)으로 흐르는 상기 전체 전류(It)의 크기를 증가시켜 상기 게이트 전압(Vg)의 레벨을 감소시켜 출력한다.
도 6에서, 상기 게이트 전압 조절회로(232)가 제1 내지 제4 추가 전류원 회로들(261∼264)을 포함하는 것을 예를 들어 설명하였지만, 상기 추가 전류원 회로의 수는 다양하게 변경될 수 있다. 이를 좀 더 상세히 설명하면, 상기 게이트 전압 조절회로(232)는 전류 제어 신호의 비트수와 동일한 수의 추가 전류원 회로를 포함한다.
상기 게이트 전압 조절회로(232)에 포함되는 추가 전류원 회로의 수가 증가될수록 전류모드 출력드라이버(도 4의 200참고)의 출력 전류(Iout)의 레졸루션이 증가된다.
따라서, 본 발명에 따른 전류모드 출력드라이버는 게이트 전압 조절회로에 추가 전류원 회로를 추가하는 것만으로 출력 전류의 레졸루션을 증가시킬 수 있기 때문에, 전류모드 출력드라이버의 점유 면적이 감소되고 설계가 용이해지는 장점이 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명의 전류모드 출력드라이버 및 이에 대한 출력전류 조절방법에 의하면, 출력 전류의 레졸루션을 용이하게 증가시킬 수 있다.
또, 본 발명의 전류모드 출력드라이버 및 이에 대한 출력전류 조절방법에 의하면, 전류모드 출력드라이버의 점유 면적이 감소되어 설계가 용이하다.
도 1은 일반적인 램버스 디램과 칩셋의 연결 상태를 나타내는 도면이다.
도 2는 종래기술에 따른 전류모드 출력드라이버를 나타내는 회로도이다.
도 3은 전류 제어 신호의 값과 출력전류의 관계를 나타내는 그래프이다.
도 4는 본 발명의 일실시예에 따른 전류모드 출력드라이버를 나타내는 회로도이다.
도 5는 본 발명의 일실시예에 따른 게이트 전압 조절회로를 상세히 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 게이트 전압 조절회로를 상세히 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따른 전류모드 출력드라이버에서 전류 제어 신호의 값과 게이트 전압의 관계를 나타내는 그래프이다.
도 8은 본 발명의 일실시예에 따른 전류모드 출력드라이버에서 게이트 전압과 출력전류의 관계를 나타내는 그래프이다.

Claims (11)

  1. 메모리 코어로부터 독출된 데이터를 전송 라인으로 출력하는 전류모드 출력드라이버에 있어서,
    전류 제어 신호에 응답하여 소정 레벨의 게이트 전압을 발생하는 게이트 전압 조절회로;
    액티브 모드에서 상기 게이트 전압을 제1 인에이블 신호로서 출력하고, 스탠바이 모드에서 그라운드 전압을 제2 인에이블 신호로서 출력하는 바이어스 회로; 및
    상기 제1 인에이블 신호에 응답하여 소정의 출력 전류를 구동하고, 상기 데이터 값에 따라 상기 전송 라인으로 소정의 출력 전압을 출력하고, 상기 제2 인에이블 신호에 응답하여 동작을 정지하는 드라이버 회로를 구비하고,
    상기 게이트 전압 조절회로는 상기 전류 제어 신호의 값에 따라 상기 게이트 전압 레벨을 가변시켜 출력하고,
    상기 드라이버 회로는 상기 제1 인에이블 신호의 값에 따라 상기 드라이버 회로의 저항값이 변화하고, 상기 저항값에 따라 상기 출력 전류를 가변시켜 구동하는 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  2. 제1항에 있어서, 상기 드라이버 회로는,
    두 개의 nMOS 트랜지스터들을 각각 포함하는 복수의 스택형 드라이버들을 구비하는 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  3. 제1항에 있어서,
    상기 전류 제어 신호는 소정의 비트들을 포함하고, 상기 출력 전압이 소정의 전압 레벨 보다 높을 때 그 비트 값이 증가되고, 상기 출력 전압이 소정의 전압 레벨 보다 낮을 때 그 비트 값이 감소되는 신호이고,
    상기 게이트 전압 조절회로는 상기 전류 제어 신호의 비트 값이 증가될 수록 상기 게이트 전압 레벨을 증가시키고, 상기 전류 제어 신호의 비트 값이 감소될 수록 상기 게이트 전압 레벨을 감소시키는 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  4. 제3항에 있어서, 상기 게이트 전압 조절회로는,
    기준 저항 값을 가지며, 소정 크기의 기준 전류를 통과시켜 출력 노드에 최소 레벨의 상기 게이트 전압을 발생시키는 기준 저항;
    상기 출력 노드와 상기 기준 저항 사이에 직렬 연결되고, 소정의 저항 값들을 갖는 복수의 저항들; 및
    상기 복수의 저항들 각각의 양단에 연결되고, 상기 전류 제어 신호에 응답하여 스위칭 온/오프 제어되는 복수의 스위칭 회로들을 구비하고,
    상기 복수의 저항들은 상기 스위칭 회로가 오프될 때, 상기 기준 전류를 통과시켜 상기 게이트 전압의 레벨을 증가시키는 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  5. 제4항에 있어서, 상기 게이트 전압 조절회로는,
    상기 전류 제어 신호의 비트수와 동일한 수의 상기 저항 및 상기 스위칭 회로를 구비하는 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  6. 제3항에 있어서, 상기 복수의 스위칭 회로들은,
    상기 복수의 저항들 각각의 양단에 드레인과 소스가 연결되고, 게이트에 상기 전류 제어 신호가 입력되는 nMOS 트랜지스터들인 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  7. 제3항에 있어서, 상기 게이트 전압 조절회로는,
    소정의 기준 전류를 발생시키는 기준 전류원 회로;
    상기 기준 전류원 회로와 전류미러를 형성하고, 소정의 제1 전류를 발생하여 출력 노드에 출력하는 제1 전류원 회로;
    상기 제1 전류원 회로에 병렬 연결되고, 상기 기준 전류원 회로와 전류미러를 형성하고, 상기 전류 제어 신호에 응답하여 소정의 추가 전류를 발생시켜 상기 출력 노드에 출력하는 추가 전류원 회로; 및
    상기 출력 노드로 유입되는 전체 전류를 통과시켜 상기 출력 노드에 소정 레벨의 게이트 전압을 발생시키는 저항을 구비하고,
    상기 전체 전류는 상기 제1 전류와 상기 추가 전류의 합인 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  8. 제7항에 있어서, 상기 추가 전류원 회로는,
    상기 기준 전류의 소정 배수로 증가되는 복수의 추가 전류들을 발생하는 복수의 추가 전류원들; 및
    상기 전류 제어 신호에 응답하여 스위칭 온/오프 제어되고, 스위칭 온될 때 상기 추가 전류들을 상기 출력 노드로 출력하는 복수의 스위칭 회로들을 구비하는 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  9. 제8항에 있어서,
    상기 추가 전류원들은 상기 복수의 추가 전류들을 구동하는 pMOS 트래지스터들이고,
    상기 복수의 스위칭 회로들 각각은 상기 pMOS 트랜지스터들의 드레인에 드레인이 연결되고, 소스가 상기 출력 노드에 연결되고, 게이트에 상기 전류 제어 신호가 입력되는 nMOS 트랜지스터인 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  10. 제8항에 있어서, 상기 게이트 전압 조절회로는,
    상기 전류 제어 신호의 비트수와 동일한 수의 상기 추가 전류원 및 상기 스위칭 회로를 구비하는 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 전류모드 출력드라이버.
  11. 전류 제어 신호의 값에 따라 게이트 전압의 레벨을 가변시켜 출력하는 게이트 전압 조절 회로와, 액티브 모드에서 상기 게이트 전압을 제1 인에이블 신호로서 출력하고 스탠바이 모드에서 그라운드 전압을 제2 인에이블 신호로서 출력하는 바이어스 회로, 및 상기 제1 인에이블 신호에 응답하여 소정의 출력 전류를 구동하고, 상기 제2 인에이블 신호에 응답하여 동작을 정지하는 드라이버 회로를 구비하는 전류모드 출력드라이버의 출력전류 조절방법에 있어서,
    (a) 상기 액티브 모드에서, 상기 전류 제어 신호의 값이 증가될 때, 상기 게이트 전압 조절회로가 상기 게이트 전압의 레벨을 증가시켜 출력하는 단계;
    (b) 상기 게이트 전압의 레벨이 증가됨에 따라 상기 드라이버 회로의 턴 온 저항이 감소되어, 상기 드라이버 회로가 구동하는 상기 출력전류를 증가시키는 단계;
    (c) 상기 액티브 모드에서, 상기 전류 제어 신호의 값이 감소될 때, 상기 게이트 전압 조절회로가 상기 게이트 전압의 레벨을 감소시켜 출력하는 단계;
    (d) 상기 게이트 전압의 레벨이 감소됨에 따라 상기 드라이버 회로의 턴 온 저항이 증가되어, 상기 드라이버 회로가 구동하는 상기 출력전류를 감소시키는 단계; 및
    (e) 상기 스탠바이 모드로 전환될 때까지 상기 (a) 내지 상기 (d) 단계들을 반복 수행하는 단계를 포함하는 것을 특징으로 하는 게이트 전압을 이용하여 출력전류를 조절하는 방법.
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