CN1574089A - 电流模式输出驱动器 - Google Patents

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Abstract

一种利用栅极电压控制输出电流的电流模式输出驱动器及输出电流控制的方法。该驱动器将从存储器中心部分读取的数据输出到传输线，包括栅极电压控制电路、偏压电路和驱动电路。该栅极电压控制电路响应电流控制信号产生一预定栅极电压。该偏压电路在激活模式中输出该栅极电压作为第一启用信号，在备用模式中输出地电压作为第二启用信号。该驱动电路响应该第一启用信号驱动预定的输出电流，根据该数据将该预定的输出电压输出到该传输线，并响应该第二启用信号使其停止工作。该栅极电压控制电路根据该电流控制信号的值改变该栅极电压的电平，并将变化的结果输出。因此，容易增加输出电流的分辨率并减小该电流模式输出驱动器的占用面积，方便电路设计。

Description

电流模式输出驱动器
技术领域
本发明的实施例涉及一种利用栅极电压(gate voltage)调节输出电流的半导体存储器件的电流模式输出驱动器及利用电流模式输出驱动器调节输出电流的方法。
本申请要求2003年5月22日在韩国知识产权局申请的韩国专利申请号2003-32556的优先权，作为参考在这里将其公开的内容整体引入。
背景技术
图1示出一种半导体存储器件的常规数据输入/输出接口，例如内存总线DRAM(下文中，称作‘RDRAM’)。在图1中，多个存储器件13通过传输线12连接到芯片集11。传输线12的一端单端端接该端接电阻Rterm和终端电压Vterm。
多个存储器件13中每一个包括电流模式输出驱动器，该驱动器用于将从存储器读出的数据输出到存储器件13的外部。电流模式输出驱动器导通和关断时都具有大电阻，便于阻抗匹配。因此，在RDRAM中电流模式输出驱动器是有利的。电流模式输出驱动器也可以用于芯片相互连接的系统中。
如果该电流模式输出驱动器是NMOS晶体管，NMOS晶体管的栅极端处的电压电平随着从存储器中心部分(memory core)读取的数据值而变。随着栅极端处的电压电平由NMOS晶体管产生漏极电流。该漏极电流通过通道或导线传送。当电流模式输出驱动器处于导通状态时由于希望它具有很大的输出电阻，所以NMOS晶体管工作于饱和状态。因此，NMOS晶体管应当保持个件“栅极电压(Vg)＜漏极电压(Vd)+阈值电压(Vt)”。
如果内电压VDD被施加到NMOS晶体管的栅极且在NMOS晶体管的漏极产生较低的电压，就不会保持状态“栅极电压(Vg)＜漏极电压(Vd)+阈值电压(Vt)”。因此，显著地减少了电流模式输出驱动器的输出电阻。因此，如果电流模式输出驱动器是单个NMOS晶体管，优选将其值在内电压VDD和阈值电压Vt之间的适当电压(VA)作为NMOS晶体管的栅极电压。然而，由于具有大电流提供能力的电压VA应当产生于芯片的内部，因此芯片面积和电流消耗增加。因此，如同RDRAM的各种半导体器件用作迭式(stack)驱动器。由这种迭式驱动器实现的电流模式输出驱动器在U.S.专利号6556049中说明。
图2是电流模式输出驱动器的电路图，其中电流模式输出驱动器用于RDRAM。该电流模式输出驱动器30连接到传输线20且根据数据值在节点NODE上产生预定输出电压Vout。电流模式输出驱动器30包括驱动电路40和偏压电路50。该驱动电路40包括多个驱动部分41至47，偏压电路50包括多个偏压电路51至57。
多个偏压电路51至57响应接收的电流控制信号CC0至CC6，将启用(enable)信号ENVG0至ENVG6分别输出到多个驱动部分41至47。电流控制信号CC0至CC6中每一个包括预定的位数。多个驱动部分41至47中每一个包括2n个迭式驱动器，其中n是正整数。在多个驱动部分41至47每一个中包括的迭式(stacked)驱动器的数量不同。例如，驱动部分41包括单个驱动器，驱动部分42包括两个驱动器，驱动部分43包括四个驱动器。此外，驱动部分44至47每一个包括的驱动器数量分别相应于2n，因此最后的驱动部分47包括六十四个驱动器。
每个驱动器包括NMOS晶体管N1和N2。NMOS晶体管N1的源极连接到NMOS晶体管N2的漏极。NMOS晶体管N1的漏极连接到节点NODE。启用信号ENVG0至ENVG6输入到NMOS晶体管N1的栅极。NMOS晶体管N2的源极接地。从存储器中心部分读取的数据DATA输入到NMOS晶体管N2的栅极。对于给定的驱动器部分，相同的启用信号被输入到每个NMOS晶体管N1的栅极。例如，启用信号ENVG0被输入到驱动器部分41中的一个NMOS晶体管N1的栅极，而启用信号ENVG1被输入到驱动器部分42中的两个NMOS晶体管N1的栅极。类似地，启用信号ENVG2被输入到驱动器部分43中的NMOS晶体管N1的四个栅极中，以及启用信号ENVG6被输入到驱动器部分47中NMOS晶体管N1的六十四个栅极。
图2中的迭式驱动器具有大的输出电阻(resistance)。由于NMOS晶体管N1工作于饱和状态中具有大的输出电阻，尽管当为1(例如，内电压VDD)的数据DATA输入到NMOS晶体管N2的栅极时，NMOS晶体管N2线性工作且具有小电阻。由于启用信号ENVG0至ENVG6被输入到NMOS晶体管N1的栅极，具有比内电压VDD较低的电压电平，所以NMOS晶体管N1工作于饱和状态。
多个偏压电路51至57中每一个包括传输门61和NMOS晶体管N11。NMOS晶体管N11的漏极连接到传输门61的输出端。NMOS晶体管N11的源极连接到地VSS。电流控制信号CC0至CC6被输入到传输门61。CC0至CC6的反相信号(CCOB至CC6B)被输入到NMOS晶体管N11的栅极。该传输门61根据电流控制信号CC0至CC6导通或关断。当传输门61导通时它接收预定的栅极电压Vg并将该栅极电压Vg作为启用信号ENVG0至ENVG6输出至输出端。
NMOS晶体管N11同样根据电流控制信号CC0至CC6导通或关断。当传输门61关断时NMOS晶体管N11导通，且将地电压作为启用信号ENVG0至ENVG6输出至漏板端。响应电流控制信号CC0至CC6，启用信号ENVG0至ENVG6的电压达到栅极电压Vg的电平或地电压VSS的电平。因此，多个驱动器部分41至47中的NMOS晶体管N1随启用信号ENVG0至ENVG6的电压电平而导通或关断。
电流模式输出驱动器30能够使预定电平的输出电流Iout流动，以便于满足传输线20通道阻抗匹配的条件，不管在温度或电压中的变化。因此，电流模式输出驱动器30连续检验输出电流Iout，并调节输出电流值Iout保持恒定的电流值。例如，在RDRAM中，当电流模式输出驱动器30能够使28.57mA的输出电流Iout流动且输出电压Vout根据输出电流Iout在1.8V至1.0V之间变化。电流模式输出驱动器30检验输出电压Vout是高于还是低于1.0V，并调节输出电流Iout的值。
输出电流Iout的电平由电流控制信号CC0至CC6控制。例如，如果输出电压Vout高于1.0V(即，输出电流Iout小于28.57mA)，有必要将电流控制信号CC0至CC6的值增加一位。类似地，如果输出电压Vout低于1.0V(即，输出电流Iout大于28.57mA)，有必要将电流控制信号CC0至CC6的值减少一位。当电流控制信号CC0至CC6的值改变时，启用信号ENVG0至ENVG6的电压电平也改变，控制驱动器部分41至47导通的数量。结果，控制了输出电流Iout的数量。
在图2的RDRAM中，电流控制信号由七位构成且具有27(即，128)电平的电流由该电流控制信号产生。例如，如果假设电流控制信号是“1001011”，仅仅启用信号ENVG6、ENVG3、ENVG1和ENVG0达到栅极电压Vg，剩余的启用信号ENVG2、ENVG4和ENVG5达到地电压VSS。结果，在按照26∶25∶24∶23∶21∶20的比率分开的七个驱动器部分41至47之间只有对应于26、23、21和20的驱动器部分47、44(未示出)、42和41导通，以输出数据DATA。换句话说，在所有127个驱动器之间只有75个驱动器导通。在通过改变驱动器部分41至47导通或关断的个数调节输出电流Iout值的方法中，输出电流Iout的值与电流控制信号CC0至CC6的值成比例。
图3是示出电流控制信号的值和输出电流之间关系的曲线图。在图3中，参考符号A、B和C表示根据电流控制信号的位数分类的电流控制信号。换句话说，C情况中电流控制信号的位数大于B情况中电流控制信号的位数。此外，B情况中电流控制信号的位数大于A情况中电流控制信号的位数。例如，在A情况中电流控制信号的位数可以是七位，在B情况中可以是八位，以及在C情况中可以是九位。当从情况A到情况C时，输出电流Iout的分辨率(resolution)增加。在图3中，由一个驱动器调节的电流值是Itotal/127，其对应于输出电流Iout的分辨率。当一个驱动器导通或关断时，输出电流Iout的值改变了Itotal/127。在图3中，对于情况A至C的输出电流Iout的分辨率分别是Itotal3/127、Itotal2/127和Itotal1/127。
电流模式输出驱动器30包括偏压电路(例如，偏压电路51至57)和信号线，该信号线用于将启用信号ENVG0至ENVG6提供给多个驱动器部分41至47中每一个。由于在一个存储器件中包括的电流模式输出驱动器30的数量与数据输入/输出接脚的数量相同，对应于启用信号ENVG0至ENVG6数量的信号线必须线连接到多个电流模式输出驱动器的每个驱动器部分。此外，由于信号线必须彼此预定间隔地设置，且相对大的电容器必须连接信号线以便提供启用信号ENVG1至ENVG6(每个具有精确的模拟电压)，所以在电路设计中存在许多困难。因此，由于电流模式输出驱动器30包括与启用信号ENVG0至ENVG6的数量一样多的信号线和偏压电路，因此在半导体芯片内占了非常大的面积。当增加电流控制信号的位数以增大输出电流Iout的分辨率时，电流模式输出驱动器30必须包括另外的信号线、偏压电路和驱动器部分，在半导体芯片内部进一步增加了电流模式输出驱动器的占用面积。
发明内容
本发明实施例提供一种电流模式输出驱动器和一种输出电流控制方法，通过改变栅极电压能够控制输出电压的电平。
根据本发明实施例的各个方面，提供一种电流模式输出驱动器，其将从存储器中心部分读取的数据输出到传输线。该电流模式输出驱动器利用栅极电压控制输出电流。该电流模式输出驱动器包括如下。栅极电压控制电路响应电流控制信号产生栅极电压的预定电平。偏压电路，在激活(active)模式中输出栅极电压作为第一启用信号，并在备用模式中输出地电压作为第二启用信号。驱动电路，响应该第一启用信号驱动预定的输出电流，根据数据将预定输出电压输出到传输线，和/或响应第二启用信号使它停止工作。该栅极电压控制电路根据电流控制信号的值改变栅极电压的电平并将改变的结果输出。
根据本发明实施例的各个方面，提供一种控制来自电流模式输出驱动器中的输出电流的方法。该电流模式输出驱动器包括如下。栅极电压控制电路根据电流控制信号的值改变栅极电压的电平并将改变的结果输出。在激活模式中偏压电路输出栅极电压作为第一启用信号，并在备用模式中输出地电压作为第二启用信号。驱动电路，响应该第一启用信号驱动预定的输出电流，并响应第二启用信号使它停止工作。
该方法包括如下。在激活模式中当电流控制信号的值增加时，栅极电压控制电路增加栅极电压的电平并输出增加的结果，以及随着栅极电压电平的增加由驱动电路导通电阻的降低引起增加由驱动电路驱动的输出电流。在激活模式中当电流控制信号的值降低时，栅极电压控制电路降低栅极电压的电平并输出降低的结果，以及随着栅极电压电平的降低由驱动电路导通电阻的增加引起降低由驱动电路驱动的输出电流。该方法还包括重复这些步骤直至该激活模式变为备用模式。
附图说明
图1是示出常规内存总线DRAM和芯片集连接的示意图。
图2是说明电流模式输出驱动器的电路图。
图3是说明电流控制信号的值和输出电流之间关系的曲线图。
图4是电流模式输出驱动器的示例性电路图。
图5和6是示出栅极电压控制电路的示例性电路图。
图7是说明在电流模式输出驱动器中电流控制信号的值和栅极电压之间关系的示例性图。
图8是说明在电流模式输出驱动器中栅极电压和输出电流之间关系的示例性图。
具体实施方式
图4是根据本发明实施例的电流模式输出驱动器的示例性电路图。参考图4，电流模式输出驱动器200连接到传输线100上的节点VNODE。电流模式输出驱动器200包括驱动电路210、偏压电路220和栅极电压控制电路230。
驱动电路210包括多个并联连接的驱动器D1至DM(M是大于2的自然数)。可以改变驱动电路210中驱动器的数量。多个驱动器D1至DM中的每一个包括两个NMOS晶体管N21和N22。NMOS晶体管N21的源极连接至NMOS晶体管N22的漏极。NMOS晶体管N21的漏极连接至节点VNODE。预定的启用信号ENVG被输入至NMOS晶体管N21的栅极。NMOS晶体管N22的源极接地且从存储器中心部分读取的数据DATA被输入至NMOS晶体管N22的栅极。
偏压电路220包括传输门221和NMOS晶体管N23。NMOS晶体管N23的漏极连接至传输门221的输出端且NMOS晶体管N23的源极接地。预定的控制信号CTL被输入到传输门221和NMOS晶体管N23的栅极。控制信号CTL由分开的控制电路(未示出)产生，且在激活模式中启用和在备用模式中禁用。传输门221接收该预定的栅极电压Vg，当控制信号CTL启用时导通，且将栅极电压Vg作为启用信号ENVG输出。当控制信号CTL禁用时NMOS晶体管N23导通，且将地电压作为启用信号ENVG输出至漏极端。
栅极电压控制电路230响应预定的电流控制信号CC改变并输出栅极电压Vg的电平。电流控制信号CC由分开的控制电路(未示出)产生且包括预定的位数。当电流模式输出驱动器200的输出电流Iout改变时电流控制信号CC的值改变。
以下说明电流模式输出驱动器200的示例性的操作。在激活模式中控制信号CTL启用且偏压电路220中的传输门221导通。传输门221将具有预定电压电平的栅极电压Vg作为启用信号ENVG输出。驱动电路210中的多个驱动器D1至DM响应该启用信号ENVG导通，且根据从存储器中心部分读取的数据DATA的值在节点VNODE上产生预定的输出电压Vout。
如果输出电压Vout高于预定的电压电平，电流控制信号CC的值就增加一位。栅极电压控制电路230响应电流控制信号CC增加并输出栅极电压Vg的电平。当栅极电压Vg的电平升高时，启用信号ENVG的电压电平也升高。随着启用信号ENVG的电压电平升高，多个驱动器D1至DM每一个中的NMOS晶体管的导通电阻降低。结果，流过多个驱动器D1至DM的电流值增加，这样增加了输出电流值Iout。
如果输出电压Vout低于预定的电压电平，电流控制信号CC的值就降低一位。栅极电压控制电路230响应电流控制信号CC降低并输出栅极电压Vg的电平。随着栅极电压Vg的电平降低，启用信号ENVG的电压电平也降低。随着启用信号ENVG的电压电平降低，多个驱动器D1至DM中的每一个NMOS晶体管N21的导通电阻升高。因此，流过多个驱动器D1至DM的电流量减少，其降低了输出电流Iout的量。
如图8中所述，输出电流Iout与栅极电压Vg成比例。Vt表示NMOS晶体管N21的阈值电压。Vgd表示栅极电压Vg的最小电平。Vgu表示栅极电压Vg的最大电平。Ic表示输出电流Iout的示例性理想值。启用信号ENVG的电压电平(出现输出电流Iout为Ic时存在)在栅极电压Vgd和栅极电压Vgu之间。当激活模式变为备用模式时，控制信号CTL禁用。偏压电路220中的传输门221关断且响应控制信号CTLNMOS晶体管N23导通，从而将具有地电压电平的启用信号ENVG输出到漏极。多个驱动器D1至DM响应启用信号ENVG被关断并停止输出数据DATA。
根据本发明的实施例，电流模式输出驱动器200改变栅极电压Vg的电平并控制输出电流Iout的值。因此，电流模式输出驱动器200可仅包括用于提供驱动电路210中的启用信号ENVG的一个偏压电路和一个信号线。根据电流控制信号的位数，电流模式输出驱动器200可不必将驱动电路210中包括的驱动器D1至DM划分。因此，在驱动电路210中包括的驱动器D1至DM的数量是可变的。
图5是根据本发明实施例示出栅极电压控制电路的示例性电路图。栅极电压控制电路231包括多个电阻器R0至R5和多个开关电路N31至N35。多个电阻器R0至R5彼此串联。例如，电阻器R5的一端连接到节点NOUT，电阻器R0的一端连接到地电压VSS。这里，多个电阻器R0至R5中每一个的阻值可以不同或相同。在实施例中，电阻器R1至R5的阻值可以为电阻器R0阻值的预定倍数。此外，预定倍数的阻值可以按电阻器R1、R2、R3、R4和R5的顺序增加。
多个开关电路N31至N35分别并联连接到多个电阻器R1至R5中每一个的两端。多个开关电路N31至N35中每一个可以是NMOS晶体管。多个开关电路N31和N35的一个例子是图5中示出的NMOS晶体管。NMOS晶体管N31至N35中每一个的漏极和源极被连接到多个电阻器中每一个的两端。电流控制信号的互补(complementary)信号CC4B至CCOB被分别输入到NMOS晶体管N35至N31中每一个的栅极。NMOS晶体管N35和N31响应电流控制信号的互补信号CC4B至CC0B导通或关断。电流Ir的预定值被输入到节点NOUT。从节点NOUT输出的栅极电压Vg的电平根据导通或关断的NMOS晶体管N31至N35的组合得到的阻值变化。当所有的NMOS晶体管N31至N35导通时，电阻器R0是用于在节点NOUT上产生最小栅极电压Vg的电阻。
栅极电压控制电路231的工作示范如下。如果电流控制信号的互补信号CC4B至CC0B是‘11111’，则所有的NMOS晶体管N31至N35导通且通过电流Ir和电阻器R0产生的栅极电压Vg被输出到节点NOUT。如果电流控制信号的互补信号CC4B至CC0B是‘10100’，则NMOS晶体管N35和N33导通且NMOS晶体管N34、N32、N31关断。结果，由电流Ir和电阻器R0、R1、R2和R4产生的栅极电压Vg被输出到节点NOUT。
根据电流控制信号CC4至CC0值的变化可以控制栅极电压Vg的电平。参看示例性的图7，栅极电压Vg可与电流控制信号的值成比例。在图7中，Vgd表示栅极电压Vg的最小电平，Vgu表示栅极电压Vg的最大电平。这里，如果电流控制信号CC4至CC0是‘00000’，由电流Ir和电阻器R0产生的栅极电压Vg达到最小电平Vgd。
如果图4的电流模式输出驱动器200的输出电压Vout高于预定的电压电平，则电流控制信号CC4至CC0的值增加。如果电流控制信号CC4至CC0值增加，则栅极电压控制电路231使电流Ir流过的电阻器的电阻增加。结果，从栅极电压控制电路231输出的栅极电压Vg的电平增加。
如果电流模式输出驱动器200的输出电压Vout的电平低于该预定的电压电平，则电流控制信号CC4至CC0的值减小。如果电流控制信号CC4至CC0的值减小，则栅极电压控制电路231使电流Ir流过的电阻器的电阻减小，以及减小并输出栅极电压Vg的电平。
在图5中，多个电阻器R0至R5和多个NMOS晶体管N31和N35是示例性的。因此，在栅极电压控制电路231中包括的NMOS晶体管和电阻器的数量可以不同。栅极电压控制电路231可包括与电流控制信号的位数相同数量的电阻器和NMOS晶体管。当在栅极电压控制电路231中包括的电阻器和NMOS晶体管的数量增加时，电流模式输出驱动器(图4中的200)的输出电流Iout的分辨率也增加。根据本发明实施例，通过在栅极电压控制电路中只添加一个开关电路和多个电阻器，电流模式输出驱动器就增加了输出电流的分辨率。因此，可以减小电流模式输出驱动器的占用面积。
图6是根据本发明实施例示出栅极电压控制电路的示例性电路图。栅极电压控制电路232包括参考电流源电路240、第一电流源电路250、附加的电流源电路260和/或电阻器R0。参考电流源电路240产生预定的参考电流Ir。参考电流源电路240包括PMOS晶体管P40和电阻器R1。该PMOS晶体管P40的源极连接内电压VDD。该PMOS晶体管P40的栅极和漏极连接到电阻器R1的一端且电阻器R1的另一端连接到地电压VSS。第一电流源电路250形成具有参考电流源电路240的电流镜像电路，产生并输出第一电流I0到节点NOUT。第一电流源电路250可包括PMOS晶体管P41和NMOS晶体管N41。
附加的电流源电路260并联连接到第一电流源电路250，且与参考电流源电路240形成电流镜像电路。附加的电流源电路260包括第一至第二附加电流源电路261至264。该第一至第二附加电流源电路261至264响应预定电流控制信号CC3至CC0产生并输出预定附加电流I4至I1到节点NOUT。该第一至第二附加电流源电路261至264包括作为电流源的PMOS晶体管P45至P42和作为开关电路的NMOS晶体管N45至N42。
电阻器R0的一端连接节点NOUT且另一端连接地电压VSS。电阻器R0将电流It传递到节点NOUT且在节点NOUT上产生栅极电压Vg的预定电平。例如，电流It是该第一电流I0和附加电流I4至I1的和。
PMOS晶体管P45至P41的源极连接到内电压VDD。PMOS晶体管P45至P41的栅极连接到电阻器R1的一端及PMOS晶体管P40的栅极。PMOS晶体管P45至P41的漏极分别连接到NMOS晶体管N45至N41的漏极。电流控制信号CC3至CC0分别输入到NMOS晶体管N45至N42的栅极。NMOS晶体管N45至N42的源极连接到节点NOUT。预定的参考电压VREF被输入到NMOS晶体管N41的栅极，NMOS晶体管N41的源极连接到节点NOUT。这里，当栅极电压控制电路232工作时，参考电压VREF将NMOS晶体管N41一直保持在导通状态。
当NMOS晶体管N41导通时，预定的电流I0流过PMOS晶体管P41、NMOS晶体管N41和电阻器R0。由电流I0和电阻器R0产生的栅极电压Vg出现在节点NOUT上。当所有的NMOS晶体管N45至N42处于关断状态时，提供的PMOS晶体管P41和NMOS晶体管N41用来在节点NOUT上产生最小的栅极电压Vg。NMOS晶体管N45至N42响应电流控制信号CC3至CC0导通或关断。当NMOS晶体管N45至N42导通时，PMOS晶体管P45至P42具有不同的电流驱动能力并驱动不同值的附加电流I4至I1。
附加电流I4至I1是参考电流Ir的预定倍数。例如，附加电流I4可以设定为参考电流Ir的8倍，附加电流I3可以设定为参考电流Ir的4倍。此外，附加电流I2可以设定为参考电流Ir的2倍，以及附加电流I1可以设定为等于参考电流Ir。这里，附加电流I4至I1与参考电流Ir的比率可以灵活地设置。
随着导通的NMOS晶体管N45至N42的数量增加，流到节点NOUT的电流It的值增加。因此，在节点NOUT上产生的栅极电压Vg的电平增加。此外，随着截止的NMOS晶体管N45至N42的数量增加，流到节点NOUT的电流It的值减小。结果，在节点NOUT上产生的栅极电压Vg的电平降低。
举一个例子，如果电流控制信号CC3至CC0是‘0000’，附加的电流源电路260的所有NMOS晶体管N45至N42就关断。第一电流源电路250的NMOS晶体管N41响应参考电压VREF导通且第一电流I0流到节点NOUT。该电流It达到第一电流I0且由第一电流I0和电阻器R0产生的栅极电压Vg被输出到节点NOUT。
再举一个例子，如果电流控制信号CC3至CC0是‘0011’，附加的电流源电路260之中只有NMOS晶体管N43和N42导通，且NMOS晶体管N45和N44关断。结果，第一电流I0和附加电流I1和I2流到节点NOUT，且电流It的值增加。如果电流It的值增加，则在节点NOUT上产生的栅极电压Vg的电平增加。因此，可以通过改变电流控制信号CC3至CC0的值控制栅极电压Vg的电平。
14如果电流模式输出驱动器(图4中的200)的输出电压Vout高于预定的电压电平，则电流控制信号CC3至CC0的值增加。如果电流控制信号CC3至CC0的值增加，栅极电压控制电路232使流到电阻器R0的电流It的量增加。结果，从栅极电压控制电路232输出的栅极电压Vg的电平升高。
4如果电流模式输出驱动器200的输出电压Vout低于该预定电压电平，则电流控制信号CC3至CC0的值减小。如果电流控制信号CC3至CC0的值减小，则栅极电压控制电路232使流到电阻器R0的电流It增加，以及减小并输出栅极电压Vg的电平。
4在包括第一至第四附加电流源电路261至264的图6中说明栅极电压控制电路232。然而，附加电流源电路的数量是可变的。更详细地说，栅极电压控制电路232可以包括与电流控制信号的位数相同数量的附加电流源电路。随着栅极电压控制电路232中包括的附加电流源电路的数量增加，电流模式输出驱动器(图4中的200)的输出电流Iout的分辨率增加。
4因此，由于根据本发明实施例的电流模式输出驱动器，仅仅通过增加栅极电压控制电路中的附加电流源电路就可以增加输出电流的分辨率，所以可以减小电流模式输出驱动器的占用面积且使电路设计更容易。因此，可以增加输出电流的分辨率。此外，通过减小电流模式输出驱动器的占用面积，可以使电路设计更容易。
4虽然参考其中的实施例具体示出和描述了本发明，但是本领域技术人员应当理解在不脱离由以下权利要求限定的本发明的精神和范围的个件下可以进行形式和细节上的各种变化。

Claims (20)

1.一种电流模式输出驱动器，其中：
该电流模式输出驱动器将从存储器中心部分读取的数据输出到传输线；
该电流模式输出驱动器利用栅极电压控制输出电流；以及
该电流模式输出驱动器包括：
栅极电压控制电路，应电流控制信号产生响预定的栅极电压电平，其中该栅极电压控制电路根据该电流控制信号的值改变该栅极电压电平；
偏压电路，在激活模式中输出栅极电压作为第一启用信号，并在备用模式中输出地电压作为第二启用信号；以及
驱动电路，响应该第一启用信号驱动一预定输出电流，并根据该数据将预定的输出电压输出到传输线，并响应第二启用信号使其停止工作。
2.根据权利要求1的电流模式输出驱动器，其中该驱动电路包括多个迭式驱动器，每个驱动器具有两个NMOS晶体管。
3.根据权利要求1的电流模式输出驱动器，其中该电流控制信号包括预定的位数，且当输出电压高于一预定电压电平时该位值增加，当输出电压低于该预定电压电平时该位值减小，以及
随着电流控制信号的位值增加，该栅极电压控制电路使栅极电压的电平升高，以及随着电流控制信号的位值减小，该栅极电压控制电路使栅极电压的电平降低。
4.根据权利要求3的电流模式输出驱动器，其中该栅极电压控制电路包括：
具有参考阻值的参考电阻器，通过预定量的参考电流，并在输出节点上产生栅极电压的最小电平；
多个电阻器，串联连接在该输出节点和该参考电阻器之间，且具有预定的阻值；以及
多个开关电路，分别连接到多个电阻器中每一个的两端，并响应该电流控制信号导通或关断，其中当该开关电路关断时多个电阻器流过参考电流并使该栅极电压的电平增加。
5.根据权利要求4的电流模式输出驱动器，其中该栅极电压控制电路包括与该电流控制信号位数相同数目的电阻器和开关电路。
6.根据权利要求3的电流模式输出驱动器，其中：
多个开关电路是NMOS晶体管；
该NMOS晶体管的漏极和源极分别连接到多个电阻器；以及
电流控制信号被输入到该NMOS晶体管的栅极。
7.根据权利要求3的电流模式输出驱动器，其中该栅极电压控制电路包括：
参考电流源电路，产生一预定参考电流；
第一电流源电路，与参考电流源电路形成电流镜像电路，产生第一预定电流，并将该第一预定电流输出到输出节点上；
附加电流源电路，并联连接到该第一电流源电路，与参考电流源电路形成电流镜像电路，响应该电流控制信号产生预定的附加电流，并将该预定的附加电流输出到该输出节点上；以及
电阻器，使全部电流流到该输出节点，且其在该输出节点上产生一栅极电压的预定电平，其中该全部电流是该第一电流和该附加电流之和。
8.根据权利要求7的电流模式输出驱动器，其中该附加电流源电路包括：
产生多个附加电流的附加电流源，每多个附加电流增加该参考电流的预定倍数；以及
多个开关电路，每一个开关电路响应该电流控制信号导通或关断，且当导通时将该附加电流输出到该输出节点。
9.根据权利要求8的电流模式输出驱动器，其中：
该附加电流源是用于驱动多个附加电流的PMOS晶体管，以及
多个开关电路是NMOS晶体管，其中：
该NMOS晶体管的漏极分别连接到该PMOS晶体管的漏极；
该NMOS晶体管的源极分别连接到该输出节点；以及
该电流控制信号被输入到该NMOS晶体管的栅极。
10.根据权利要求8的电流模式输出驱动器，其中该栅极电压控制电路包括与该电流控制信号位数相同数目的附加电流源和开关电路。
11.一种控制来自电流模式输出驱动器的输出电流的方法，电流模式驱动器含有：栅极电压控制电路，根据电流控制信号的值改变栅极电压的电平，并输出变化的结果；偏压电路，在激活模式中输出该栅极电压作为第一启用信号，且在备用模式中输出地电压作为第二启用信号；以及驱动电路，响应该第一启用信号驱动一预定输出电流，并响应该第二启用信号使它停止工作，该方法包括：
在栅极电压控制电路处，在激活模式中当该电流控制信号的值增加时，增加该栅极电压的电平并将增加的结果输出；
随着该栅极电压电平的增加，由于该驱动电路导通电阻的降低，增加由该驱动电路驱动的输出电流；
在栅极电压控制电路处，在激活模式中当该电流控制信号的值减小时，降低该栅极电压的电平并将降低的结果输出；以及
随着该栅极电压电平的降低，由于该驱动电路导通电阻的增加，降低由该驱动电路驱动的输出电流。
12.一种将来自存储器的数据输出到传输线的装置，包括：
至少一组晶体管，其中：
至少一组晶体管中每组包括串联连接的第一晶体管和第二晶体管；
该第一晶体管的栅极接收来自存储器的数据；
该第二晶体管的漏极连接接到传输线；以及
该第二晶体管的栅极接收一可变的电压信号以改变该第二晶体管的阻值。
13.根据权利要求12的装置，其中改变该第二晶体管的阻值以与该传输线的阻抗相匹配。
14.根据权利要求12的装置，其中该可变的电压信号是基于传输线上的外部反馈的电流电平。
15.根据权利要求12的装置，其中该存储器是随机存取存储器。
16.根据权利要求15的装置，其中该随机存储器是动态随机存取存储器。
17.根据权利要求16的装置，其中该动态随机存取存储器是内存总线动态随机存取存储器。
18.根据权利要求16的装置，其中该第一晶体管和该第二晶体管中至少一个是NMOS晶体管。
19.根据权利要求16的装置，其中该第一晶体管和该第二晶体管中至少一个是PMOS晶体管。
20.根据权利要求12的装置，其中该装置是电流模式输出驱动器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109644165A (zh) * 2016-10-12 2019-04-16 索尼半导体解决方案公司 驱动器电路及其控制方法、以及发送/接收系统
CN110574098A (zh) * 2017-04-27 2019-12-13 堺显示器制品株式会社 显示装置、驱动电压设定方法和计算机程序
CN115061527A (zh) * 2022-07-28 2022-09-16 国仪量子(合肥)技术有限公司 压控电流源的控制方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012123027A1 (en) * 2011-03-16 2012-09-20 Abb Research Ltd Gate control circuit, power module and associated method
US10153611B2 (en) 2015-04-09 2018-12-11 Hewlett Packard Enterprise Development Lp Termination voltage circuits
US10373655B2 (en) * 2017-12-06 2019-08-06 Micron Technology, Inc. Apparatuses and methods for providing bias signals according to operation modes as supply voltages vary in a semiconductor device
US10199081B1 (en) 2017-12-06 2019-02-05 Micron Technology, Inc. Apparatuses and methods for providing bias signals in a semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131471A (ja) * 1993-03-19 1995-05-19 Hitachi Ltd 信号伝送方法と信号伝送回路及びそれを用いた情報処理システム
US5721704A (en) * 1996-08-23 1998-02-24 Motorola, Inc. Control gate driver circuit for a non-volatile memory and memory using same
US5917340A (en) * 1997-10-08 1999-06-29 Pericom Semiconductor Corp. Twisted-pair driver with staggered differential drivers and glitch free binary to multi level transmit encoder
KR100283910B1 (ko) 1999-02-11 2001-02-15 김영환 램버스 디램의 출력구동 제어회로
KR100304707B1 (ko) * 1999-07-13 2001-11-01 윤종용 기준전압의 전압강하를 보상할 수 있는 기준전압 레귤레이터 및 이를 구비하는 반도체 메모리장치
US6509756B1 (en) * 2000-03-31 2003-01-21 Rambus Inc. Method and apparatus for low capacitance, high output impedance driver
DE10032272C2 (de) * 2000-07-03 2002-08-29 Infineon Technologies Ag Strom-Treiberanordnung für MRAM
KR100389914B1 (ko) * 2000-08-08 2003-07-04 삼성전자주식회사 데이터터미널(ｄｑ)의 데이터셋업시간 및 데이터홀드시간마진을 확보할 수 있는 반도체 메모리 장치
KR100412130B1 (ko) * 2001-05-25 2003-12-31 주식회사 하이닉스반도체 램버스 디램의 출력전류 제어회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109644165A (zh) * 2016-10-12 2019-04-16 索尼半导体解决方案公司 驱动器电路及其控制方法、以及发送/接收系统
CN109644165B (zh) * 2016-10-12 2022-04-26 索尼半导体解决方案公司 驱动器电路及其控制方法、以及发送/接收系统
CN110574098A (zh) * 2017-04-27 2019-12-13 堺显示器制品株式会社 显示装置、驱动电压设定方法和计算机程序
CN115061527A (zh) * 2022-07-28 2022-09-16 国仪量子(合肥)技术有限公司 压控电流源的控制方法
CN115061527B (zh) * 2022-07-28 2024-02-23 国仪量子技术(合肥)股份有限公司 压控电流源的控制方法

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