CN100341246C - 开放漏极型输出缓冲器 - Google Patents

Abstract

开放漏极型输出缓冲器包括，第一驱动器和至少一个(1)至少一个次级驱动器以及(2)至少一个三级驱动器。该第一驱动器选择性地根据输入数据将输出结点向着低电压拉。该次级和三级驱动器具有第一和第二状态。每个次级和三级驱动器在第一状态中将输出结点拉向低电压，并且在第二状态中将输出结点拉向低电压。控制电路，当包括次级驱动器的时候，控制次级驱动器，以便当已经确定已经产生了至少两个连续的低电压输出数据的时候次级驱动器处于第二状态。该控制电路，当包括三级驱动器的时候，控制三级驱动器，以便当确定了从稳定的高电压输出数据向低电压输出数据转换的时候，三级驱动器处于第一状态。

Description

开放漏极型输出缓冲器

技术领域

本发明涉及开放漏极型输出缓冲器。图1(a)示出了NMOS开放漏极型输出缓冲器系统的电路图。该NMOS开放漏极型输出缓冲器系统100包括具有输出焊盘(output pad)120的NMOS开放漏极型输出缓冲器110。该输出焊盘120经过通道130经过端电阻Rterm连接到电源Vterm(通常称为终端电源Vterm)。通道130表示，例如，总线，或者部分总线，通过它，包括开放漏极型输出缓冲器110的器件与其他器件(未示出)进行通信。

NMOS开放漏极型输出缓冲器110包括N型MOS(NMOS)晶体管MN。该NMOS晶体管MN具有经过输出焊盘120、通道130和终端电阻Rterm连接到终端电源Vterm的漏极。NMOS晶体管MN的源极连接到接地VSS，并且NMOS晶体管MN的栅极由输入数据DIN控制。

当输入数据DIN的逻辑值为“1”，并且高输入数据电压代表逻辑“1”状态，下拉电流I从终端电源Vterm(例如，1.8V)经过NMOS晶体管MN流向接地VSS(例如，1.0V)。结果，输出焊盘120和通道130处的输出数据DOUT为低电压VOL＝Vterm-I*Rterm。当输入数据DIN的逻辑值为“0”，并且低输入数据电压表示逻辑“0”状态的时候，输出数据DOUT为高电压VOH＝Vterm。

图1(b)示出了与输出数据DOUT有关的输入数据DIN的电平。在这种类型的开放漏极型输出缓冲器系统100中，作为输出数据DOUT的低电压VOL通常表示逻辑“1”并且作为输出数据DOUT的高电压VOH通常表示逻辑“0”。

也存在PMOS输出漏极缓冲器系统，其中P型MOS(PMOS)晶体管连接在高、电源电压VDD(例如，1.8V)以及低、终端电压Vterm(例如，1.0V)之间。具体地，PMOS晶体管经输出焊盘、通道以及终端电阻Rterm连接到终端电压Vterm。在此，表示逻辑“0”的低输入电压DIN产生也表示逻辑“0”的低输出电压DOUT，表示逻辑“1”的高输入电压DIN产生也表示逻辑“1”的高输出电压DOUT。

但是，开放漏极型输出缓冲器系统，诸如上述的系统反过来受到码元间干扰(ISI)的影响。ISI是之前的码元(symbol)在表示连续码元的电压中引起了不希望的变化。因为这种ISI可以导致输出数据DOUT的误检测。图2(a)、2(b)、3(a)和3(b)示出了图1(a)中的开放漏极型输出缓冲器系统100的ISI引起的输出数据DOUT的电压变化的示例。

图2(a)示出了当输入数据DIN从两个连续的逻辑“1”转换到“0”的时候，输出数据DOUT的电压变化Δ1。如图所示，当输入数据DIN在逻辑值“0”和“1”之间触发的时候，输出数据DOUT的通道衰减表示为A。因为输入数据DIN在逻辑“0”和“1”之间触发，所以输出数据DOUT电压在高电平VOH＝Vterm-A和低电平VOL＝Vterm-I*Rterm+A之间变换。再如所示，输出数据DOUT的逻辑状态是根据与基准电压Vref有关的输出数据DOUT的电平来确定的。当输出数据DOUT超过基准电压Vref的时候，输出数据DOUT被识别为逻辑“0”；并且当输出数据DOUT小于基准电压Vref的时候，输出数据DOUT被识别为逻辑“1”。

当输入数据DIN为两个连续的“1”的时候，输出数据DOUT的通道衰减降低到A-Δ1，因为NMOS晶体管MN的导通时间增加了。这引起了转换时间的增加，转换时间是输出数据DOUT在从一个逻辑值改变为另一个逻辑值的时候转换为高于或者低于基准电压Vref的时间。

图2(b)示出了当输入数据DIN从三个连续的逻辑“1”转换为“0”的时候，ISI引起的输出数据DOUT的电压变化Δ2。在这种情况下，输出数据DOUT的通道衰减A-Δ2甚至小于当从两个连续的“1”转换到“0”的情况。在输入数据DIN触发期间转换时间T1到转换时间T2之间的时间长度在这种情况下表明了作为ISI的结果在输出数据DOUT的电压中发生的歪斜的量。

图3(a)示出了当输入数据DIN从两个连续的逻辑“0”转换为“1”的时候，ISI引起的输出数据DOUT的电压变化Δ1。如上所述，当输入数据DIN在逻辑值“0”和“1”之间触发的时候，输出数据DOUT的通道衰减表示为A，从而输出数据DOUT的高电平为VOH＝Vterm-A，并且输出数据DOUT的低电平为VOL＝Vterm-I*Rterm+A。当输入数据DIN为两个连续的“0”的时候，输出数据DOUT的通道衰减降低为A-Δ1，因为NMOS晶体管MN的导通时间增加了。因此，输出数据DOUT的转换时间以类似于图2(a)中的方式发生歪斜。

图3(b)示出了当输入数据DIN从三个连续的逻辑“0”转换为“1”的时候，ISI引起的输出数据DOUT的电压变化Δ2。输出数据DOUT的通道衰减A-Δ2甚至小于从两个连续的逻辑“0”向“1”转换的情况，因为NMOS晶体管MN的导通时间增加了。因此，输出数据DOUT的转换时间以类似于上述图2(b)中讨论的方式发生歪斜。

发明内容

在本发明中，开放漏极型输出缓冲器包括控制电路，用来检测输出数据的转换时间中的歪斜的电势，并且控制驱动器电路来减轻歪斜。

在一个示例实施例中，驱动器电路包括第一驱动器，以及至少一个次级驱动器。所述的第一驱动器根据输入数据选择性的将输出结点拉向低电压。所述的第二驱动器电路具有第一和第二状态。所述的次级驱动器将输出结点在第一状态中向着低电压拉，但是在第二状态中不将输出结点拉向低电压。控制电路确定何时在输出结点已经产生了至少两个连续的低电压输出数据，并且控制次级驱动器，以便当控制电路确定在输出结点已经产生了至少两个连续的低电压输出数据的时候次级驱动器处于第二状态。

在另一个示例实施例中，驱动器电路包括第一驱动器和至少一个次级驱动器。第一驱动器根据输入数据选择性地将输出结点向着低电压拉。次级驱动器具有第一和第二状态。所述的次级驱动器在第一状态中将输出结点向着低电压拉，但是在第二状态中不将输出结点拉向低电压。控制电路确定何时在输出结点发生了从稳定的高电压输出数据向着低电压输出数据的转换，并且控制次级驱动器，以便当确定了转换的时候次级驱动器处于第一状态。

本发明的再一个实施例结合了上述实施例的特征。

附图说明

本发明通过下面结合附图的说明将更加明了，其中相同的编号表示相同的部分，它们只是为了说明，并且因此不是对本发明的限制，其中：

图1(a)示出了现有技术的NMOS开放漏极型输出缓冲器系统的电路图；

图1(b)示出了图1(a)中的NMOS开放漏极型输出缓冲器系统的与输出数据DOUT相关的输入数据DIN的电平；

图2(a)、2(b)、3(a)和3(b)示出了图1(a)中的开放漏极型输出缓冲器系统的由于码元间干扰引起的输出数据DOUT的电压变化的示例；

图4示出了根据本发明的NMOS开放漏极型输出缓冲器系统的实施例的电路图；

图5示出了示例性输入数据DIN的图4中的开放漏极型输出缓冲器产生的输出数据DOUT中的电压变化；以及

图6每一个示出了根据本发明的开放漏极型输出缓冲器的另一个实施例的电路图。

具体实施方式

图4示出了根据本发明的NMOS开放漏极型输出缓冲器系统的实施例的电路图。在该实施例中，作为输入电压DIN的低电平表示逻辑“0”，作为输入电压DIN的高电平表示逻辑“1”，作为输出数据DOUT的低电平表示逻辑“1”，并且作为输出数据DOUT的高电平表示逻辑“0”。低电平意味着电压低到足以关断NMOS晶体管，并且高电平意味着电压高到足以导通NMOS晶体管。

如图4所示，NMOS开放漏极型输出缓冲器系统包括NMOS开放漏极型输出缓冲器400，具有输出焊盘POUT。输出焊盘POUT经过输出结点NOUT和通道460，经过终端电阻Rterm连接到电源Vterm(通常称为终端电源)。通道460表示，例如，总线，或者部分总线，通过它，包括开放漏极型输出缓冲器400的器件与其他器件(未示出)进行通信。

NMOS开放漏极型输出缓冲器400包括输出焊盘POUT，驱动器电路410，以及控制电路420。该输出结点NOUT位于通道460中的任何地方。输出结点NOUT的电压是输出焊盘POUT的电压。

控制电路420包括第一确定控制电路440、第二确定控制电路450和锁存电路430。控制电路420在时钟CLK的每个时钟边缘接收输入数据DIN，并且产生第一控制信号CTRL1和第二控制信号CTRL2以部分地控制驱动器电路410的操作。

锁存电路430包括第一锁存器431以及第二锁存器432。第一和第二锁存器431和432是D型边缘触发触发器，并且在时钟CLK的每个时钟边缘在它们的输入D锁存。第一锁存器431每个时钟CLK的时钟边缘锁存输入数据DIN并且输出第一输出信号D1。第二锁存器432在每个时钟CLK的时钟边缘锁存第一输出信号D1并且输出第二输出信号D2。因此，对于当前的输入数据DIN，第一和第二输出信号D1和D2表示两个之前的输入数据DIN。

第一确定控制电路440包括NAND门441和AND门443。NAND门441的输入信号是锁存电路430的第一输出信号D1以及第二输出信号D2。AND门443接收NAND门441的输出和输入数据DIN，并且产生第一控制信号CTRL1。

第一确定控制电路440在第一和第二输出信号D1和D2为逻辑“1”(在该实施例中的高电平)的时候产生低电平的第一控制信号CTRL1，并且无视输入数据DIN的当前逻辑值。当第一和第二输出信号D1和D2中的任何一个为逻辑“0”的时候(在该实施例中的低电平)，第一控制信号CTRL1的电平1是根据输入数据DIN的逻辑值的。即，如果输入数据DIN具有逻辑值“0”，那么第一控制信号CTRL1为低电压，并且如果输入数据DIN为逻辑值“1”，那么第一控制信号CTRL1为高电压。

第二确定控制电路450包括NOR门451和AND门453。NOR门451的输入信号是锁存电路430的第一输出信号D1以及第二输出信号D2。AND门453接收NOR门451的输出和输入数据DIN，并且产生第二控制信号CTRL2。

第二确定控制电路450在第一和第二输出信号D1和D2为逻辑“0”并且输入数据DIN的逻辑值为“1”的时候产生高电平的第二控制信号CTRL2。当第一和第二输出信号D1和D2的逻辑值不都是逻辑值“0”或者输入数据DIN的逻辑值不是“1”的时候，第二控制信号CTRL2为低电压。

驱动器电路410包括第一驱动器DRV1、第二驱动器DRV2、以及第三驱动器DRV3。驱动器DRV1、DRV2和DRV3并联连接到输出结点NOUT和接地VSS之间。驱动器DRV1、DRV2以及DRV3根据输入数据DIN以及第一和第二控制信号CTRL1和CTRL2来控制输出结点NOUT的电平。

第一驱动器DRV1是具有第一栅极宽度尺寸的NMOS晶体管。NMOS晶体管的源极和漏极分别连接到接地VSS以及输出结点NOUT。第一驱动器DRV1的NMOS晶体管的栅极经过AND门415连接到输入数据DIN。AND门415将输入数据DIN与电源电压VCC逻辑与。因此，当包括开放漏极型输出缓冲器的器件关断的时候，第一驱动器DRV1关断。更具体的，但是AND门415用作延迟，以便到达第一驱动器DRV1的输入数据DIN从到达第二和第三驱动器DRV2和DRV3的第一和第二控制信号CTRL1以及CTRL2偏移。

当输入数据DIN的逻辑值为“1”的时候，第一驱动器DRV1驱动第一下拉电流I1从输出结点NOUT到接地VSS。通过这种下拉操作产生的输出电压DOUT的电平为VOL＝Vterm-I1*Rterm。

第二驱动器DRV2是具有第二栅极宽度尺寸的NMOS晶体管。第二栅极宽度尺寸小于第一栅极宽度尺寸。NMOS晶体管的源极、漏极和栅极分别连接到接地VSS、输出结点NOUT以及第一确定控制电路440的输出。当第一控制信号CTRL1是高电压(例如，逻辑“1”)的时候，第二驱动器DRV2驱动第二下拉电流I2从输出结点NOUT到接地VSS。该下拉操作产生的输出电压DOUT的电平为VOL＝Vterm-I2*Rterm。因此，当导通第一和第二驱动器DRV1和DRV2的时候，输出电压DOUT的电平变为VOL＝Vterm-I1*Rterm-I2*Rterm。在本发明的一个实施例中，建立第一和第二栅极宽度尺寸，以便在第一和第二驱动器DRV1和DRV2导通的时候获得的数据输出DOUT大致上等于在图1(a)中的现有技术中的开放漏极型输出缓冲器的输出数据的低电压VOL。如同从本申请的说明中可以理解的，为第一和第二驱动器DRV1和DRV2选择的栅极宽度尺寸是根据应用的开放漏极型输出缓冲器来建立的设计参数。但是，在一个示例性实施例中，建立栅极宽度以便I1＝25mA并且I2＝5mA。

第三驱动器DRV3是具有第三栅极宽度尺寸的NMOS晶体管。第三栅极宽度尺寸小于第一栅极宽度尺寸。NMOS晶体管的源极、漏极和栅极分别连接到接地VSS、输出结点NOUT以及第二确定控制电路450的输出。当第二控制信号CTRL2是高电压(例如，逻辑“1”)的时候，第三驱动器DRV3驱动第三下拉电流I3从输出结点NOUT到接地VSS。该下拉操作产生的输出电压DOUT的电平为Vterm-I3*Rterm。因此，当导通第一和第二驱动器DRV1和DRV2的时候，输出电压DOUT的电平变为VOL＝Vterm-I1*Rterm-I2*Rterm-I3*Rterm。

现在将参照图5来说明根据本发明的开放漏极型输出缓冲器的操作。图5示出了示例性输入数据DIN的图4中的开放漏极型输出缓冲器产生的输出数据DOUT中的电压变化。输出结点NOUT的电平是通过结合分别由第一驱动器DRV1、第二驱动器DRV2以及DRV3驱动的下拉电流I1、I2和I3来确定的。

第一种情况：输出数据DOUT在高电平和低电平之间触发。

如图5中的类型I所示，在图4的实施例中，当输入数据DIN的逻辑值重复为“0”和“1”(即，在的电平和高电平之间触发)的时候，输出数据DOUT在高电平和低电平之间触发。结果，作为第一和第二输出信号D1和D2的锁存电路430的输出不同。NOR门451的输出因此为逻辑“0”，从而无论输入数据DIN的逻辑值是什么，第二控制信号CTRL2的逻辑值为“0”。因此，无论输入数据DIN的逻辑值为什么，第三驱动器处于关断状态。

当输入数据DIN的逻辑值重复“0”和“1”的时候，NAND门441的逻辑值为“1”。因此，第一控制信号CTRL1的逻辑值通过输入数据DIN的逻辑值确定。例如，当输入数据DIN的逻辑值为“1”的时候，第一控制信号CTRL1的逻辑值为“1”(高电平)，并且当输入数据DIN的逻辑值为“0”的时候，第一控制信号CTRL1的逻辑值为“0”(低电平)。因此，当输入数据DIN为逻辑值“1”的时候，第二驱动器DRV2处于导通状态，并且当输入数据DIN为逻辑值“0”的时候，处于关断状态。

同样，第一驱动器DRV1的状态是通过第一输入数据DIN控制的，以便当输入数据DIN为逻辑值“1”的时候，第一驱动器DRV1处在导通状态，并且当输入数据DIN为逻辑值“0”的时候，处在关断状态。

如上所述，当输入数据DIN的逻辑值重复“0”和“1”的时候，当输入数据DIN为逻辑值“0”的时候，输出电压DOUT被驱动到高电平VOH＝Vterm。当输入数据DIN为逻辑值“1”的时候，控制信号CTRL1和CTRL2的逻辑值分别为“1”和“0”，以便因为第一和第二驱动器DRV1和DRV2的导通状态，输出电压DOUT被驱动到低电平VOL＝Vterm-(I1+I2)*Rterm。但是，由于通道衰减A，输出数据DOUT的电压摆动为VOH＝Vterm-A，以及VL＝Vterm-(I1+I2)*Rterm+A。

第二种情况：输出数据DOUT从两个连续的高电平数据转换为低电平数据。

如图5种的类型II所示，在图4的实施例种，输出数据DOUT当输入数据DIN的逻辑值从两个连续的“0”向“1”(即，从两个连续的低电平数据转换为高电平数据)转换的时候，从两个连续的高电平数据向低电平数据转换。当输入数据DIN的逻辑值是两个连续的“0”的时候，锁存电路430的输出信号D1和D2为逻辑值“0”。参照图5种的虚线圆圈560。由于通道衰减从A变成了A-Δ1，两个连续的“0”的第二位的输出数据DOUT的高电平为VOH＝Vterm-A+Δ1。

当锁存电路430的输出信号D1和D2都是“0”的时候，NOR门451的逻辑值为“1”，以便第二控制信号CTRL2的逻辑值(或者电平)通过输入数据DIN的逻辑值来确定。例如，当输入数据DIN的逻辑值为“1”的时候，第二控制信号CTRL2的逻辑值为“1”，并且当输入数据DIN的逻辑值为“0”的时候，第二控制信号CTRL2的逻辑值为“0”。因此，在输入数据DIN中的从两个连续的“0”到“1”的转换使得第二控制信号CTRL2获得了高电平。

当锁存电路430的输出信号D1和D2为“0”的时候，NAND门441的逻辑值为“1”，以便第一控制信号CTRL1的逻辑值由输入数据DIN的逻辑值来确定。例如，当输入数据DIN的逻辑值为“1”的时候，第一控制信号CTRL1的逻辑值为“1”，并且当输入数据DIN的逻辑值为“0”的时候，第一控制信号CTRL1的逻辑值为“0”。

因此，如图5所示，当输入数据DIN从两个连续的“0”向“1”转换的时候，第一控制信号CTRL1和第二控制信号CTRL2处于高电平(即，逻辑值“1”)以便第一、第二和第三驱动器DRV1、DRV2以及DRV3处于导通状态，并且驱动I1+I2+I3的整个电流。因为整个电流I1+I2+I3，所以在输出结点NOUT的输出电压为Vterm-(I1+I2+I3)*Rterm。

参照图5中的虚线圆圈560，当输出数据DOUT为两个连续数据的高电平，并且随后转换到低电平的时候，第一、第二和第三驱动器DRV1、DRV2和DRV3导通，以便转换的范围从520(图5中的类型1的范围)增加到530。因此，在位时间中，输出数据DOUT达到大约VOL，并且减轻了转换时间中的歪斜。

即，当输出数据DOUT处于两个连续数据的高电平并且随后转换到低电平(例如，当输入数据DIN从两个连续的“0”转换到“1”的时候检测到的)的时候，由于ISI的输出数据DOUT中的输出电压变化Δ1510被另外的导通的第三驱动器DRV3补偿，从而输出数据DOUT的摆动为从VOH＝Vterm-A+Δ1到VOL＝Vterm-(I1+I2)*Rterm。

第三种情况：输出数据DOUT包括两个连续的低电平数据

如图5中的类型III所示，在图4的实施例中，当输入数据DIN包括两个连续的逻辑“1”(即，包括两个连续的高电平数据)的时候，输出数据DOUT包括两个连续的低电平数据。当输入数据DIN的逻辑值是两个连续的逻辑“1”的时候，锁存电路430的输出信号D1和D2变为逻辑值“1”。参照图5中的虚线圆圈550，由于通道衰减从A降低到A-Δ1，所以两个连续的“1”的第二位的输出数据DOUT的电平为VOL＝Vterm-(I1+I2)*Rterm-Δ1。

当锁存电路430的输出信号D1和D2是“1”的时候，NOR门451的逻辑值为“0”，从而无论输入数据DIN是什么，第二控制信号CTRL2的逻辑值为“0”。同样，NAND门441的逻辑值为“0”，从而第一控制信号CTRL1的逻辑值为“0”，无论输入数据DIN的逻辑值是什么。

结果是，在跟随两个连续的低电平输出数据的下一个输出数据DOUT之前，第一控制信号CTRL1的逻辑值改变为“0”，从而第二驱动器DRV2处在关断状态。总的下拉电流从I1+I2减小到I1。如图5中的虚线圆圈550所示，由于下拉电流的减小，输出数据DOUT的电平从Vterm-(I1+I2)*Rterm增加到Verm-I1*Rterm。在本发明的示例性实施例中，选择第二通道宽度尺寸，使得增加的输出数据电平等于Δ1。

因此，如果下一个输出数据DOUT是如图5所示的高电平数据，则因为输入数据DIN从逻辑“1”转换到“0”，所以第一驱动器DRV1变为处在关断状态。这驱动输出数据DOUT的输出电压从Vterm-I1*Rterm到Vterm。因为转换到高电平是从提高的低电平开始的，所以减轻了ISI的有害影响。

另一个NMOS实施例

图6示出了根据本发明的另一个NMOS开放漏极型输出缓冲器系统的实施例的电路图。在该实施例中，作为输入电压DIN的低电平表示逻辑“0”，作为输入电压DIN的高电平表示逻辑“1”，作为输出数据DOUT的低电平表示逻辑“1”，并且作为输出数据DOUT的高电平表示逻辑“0”。低电平意味着电压低到足以关断NMOS晶体管，并且高电平意味着电压高到足以导通NMOS晶体管。

如图6所示，NMOS开放漏极型输出缓冲器系统包括NMOS开放漏极型输出缓冲器600，具有输出焊盘POUT。输出焊盘POUT经过输出结点NOUT和通道460，经过终端电阻Rterm连接到电源Vterm(称为终端电源)。通道460表示，例如，总线，或者部分总线，通过它，包括开放漏极型输出缓冲器600的器件与其他器件(未示出)进行通信。

NMOS开放漏极型输出缓冲器600包括输出焊盘POUT，驱动器电路610，以及控制电路620。该输出结点NOUT位于通道460中的任何地方。输出结点NOUT的电压是输出焊盘POUT的电压。

控制电路620包括第一确定控制电路440、第二确定控制电路450、第三确定控制电路660、第四确定控制电路670和锁存电路630。控制电路620在时钟CLK的每个时钟边缘接收输入数据DIN，并且产生第一控制信号CTRL1、第二控制信号CTRL2、第三控制信号CTRL3以及第四控制信号CTRL4，以部分地控制驱动器电路610的操作。

锁存电路630包括第一锁存器631、第二锁存器632以及第三锁存器633。这些锁存器631、632和633是D型边缘触发触发器，并且在时钟CLK的每个时钟边缘锁存它们的输入D。第一锁存器631每个时钟CLK的时钟边缘锁存输入数据DIN并且输出第一输出信号D1。第二锁存器632在每个时钟CLK的时钟边缘锁存第一输出信号D1并且输出第二输出信号D2。第三锁存器633在每个时钟CLK的时钟边缘锁存第二输出信号D2并且输出第三输出信号D3。因此，对于当前的输入数据DIN，第一、第二和第三输出信号D1、D2和D3表示三个之前的输入数据DIN。

第一和第二确定控制电路440和450的操作和结构与上述关于图4的说明相同。因此，为了简明，在此不再重复这些电路的说明。

第三确定控制电路660包括NAND门661和AND门663。NAND门661的输入信号是锁存电路630的第一、第二以及第三输出信号D1、D2和D3。AND门663接收NAND门661的输出和输入数据DIN，并且产生第三控制信号CTRL3。

第三确定控制电路660在第一、第二和第三输出信号D1、D2和D3为逻辑“1”(在该实施例中的高电平)的时候产生低电平的第三控制信号CTRL3，并且无视输入数据DIN的当前逻辑值。当第一、第二和第三输出信号D1、D2和D3中的任何一个为逻辑“0”的时候(在该实施例中的低电平)，第三控制信号CTRL3的电平是根据输入数据DIN的逻辑值的。即，如果输入数据DIN具有逻辑值“0”，那么第三控制信号CTRL3为低电压，并且如果输入数据DIN为逻辑值“1”，那么第三控制信号CTRL3为高电压。

第四确定控制电路670包括NOR门671和AND门673。NOR门671的输入信号是锁存电路630的第一、第二和第三输出信号D1、D2和D3。AND门673接收NOR门671的输出和输入数据DIN，并且产生第四控制信号CTRL4。

第四确定控制电路670在第一、第二和第三输出信号D1、D2和D3为逻辑“0”并且输入数据DIN的逻辑值为“1”的时候产生高电平的第四控制信号CTRL4。当第一、第二和第三输出信号D1、D2和D3的逻辑值不都是逻辑值“0”或者输入数据DIN的逻辑值不是“1”的时候，第四控制信号CTRL4为低电压。

驱动器电路610包括第一驱动器DRV1、第二驱动器DRV2、第三驱动器DRV3、第四驱动器DRV4以及第五驱动器DRV5。驱动器DRV1-DRV5并联连接到输出结点NOUT和接地VSS之间。驱动器DRV1-DRV5根据输入数据DIN以及第一到第四控制信号CTRL1到CTRL4来控制输出结点NOUT的电平。

第一驱动器DRV1是具有第一栅极宽度尺寸的NMOS晶体管。NMOS晶体管的源极和漏极分别连接到接地VSS以及输出结点NOUT。第一驱动器DRV1的NMOS晶体管的栅极经过AND门415连接到输入数据DIN。AND门415将输入数据DIN与电源电压VCC逻辑与。因此，当包括开放漏极型输出缓冲器的器件关断的时候，第一驱动器DRV1关断。更具体的，但是，AND门415用作延迟，以便到达第一驱动器DRV1的门输入数据DIN分别从到达第二到第五驱动器DRV2到DRV5的第一到第四控制信号CTRL1到CTRL4偏移。

当输入数据DIN的逻辑值为“1”的时候，第一驱动器DRV1驱动第一下拉电流I1从输出结点NOUT到接地VSS。通过这种下拉操作产生的输出电压DOUT的电平为VOL＝Vterm-I1*Rterm。

第二和第四驱动器DRV2和DRV4是分别具有第二和第四栅极宽度尺寸的NMOS晶体管。第二和第四栅极宽度尺寸小于第一栅极宽度尺寸。第二驱动器DRV2的NMOS晶体管的源极、漏极和栅极分别连接到接地VSS、输出结点NOUT以及第一确定控制电路440的输出。第四驱动器DRV4的NMOS晶体管的源极、漏极和栅极分别连接到接地VSS、输出结点NOUT以及第三确定控制电路660的输出。

如上所述的参照图4的实施例，当第一控制信号CTRL1的逻辑值为“1”的时候，第二驱动器DRV2驱动第二下拉电流I2从输出结点NOUT到接地VSS。该下拉操作产生的输出电压DOUT的电平为VOL＝Vterm-I2*Rterm。同样，当第三控制信号CTRL3的逻辑值为“1”的时候，第四驱动器DRV4驱动第四下拉电流I4从输出结点NOUT到接地VSS。该下拉操作产生的输出电压DOUT的电平为VOL＝Vterm-I4*Rterm。

因此，当导通第一、第二和第四驱动器DRV1、DRV2和DRV4的时候，输出电压DOUT的电平变为VOL＝Vterm-I1*Rterm-I2*Rterm-I4*Rterm。在本发明的一个示例性实施例中，建立第一、第二和第四栅极宽度尺寸，以便在第一、第二和第四驱动器DRV1、DRV2和DRV4导通的时候获得的数据输出DOUT电压大致上等于在图1(a)中的现有技术中的开放漏极型输出缓冲器的输出数据的低电压VOL。如同从本申请的说明中可以理解的，为第一、第二和第四驱动器DRV1、DRV2和DRV4选择的栅极宽度尺寸是根据应用的开放漏极型输出缓冲器来建立的设计参数。如上参照图4所述，示例性的第二驱动器DRV2，在从导通状态向着关断状态转换中，当产生两个连续的低电压输出数据DOUT的时候，补偿ISI引起的额外的衰减。同样，第四驱动器DRV4的示例性实施例在从导通状态向着关断状态转换中，当产生三个连续的低电压输出数据DOUT的时候，补偿ISI引起的进一步的额外衰减。

第三和第五驱动器DRV3和DRV5是具有第三和第五栅极宽度尺寸的NMOS晶体管，它们小于第一栅极宽度尺寸。第三驱动器DRV3的NMOS晶体管的源极、漏极和栅极分别连接到接地VSS、输出结点NOUT以及第二确定控制电路450的输出。第五驱动器DRV5的NMOS晶体管的源极、漏极和栅极分别连接到接地VSS、输出结点NOUT以及第四确定控制电路670的输出。当第二控制信号CTRL2的逻辑值为高电压的时候，第三驱动器DRV3驱动第三下拉电流I3从输出结点NOUT到接地VSS。该下拉操作产生的输出电压DOUT的电平为VOL＝Vterm-I3*Rterm。当第四控制信号CTRL4的逻辑值为高电压的时候，第五驱动器DRV5驱动第五下拉电流I5从输出结点NOUT到接地VSS。该下拉操作产生的输出电压DOUT的电平为VOL＝Vterm-I5*Rterm。

通过上述参照图5的对于图4的实施例的讨论，根据本发明的开放漏极型输出缓冲器的示例性操作将已经理解了。即，第二和第三驱动器DRV2和DRV3是通过第一和第二控制电路440和450以上述讨论的参照图4的实施例的相同方式控制的。第四驱动器DRV4是通过第三确定控制电路660以与第一确定控制电路440控制第二驱动器DRV2相同的方式控制的，除了该控制是基于已经是三个连续输出数据(即，输入数据DIN中的三个连续的“1”)的低电平的输出数据DOUT。同样，第五驱动器DRV5是通过第四确定控制电路670以第二确定控制电路450控制第三驱动器DRV3的相同方式控制的，除了该控制是基于从第三高电平数据转换到低电平数据(即，从三个连续的“0”转换到输入数据DIN中的“1”)的输出数据DOUT的。

本发明被因此描述了，很明显，可以以很多方式来改变本发明。例如，本发明的PMOS实施例从上述的公开已经能够理解了。这种改变不能被视为超出了本发明的精神和范围，并且所有的这种发明对于本领域中的普通技术人员而言很明显是包括在本发明的范围内的。

Claims (19)

1.一种开放漏极型输出缓冲器，包括：

第一驱动器，根据输入数据选择性地将输出结点拉向低电压；

至少一个次级驱动器，具有第一和第二状态，每个次级驱动器在第一状态中将输出结点向着低电压拉，并且每个次级驱动器在第二状态中不将输出结点拉向低电压；以及

控制电路，确定何时在输出结点已经产生了至少两个连续的低电压输出数据，并且控制次级驱动器，以便当控制电路确定已经产生了至少两个连续的低电压输出数据的时候次级驱动器处于第二状态。

2.根据权利要求1的缓冲器，其中控制电路控制次级驱动器，以便当控制电路确定已经产生了至少两个连续的低电压输出数据的时候，次级驱动器在输入数据的下一个数据之前，处于第二状态。

3.根据权利要求2的缓冲器，其中：

至少一个次级驱动器包括第一和第二次级驱动器；并且

控制电路包括，

第一确定控制电路，确定何时已经产生了两个连续的低电压输出数据，并且控制第一次级驱动器，以便该第一次级驱动器在第一确定控制电路确定已经产生了两个连续的低电压输出数据的时候处于第二状态，以及

第二确定控制电路，确定何时已经产生了三个连续的低电压输出数据，并且控制第二次级驱动器，以便该第二次级驱动器在第二确定控制电路确定已经产生了三个连续的低电压输出数据的时候处于第二状态。

4.根据权利要求3的缓冲器，其中：

第一确定控制电路根据两个之前的输入数据确定何时已经产生了两个连续的低电压输出数据，并且根据该确定以及当前输入数据控制第一次级驱动器；以及

第二确定控制电路根据三个之前的输入数据确定何时已经产生了三个连续的低电压输出数据，并且根据该确定以及当前输入数据控制第二次级驱动器。

5.根据权利要求3的缓冲器，其中控制电路还包括：

锁存电路，存储三个之前的输入数据。

6.根据权利要求2的缓冲器，其中控制电路根据当前输入数据和至少两个之前的输入数据来执行所述的确定和控制操作。

7.根据权利要求6的缓冲器，其中控制电路包括：

锁存电路，存储两个之前的输入数据。

8.根据权利要求2的缓冲器，其中当控制电路没有确定已经产生了至少两个连续的低电压输出数据的时候，控制电路根据当前输入数据控制次级驱动器的状态。

9.根据权利要求2的缓冲器，还包括：

至少一个三级驱动器，具有第一和第二状态，每个三级驱动器在第一状态中将输出结点向着低电压拉，并且每个三级驱动器在第二状态中不将输出结点拉向低电压；以及其中

控制电路确定何时发生了从至少两个连续的高电压输出数据向着低电压输出数据的转换，并且控制三级驱动器，以便当确定了转换的时候，三级驱动器处于第一状态。

10.根据权利要求9的缓冲器，其中稳定的高电压输出数据是至少两个连续的高电压输出数据。

11.一种开放漏极型输出缓冲器，包括：

第一驱动器，根据输入数据选择性地将输出结点向着低电压拉；

至少一个次级驱动器，具有第一和第二状态，每个次级驱动器在第一状态中将输出结点向着低电压拉，并且在第二状态中每个次级驱动器不将输出结点拉向低电压；以及

控制电路，确定何时在输出结点发生了从至少两个连续的高电压输出数据向着低电压输出数据的转换，并且控制次级驱动器，以便当确定了转换的时候次级驱动器处于第一状态；

其中控制电路控制次级驱动器，以便当控制电路确定已经产生了至少两个连续的低电压输出数据的时候，次级驱动器在输入数据的下一个数据之前，处于第二状态。

12.根据权利要求11的缓冲器，其中稳定的高电压输出数据是至少两个连续的高电压输出数据。

13.根据权利要求11的缓冲器，其中

至少一个次级驱动器包括第一和第二次级驱动器；并且

控制电路包括：

第一确定电路，确定何时发生了从两个连续的高电压输出数据向着低电压输出数据的第一转换，并且控制第一次级驱动器，以便当确定了第一转换的时候，第一次级驱动器处在第一状态；以及

第二确定电路，确定何时发生了从三个连续的高电压输出数据向着低电压输出数据的第二转换，并且控制第二次级驱动器，以便当确定了第二转换的时候，第二次级驱动器处在第一状态。

14.根据权利要求11的缓冲器，其中控制电路根据当前输入数据和至少两个之前的输入数据来执行所述的确定和控制操作。

15.根据权利要求14的缓冲器，其中控制电路还包括：

锁存电路，存储两个之前的输入数据。

16.根据权利要求11的缓冲器，其中控制电路控制次级驱动器，以便在没有确定转换时，次级驱动器处在第二状态。

17.一种开放漏极型输出缓冲器，包括

具有至少第一和第二驱动器的驱动器电路，每个第一和第二驱动器将输出结点向着低电压拉；以及

控制电路，确定何时在输出结点已经发生了至少两个连续的低电压输出数据，并且当控制电路确定已经发生了至少两个连续的低电压输出数据的时候，控制驱动器电路来关断第一驱动器，以便第一驱动器不将输出结点拉向低电压，并且保持第二驱动器导通，以便第二驱动器将输出结点向着低电压拉。

18.一种开放漏极型输出缓冲器，包括：

具有至少两个驱动器的驱动器电路，用来将输出结点向着低电压拉；以及

控制电路，确定在输出结点已经发生了至少两个连续的低电压输出数据，并且控制驱动器电路，以便在输出结点的低电压输出数据在输出数据从低电压输出数据向着高电压输出数据转换之前，增加预定的电压。

19.一种开放漏极型输出缓冲器，包括：

具有至少两个驱动器的驱动器电路，用来将输出结点向着低电压拉；以及

控制电路，确定何时在输出结点发生了从至少两个连续的高电压输出数据向低电压输出数据的转换，并且控制驱动器电路，以便输出结点的电平比如果输出数据从高电压输出数据向着低电压输出数据转换降低得快；

其中控制电路控制次级驱动器，以便当控制电路确定已经产生了至少两个连续的低电压输出数据的时候，次级驱动器在输入数据的下一个数据之前，处于不将输出结点拉向低电压的状态。

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