CN1650521A - 功耗小并可阻塞错误传输的数字电平转换器 - Google Patents

功耗小并可阻塞错误传输的数字电平转换器 Download PDF

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Abstract

一种数字电平转换电路，包括：电平转换器件诸如高压MOS器件，以及反馈电路。所述电平转换器件被导通以进行输出转换，所述反馈电路获得指示已进行输出转换的反馈信号或确认信号并根据反馈信号截止所述电平转换器件，从而减少功耗。一种数字电平转换电路，包括：两个n沟道器件和两个p沟道器件，还可包括感应/防止电路，感应何时大于阈值的电流流过同一沟道类型的所述第一和第二器件两者，并防止输出转换。能够避免由于偏移电压的快速改变引起的错误传输。数字电平转换电路中的控制电路可包括反馈电路和感应－防止电路。另外，所述电平转换器件可被连接为交叉确认方案，其中器件不从由它提供确认信号的器件接收确认信号，这可以避免两个器件的互抵。对于每一个器件，所述控制电路可包括反馈检测电路，为每个器件识别反馈信号，使响应来自于另一器件的非确认信号而停止传输的器件重新启动成为可能。

Description

功耗小并可阻塞错误传输的数字电平转换器
发明背景
1. 发明领域
本发明涉及一种数字电平转换器电路，其具有可减少功耗或阻塞由于偏移电压的快速改变而产生的错误传输的电路。
2. 相关技术描述
数字电平转换电路通常将在低电压输入电源VDD产生的数字信号转换为可从低输入电压偏移到快速改变的相对高的电压的数字信号。该数字电平转换器的功能在图1A和图1B被示出，其中未转换电路10(图1A)可与被转换电路12(图1B)相比较。
如图1A所示，在未转换电路10中，电压电源20为数字电路22提供相对于“地”的低电压VDD。例如，VDD可以是1V和15V之间任何适当的固定电压。如方框24所示，数字电路22则在其输出端(I/O)上提供在0V和VDD之间切换的数字信号。
如图1B所示，在被转换电路12中，电压电源30类似地为数字电路32提供数字变化的电压VDDH，但是该电压被从“地”偏移了由连接在来自电压电源30的“地电压”和“地”之间的偏移电压电源34所确定的电平。偏移电压电源34是快速的、高的电压源，其提供VOFFSET。结果，数字电路32在I/O处提供经过电平转换的数字信号，如方框36所示，该信号在VOFFSET和VOFFSET+VDDH之间切换。
集成数字电平转换器通常由高电压N-沟道金属氧化物半导体(MOS)器件实现，用以将信号从低端(low side)转换到高端(high side)。要在另一方向转换，则需要P-沟道器件。
集成数字电平转换器存在两个主要问题：功率损耗和由于VOFFSET的快速改变而产生的错误传输(也被称作“dv/dt问题”)。
在集成电路(IC)中，VOFFSET可高达1200V。因此，在导通时，即使高电压电平转换晶体管仅仅降低相对较小的1mA的电流，功率损耗就可达到1.2W，这是IC中将耗损的非常大的功率。过去是通过在信号转换时只传输短脉冲、对这些脉冲进行电平转换、并随后使用这些处于转换了的电压电平的脉冲来重建信号从而解决功耗问题的。通过图2可理解dv/dt问题，图2示出了高电压电平转换N沟道晶体管50，其通过阻值为R的电阻52连接到输出信号线。晶体管50带有值为C的寄生电容54。因此，在VOFFSET的快速上升沿期间，晶体管50通过的电流为I＝C*dv/dt。结果，类似脉冲的电压VT＝R*C*dv/dt将短暂地出现在电阻54上。如果VT超过了阈值电压(所传输的信号在此电压上被感测到)，就会发生错误。
为解决该dv/dt问题，现有技术提出了三种解决方案。第一种解决方案是在传输期间使用大于dv/dt电流的电流脉冲。然而，对于非常快速的dv/dt，(例如10V/nS)，所需的电流将非常高以至于功耗变得不切实际。
第二种解决方案使用了过滤器，该过滤器可消除所有延续时间小于设定值的转换脉冲。该解决方案根据这样的事实：如果VOFFSET的派生物(derivative)小于某一特定的值，则错误电流受到限制并且不会发生错误。如果派生物大于该值，则错误可能发生，但是派生物的持续时间却小于时间周期(dv/dt)*(VOFFSET(max)-VOFFSET(min))。例如，过滤器可消除持续时间小于该时间周期加上保护性递增时间的所有脉冲。该解决方案有三个主要缺点：首先，传输脉冲的持续时间太长以至于功耗很大；第二，即使信号是好的，错误过滤器也会引入延迟；第三，如果保护性递增时间不够大，错误可能在慢dv/dt上传输。
dv/dt问题的第三种解决方案使用了差动传输(differential transmission)。在该解决方案中，dv/dt错误电流作为两个相同电平转换晶体管漏极上的“公共模式”信号而被消除，同时好的信号只通过一个晶体管提供电流，因而是一个“差动的”信号。
发明内容
本发明提供一种减轻功耗问题的新的数字电平转换电路。该新电路包括反馈电路，其可获得反馈或“确认”信号，并可响应该信号而关闭电平转换器件，以限制它的导通时间。该确认信号指出该器件已进行了输出转换。因为电平转换器件的“导通”时间可显著缩短，作为该技术的结果，功耗可被大大减少。
所述反馈电路可由反馈器件实现，在电平转换器件进行了它的输出转换时，反馈器件可通过导通而提供确认信号。两个器件中的一个可以是n沟道器件而另一个可以是p沟道器件。例如，这些器件可以是高电压NMOS和PMOS晶体管。
除减少功耗外，根据传输速度的改变(例如来自过程或温度的改变)，该确认信号的时序可以按照自适应的方式改变。
另外，所述新电路可在没有过滤器的情况下实现，从而克服了过滤器延迟的问题。
为缓解dv/dt问题，本发明的数字电平转换电路使用差动电路，其采用了两个p沟道器件和两个n沟道器件以及避免两个相同沟道类型的晶体管同时传输的传输协议。该新电路包括感测/防止电路，所述感测/防止电路可感测出大于阈值的电流何时流过同一沟道类型的两个器件(如在dv/dt导致电流流过两个器件的寄生电容时将发生的那样)，作为响应，该感测/防止电路可以防止传输。例如，该感测/防止电路能防止另一沟道类型的器件接收到它们的导通信号。
所述感测/防止电路可包括感测逻辑部分，其能够在仅当电流流过同一种沟道类型的两个器件的串连电阻时提供防止传输信号。该感测/防止电路包括防止传输逻辑部分，其接收防止传输信号，并根据防止传输信号抑制其他沟道类型的器件接收导通信号。
本发明的数字电平转换电路带有两个N沟道和两个P沟道器件，它优选地进一步包括控制电路，用以控制各个器件何时接收其导通信号。该控制电路可包括上述的反馈电路和感测/防止电路。
在另一方面，本发明避免了可由导通信号引起的时序问题。
如果一个器件的导通信号被接收，同时感测/防止电路因为dv/dt超过阈值而禁止传输，则可能发生一种时序问题。为避免该问题，感测/防止电路可以为每个器件包含一个存储单元，该存储单元保存导通信号或传输脉冲，直到防止信号结束并接到该器件的确认信号为止。直到电流由于dv/dt而再次降到阈值以下之前，这种情况都不会发生。
如果一个n沟道器件和一个p沟道器件同时开始传输，则可能发生第二种时序问题。为避免该问题，反馈电路可提供这样一种方案，其中，用于同一沟道类型的每个器件的确认信号来自其他沟道类型的器件之一，但没有器件从由它提供确认信号的器件接收确认信号。例如，如果第一和第二n沟道器件是n1和n3，第一和第二p沟道器件是p1和p3，那么n1能为p1提供确认信号，p1为n3提供确认信号，n3能为p3提供确认信号，p3能为n1提供确认信号。
在这种方案中，两个同时传输的器件中的一个将停止传输。因为它将从其他器件接收高信号，但该信号是传输信号，而不是确认信号。为解决该更进一步的问题，控制电路还可包括反馈检测电路，用于从传输信号中区分出确认信号。这使得停止传输的器件响应传输而重新启动成为可能。
在下面结合附图的描述中，本发明的其他特性和优点将变成显显而易见。
附图的简要说明
图1A示出了未转换数字电路，图1B则示出了电平被转换的数字电路；
图2示出了通过晶体管的电流如何因偏移电压的改变而产生错误传输的示意电路图；
图3示出了带有可获得确认信号由此关闭电平转换晶体管的电路的数字电平转换电路的示意电路图；
图4示出了带有可感测出大于阈值的电流何时流过两个p沟道电平转换晶体管，并可由此防止两个n沟道电平转换晶体管导通的电路的数字电平转换电路的示意电路图；
图5示出了在带有两个p沟道和两个n沟道器件的交叉确认方案中如何提供确认信号；
图6示出了包括图3-5所示特性的数字电平转换电路的局部的电路图。
优选实施例的详细描述
图3示出了本发明的数字电平转换电路70的有关部件，其中反馈信号(本文称作″确认″信号)被用于显著减少电平转换器件(例如高电压MOSFET或其他适当器件)的功耗。器件被导通并保持导通状态直到它接收到确认信号为止，此时器件被截止。
在图3中，电路70在线路72上提供电平转换输出信号，如图1所示，线路72可提供从VOFFSET到VOFFSET+VDDH变化的信号。电路70包括在线路72和地面之间的两条电流通路：在一条电流通路中，电平转换n沟道晶体管82与电阻84串连在节点80和“地”之间；在另一电流路径中，p沟道晶体管92与电阻94串连在节点90和“地”之间。晶体管92的栅极连接在晶体管82和电阻84之间以接收节点96的电压。举例来说，晶体管82和92通常为高电压(HV)MOSFET(金属氧化物半导体场效应管)，但可使用任何合适的其他器件来实现电路70。
如图所示，晶体管82是将信号从低向高转换的电路70的一部分；晶体管92是将信号从高向低转换的电路的一部分。因而，为将信号从低向高转换，晶体管82导通。如将看到的，在晶体管82导通时，它将维持导通直到接收到确认信号为止。
电路70还包括获得确认(ACK)信号以为晶体管82提供反馈的电路。ACK信号在晶体管92和电阻94之间的节点100处获得，并提供给SR触发器102的R输入引线。触发器102的S输入引线被连接以接收由传输脉冲104所示出的使晶体管82导通的信号，Q输出引线与晶体管82的栅极连接。
可从电路70的工作中了解ACK信号截止晶体管82的方式：当传输脉冲104对触发器102置位(set)时，它的Q输出变高以导通晶体管82，从而使电流能从线路72通过电阻84和晶体管82到流到“地”。作为该电流的结果，电阻84上的电压升高。如转换脉冲106所示，这将导致在线路72上的输出信号的转变，同时节点96上的电压相对于线路72下降。因此，晶体管92的栅极的电压比线路72的电压低，从而导通了晶体管92。晶体管92因而检测到输出转变已被接收。
当晶体管92导通时，电流可从线路72通过晶体管92和电阻器94流入地。作为该电流的结果，电阻94上的电压升高。因此，先前为“地”的节点100的电压升高以提供ACK信号。该ACK信号使触发器102复位(reset)，Q引线因此变低，使晶体管82截止，阻止了通过电阻84的电流，并因而截止了晶体管92。这样结束了功耗。
因此晶体管82只在稍稍多于在两个方向传输所需要的最小时间(即：将输出信号从低端传输到高端所需的时间加上将ACK信号从高端传回低端所需的时间)加上控制晶体管82和92的快速低电压逻辑部分的开关时间之和的时间内“导通”。晶体管92的导通时间可被减少到少于晶体管82的导通时间。结果，在传输周期期间内消耗的能量比常规的电平转换电路进行传输所需的最少能量减少了3到4倍。
图3中的实施方案的有利之处在于，它是自适应的：如果因素(例如过程或温度)改变了电路70中的传输速度，ACK信号的时序相应改变。功耗可能波动，但是它将保持为最小必需值的最小倍数。本发明的实施方案可有利地获得这种结果而在传输的开始和信号的接收之间没有过滤器延迟；唯一不可避免的延迟是固有的电平-转换器延迟。
图4示出了本发明的数字电平转换电路120的有关部件，该数字电平转换电路120通过感测指明了“嘈杂的”dv/dt的状态并据此防止传输，从而减轻了dv/dt问题。
在图4中，电路120在线路122上提供输出信号，如波形124所示，由于VOFFSET的改变，线路122上的电压升高。电路120包括在线路122和“地”之间的由两个p沟道通路和两个n沟道通路形成的差动电路。该p沟道通路包括分别与电阻134和136串连的p沟道晶体管130和132(P1和P3)。n沟道通路包括分别与电阻144和146相串连的n-道晶体管140和142(N1和N3)。在相同沟道类型的两个晶体管的栅极处的输入信号遵守一种协议，即，两个晶体管从不同时导通。
电路120还包括强化传输协议的电路，用以防止相同沟道类型的两个器件同时错误传输。图4只示出了在电路120的低端工作并感测P沟道通路的电路--类似电路也可感测n沟道通路并为p沟道晶体管130和132提供导通信号(适当时也可相反)。
晶体管130和132分别带有寄生电容150和152，所以在线路122上的非零dv/dt期间，电流流过晶体管130和132，并在电阻134和136上产生电压。与门(AND)160被连接以接收节点162和164上的电压。如果线路122上的dv/dt足够高，则节点162和164的电压都将超过阈值，以对与门160输入“高”，与门160的输出也将变高，从而指示出与门160感测到了有超过阈值的电流通过晶体管130和132。
非门161翻转与门160的输出，与门163和166分别接收该反相输出。与门166还接收用于晶体管140的栅极的输入信号，而与门163则接收用于晶体管142的栅极的输入信号。这些输入信号可以是任何适当的信号，只要他们服从上述协议并且不会使两个晶体管同时导通即可。
当与门160的输出变高时，与门163和166都从非门161收到了低信号，由此防止了晶体管140和142接收导通信号。因此，参考图3的描述，晶体管140和142不能提供输出转换，并且也不能提供ACK信号。与参考标号170所指出的虚线内的逻辑电路相似的逻辑电路被配置于高端(但在图4中未示出)，用以感测通过晶体管140和142的超过阈值的电流，并据此防止晶体管130和132进行输出转换和提供ACK信号。
因此，在嘈杂的dv/dt状态期间，所有的传输都是被禁止的，并且也不发生功率损耗。如下面将更充分的描述的那样，将被电平转换的输入信息被存储直到嘈杂的dv/dt事件结束为止。
电路120的低端和高端的电流感测阈值之间可能发生失配。例如，高端可能检测到高dv/dt，而低端没有。这是因为p沟道器件的寄生漏极电容比n沟道器件的小，或因为其他原因而使低端电流感应阈值更高。但这将不会导致输入信号到输出信号的转换错误，因为要继续传输，两端都必须是开启的。作为替代，更进一步的转换被简单地延迟。如果当非传输端检测到了高dv/dt时，而当前的传输端未检测到它，传输端的HV MOS晶体管中的一个导通，但不接收来自非传输端的ACK信号。电路120正确操作，但是一些功率会被损耗在一个晶体管中，直到高dv/dt事件结束并收到了ACK信号为止。
图4的技术采用四个HV MOS晶体管并因此占用了大量的硅。然而，这四个晶体管一起可传输由低到高和由高到低的四种不同的信号转换。
图5示出了用于在图4所示P1、P3、N1和N3之间提供ACK信号以避免互抵(standoff)的一种方式。如果晶体管向另一晶体管提供ACK信号并从该晶体管接收ACK信号，则可能出现互抵的情况。例如，如果P1和N1交换ACK信号，两者可能同时收到导通信号并因此他们也将同时相互提供ACK信号。这是可能的，因为在上述协议下，电路120的高低端可能不是同步的，同时导通的信号只在一边被禁止，即P1和P3不能同时导通，N1和N3也不能。至于P1和N1之间，在转换进行之前，每一个都能提供ACK信号以截止对方，结果导致了其中不能完成传输的互抵。不进行调整，电路120将不能检测丢失的传输。
在图5的交叉确认方案中，可以避免互抵，因为每个晶体管从不由它提供ACK信号的晶体管接收ACK信号。因此，电路120能检测由于同时的导通信号导致的传输错误。例如，如果P1和N1同时导通，P1很快截止，因为它从N1收到ACK信号，而N1则继续导通直到它在当P3由于N1的输出转换而导通时从P3收到ACK信号为止。同时，高端的附加电路能检测到P1的输出转换没有进行。在P3为N1提供ACK信号时，电路能够响应该ACK信号而导通P1以开始新的输出转换。这样，虽然在时间上有一延迟，但它却可使P1正确传输。
图5所示的交叉确认方案仅仅是避免互抵的一种可能方案。另一等效的简单方案是简单地将图5所示的每个箭头反向。
上述技术可从图6更充分地理解，图6示出了包括了图3-5所示特征的电平转换电路180的局部。
图6中的电路为在图5中标识为N3的n沟道晶体管182的栅极提供导通信号。进行了轻微调整(例如为了p-沟道器件)的类似电路可以为图5所示方案中的N1、P1和P3提供导通信号。
如图4中对门160和163的描述，与非门184感测到通过P1和P3的超过阈值的电流，与门186防止N3传输和提供ACK信号。与图4的非门161的输出相对应，与非门184的输出是与门186的一个输入，并只在高dv/dt期间为低，以禁止N3工作。与门186的其他输入因而可被称作N3的导通信号，并且图6中的其余电路确定是否导通N3，并做出响应以传输脉冲或为P3提供ACK信号。
首先，触发器190(FFN3)与相关电路一起应用涉及到图3中的ACK信号和图4中的电流感测的相对复杂的条件。来自P1的信号(根据图5，它可能是ACK信号)是与门的一个输入，与门的另一输入是在高dv/dt期间为低的与非门184的输出。因此，当P1提供高输出而dv/dt为低时，FFN3复位。在dv/dt为高或P1提供低输出时，FFN3可被或门194的高输出所置位(set)。当N3收到如脉冲196所示的传输脉冲时，这种情况可能发生。
如果与门200的输出为高，即使在没有收到传输脉冲时，或门194输出也将变高。沿上文所提及的路线，触发器202存储信息以避免与接收来自N1的ACK信号的P1互抵。在P1提供高信号并且dv/dt为低时，根据门192的高输出，FFN3被复位。然而，由于通过FFN3的传播延迟，与门204的两个输入可保持瞬时的高，所以如果FFN3在复位之前被置位，则触发器202被置位以指明N3的传输被来自P1的高信号停止，该高信号既可以是ACK信号或经由P1的传输信号。触发器202保持置位直到来自P1的高信号结束为止。此时，当非门206的输出变高时，触发器202复位。
当触发器202被置位，它的Q引线为与门200提供高信号，门200另一输入是N1的栅极信号，当N1提供高输出信号时，该栅极信号为高。在上述的协议下，当N3传输时，N1将不传输，所以在触发器202被置位时，来自N1的高信号必然是ACK信号。进一步，如果N1为P1提供ACK信号，那么来自P1的高信号不是ACK信号而是根据输入传输脉冲的传输信号。如果与门200检测到来自P1的高信号是传输信号，它提供高输出。由于通过触发器202的传播延迟，当来自P1的高信号结束时，与门200继续短暂地提供高输出，从而置位FFN3，所以N3又可以进行传输直到从P1收到ACK信号为止。换句话说，与门200利用P1在传输信号中识别出ACK信号，并且如果来自P1的高信号是传输信号而不是ACK信号时，则重新开始由N3传输。
第二，与门210与相关的电路一起适用一种条件以保证N3为P3提供合适的ACK信号。除非N1正在传输，当P3提供高输出时，该条件被满足。如果N1正在传输，来自P3的高输出必然是用于N1的ACK信号。由N1的传输在触发器212(FFN1)被置位之后开始，其中FFN1是用于N1的FFN3的对应物(counterpart)。但是如果FFN1按照上述方式快速复位(reset)以避免与P3互抵，缓慢降落快速上升的非反相延迟(noninverting delay)214不提供高输出，因而非门216不提供低输入到与门210。除了当非门216提供低输入时之外，与门210简单地提供P3的输出(来自与门210的输出)，指明N3应为P3提供ACK信号。
最后，如果FFN3被置位或与门210提供了高输出，则或门220向与门186提供N3的导通信号。
图6中的电路与用于N1、P1和P3的对应电路一同起到了控制电路的作用，用以控制各个器件何时接收其导通信号。控制电路的一些部件起到了如上所述的反馈电路的作用。一些部件起到上述的感测/防止电路的功能；并且由于每个器件还从进行传输的器件接收反馈信号，如上面关于与门200和相关部件的描述，控制电路可包括从传输中识别反馈信号的部件。
虽然本发明是结合其特定实施例描写的，对本领域的技术人员来说，许多其他的变化和调整和其他的应用将是显而易见的。因此声明，本发明不限于本文的特定说明，而只受所附权利要求的限制。

Claims (21)

1.一种用于提供电平转换输出信号的数字电平转换电路，所述电路包括：
电平转换器件，其被导通以进行输出转换；以及
反馈电路，其获得指示所述电平转换器件已进行输出转换的反馈信号并根据所述反馈信号使所述电平转换器件截止。
2.根据权利要求1所述的数字电平转换电路，其中所述电平转换器件接收用于导通所述器件的导通信号以进行输出转换。
3.根据权利要求1所述的数字电平转换电路，其中输出信号电压范围从偏移电压扩充到上部电压，所述上部电压为所述偏移电压和固定电压之和；所述偏移电压改变迅速。
4.根据权利要求1所述的数字电平转换电路，其中所述反馈电路包括反馈器件，所述反馈器件通过在所述电平转换器件进行输出转换时导通以提供所述反馈信号。
5.根据权利要求4所述的数字电平转换电路，其中所述电平转换器件和所述反馈器件之一为n沟道器件而另一器件为p沟道器件。
6.根据权利要求5所述的数字电平转换电路，其中所述n沟道和p沟道器件为高压金属氧化物半导体晶体管。
7.一种用于提供电平转换输出信号的数字电平转换电路，所述电路包括：
第一和第二n沟道器件，其根据导通信号进行输出转换；每个所述导通信号使所述n沟道器件中的一个导通以进行输出转换；所述第一和第二n沟道器件不同时接收导通信号；
第一和第二p沟道器件，其根据导通信号进行输出转换；每个所述导通信号使所述p沟道器件中的一个导通以进行输出转换；所述第一和第二p沟道器件不同时接收导通信号；以及
感测/防止电路，其感测出大于阈值的电流何时流过同一沟道类型的所述第一和第二器件，并据此防止输出转换的执行。
8.根据权利要求7所述的数字电平转换电路，其中所述n沟道和p沟道器件为高电压金属氧化物半导体晶体管。
9.根据权利要求7所述的数字电平转换电路，其中所述感测/防止电路通过防止所述另一种类型的所述第一和第二器件接收导通信号以防止输出转换。
10.根据权利要求7所述的数字电平转换电路，其中所述每个同一种沟道类型的器件带有与其串连的电阻，每个器件和它的串连电阻串连在输出信号线和公共电压之间；所述感测/防止电路包括感测逻辑部分，其从第一和第二节点接收电压，并提供防止信号以防止进行输出转换；所述第一节点在所述第一器件和它的串连电阻之间，所述第二节点在所述第二器件和它的串连电阻之间，所述感测逻辑部分仅在当所述第一和第二节点的电压指明电流正在流经所述第一和第二器件两者的串连电阻时才提供防止信号。
11.根据权利要求10所述的数字电平转换电路，其中所述感测/防止电路进一步包括防止逻辑部分，其接收所述防止信号并据此防止所述另一种沟道类型的所述第一和第二器件接收导通信号。
12.根据权利要求11所述的数字电平转换电路，其中所述感测逻辑部分包括被连接以接收所述第一和第二节点的电压的与门和在所述与门的输出端上的非门，并且所述防止逻辑部分包括第一和第二与门，每个所述与门被连接以接收来自所述非门的防止信号，所述第一与门还接收用于另一沟道类型的所述第一器件的导通信号，所述第二与门还接收用于另一沟道类型的所述第二器件的导通信号。
13.根据权利要求11所述的数字电平转换电路，其中所述感测逻辑部分包括被连接用以接收所述第一和第二节点的电压的与非门以及被连接用以从所述与非门接收防止信号的与门，所述与门还接收用于另一沟道类型的所述第一器件的导通信号。
14.一种用于提供电平转换输出信号的数字电平转换电路，所述电路包括：
第一和第二n沟道器件，其根据导通信号进行输出转换；每个导通信号导通所述n沟道器件中的一个以进行输出转换；所述第一和第二n沟道器件不同时接收导通信号；
第一和第二p沟道器件，其根据导通信号进行输出转换；每个导通信号导通所述p沟道器件中的一个以进行输出转换；所述第一和第二p沟道器件不同时接收导通信号；以及
控制电路，它用于控制每个器件何时接收其导通信号；所述控制电路包括：
反馈电路，它为每个器件获得指示所述器件已进行输出转换的反馈信号并根据所述反馈信号停止所述器件的导通信号；以及
感测/防止电路，其用于感测大于阈值的电流何时流过同一沟道类型的所述第一和第二器件，并据此防止输出转换。
15.根据权利要求14所述的数字电平转换电路，其中所述n沟道和p沟道器件为高电压金属氧化物半导体晶体管。
16.根据权利要求14所述的数字电平转换电路，其中所述感测/防止电路通过使另一种沟道类型的所述第一和第二器件延迟接收导通信号来防止输出转换；所述感测/防止电路还为每一个器件进一步包括存储单元，所述存储单元保存所述器件的导通信号直到所述防止信号结束并且所述器件的反馈信号被接收到为止。
17.根据权利要求14所述的数字电平转换电路，其中所述感测/防止电路还为每一个器件进一步包括存储单元，所述存储单元保存所述器件的传输脉冲直到所述防止信号结束并且所述器件的反馈信号被接收到为止。
18.根据权利要求14所述的数字电平转换电路，其中所述反馈电路为同一种沟道类型的各个器件获得来自另一种沟道类型的器件之一的反馈信号，而不会使器件从由它提供反馈信号的器件接收反馈信号。
19.根据权利要求18所述的数字电平转换电路，其中所述第一n沟道器件提供所述第一p沟道器件的反馈信号，所述第一p沟道器件提供所述第二n沟道器件的反馈信号，所述第二n沟道器件提供所述第二p沟道器件的反馈信号，所述第二p沟道器件提供所述第一n沟道器件的反馈信号。
20.根据权利要求18所述的数字电平转换电路，其中所述控制电路进一步包括：
反馈检测电路，其为每个器件从传输信号中识别出反馈信号。
21.根据权利要求17所述的数字电平转换电路，其中用于器件的所述反馈检测电路包括与门，在其它器件响应传输而接收反馈信号时，所述与门确定来自所述另一器件的信号是否被接收到。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740833B (zh) * 2008-11-19 2015-03-25 三美电机株式会社 二次电池的过电流保护电路
CN106685391A (zh) * 2016-12-30 2017-05-17 合肥恒烁半导体有限公司 电平转换电路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044699B1 (en) 2010-07-19 2011-10-25 Polar Semiconductor, Inc. Differential high voltage level shifter
DE102010034510A1 (de) 2010-08-16 2012-02-16 Atmel Automotive Gmbh Schaltung zur Überwachung von in Reihe geschalteten Akkumulatorzellen
US8633745B1 (en) 2012-08-30 2014-01-21 Allegro Microsystems, Llc Circuits and related techniques for driving a high side of a half bridge circuit
WO2016084995A1 (ko) 2014-11-26 2016-06-02 주식회사 실리콘웍스 개선된 시간 응답 특성을 가지는 패스 스위치 회로 및 그 제어 방법
KR102290171B1 (ko) 2015-01-13 2021-08-17 주식회사 실리콘웍스 개선된 시간 응답 특성을 가지는 레벨 시프터 회로 및 그 제어 방법
US10230356B2 (en) 2017-02-27 2019-03-12 Allegro Microsystems, Llc High-side output transistor circuit
CN107508590A (zh) * 2017-06-28 2017-12-22 西安电子科技大学 电平移位电路
CN107579728B (zh) * 2017-08-14 2020-02-14 西安电子科技大学 采用电荷泵的功率场效应管的驱动电路
EP3979498A1 (en) 2020-09-30 2022-04-06 NXP USA, Inc. Level shifter circuit with integrated feedback circuit and dc-dc converter

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656373A (en) * 1984-11-26 1987-04-07 Rca Corporation High-speed voltage level shift circuit
IT1221251B (it) * 1988-02-25 1990-06-27 Sgs Thomson Microelectronics Circuito mos per il pilotaggio di un carico dal lato alto della alimentazione
US5018041A (en) * 1989-06-16 1991-05-21 National Semiconductor Corp. Circuit for internal current limiting in a fast high side power switch
JP3152867B2 (ja) * 1995-08-25 2001-04-03 株式会社東芝 レベルシフト半導体装置
US6043698A (en) * 1997-11-03 2000-03-28 Arm Limited Voltage level shifter
JP2001196906A (ja) * 2000-01-14 2001-07-19 Mitsubishi Electric Corp 保護回路、パルス発生回路および駆動回路
US6362679B2 (en) * 2000-02-23 2002-03-26 Tripath Technology, Inc. Power device driver circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740833B (zh) * 2008-11-19 2015-03-25 三美电机株式会社 二次电池的过电流保护电路
CN106685391A (zh) * 2016-12-30 2017-05-17 合肥恒烁半导体有限公司 电平转换电路

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