CN101740097A

CN101740097A - 数据传输系统

Info

Publication number: CN101740097A
Application number: CN200910222016A
Authority: CN
Inventors: 张大中
Original assignee: Dongbu Electronics Co Ltd
Current assignee: DB HiTek Co Ltd
Priority date: 2008-11-14
Filing date: 2009-11-13
Publication date: 2010-06-16
Also published as: KR100967481B1; US7924055B2; KR20100054578A; TW201019665A; US20100124298A1

Abstract

本发明提供一种数据传输系统，其包括：发射器，通过在传输数据时使用差分电压驱动方式进行操作以及在转换间隔期间通过使一对传输线的电位相等而使用共用电压驱动方式进行操作，来抑制耦合噪声；以及接收器，通过所述一对传输线连接至所述共用，并通过感测来自所述一对传输线的信号中的电压差来恢复数据。

Description

数据传输系统

技术领域

本发明涉及一种数据传输系统。

背景技术

当通过在两个或多个半导体芯片之间连接的传输线(transmission line)传输数据时，通常采用两种方式。

第一种方式将数据信号转换成电流强度的差值，并传输输出至传输线该电流强度的差值。

第二种方式在发射侧将数据转换成电压差，在传输线上运送(carry)电压差，在接收侧检测电压差，并恢复数据。

上述电压驱动方式可被划分为单电压驱动方式和差分电压驱动方式(differential voltage driving scheme)，其中该单电压驱动方式根据用于接收一个比特数据的线的数量对每个数据分配一根传输线，并提供该数据作为电压值的幅值，该差分电压驱动方式对每个数据分配两个传输线，并将该数据作为传输线的电压值的支配成分(dominance)。

与单电压驱动方式相比，差分电压驱动方式显著地降低了由于传输信号的噪声导致的失真，然而差分电压驱动方式的问题在于：在传输线之间产生干扰现象并且传输线中的寄生电容成分增加了。

尤其是，发射侧的输出端设置有金属氧化物半导体(MOS)开关以将逻辑信号的电平降低为小信号，并将逻辑信号提供为高或低。然而，MOS开关倾向于具有大的寄生电容，这导致了传输线中出现的寄生电容成分。

因此，输入逻辑信号导致输出小信号中产生耦合噪声，从而造成输出信号的失真。因此，输出信号的触发时间长并且传输速度降低。另外，耦合噪声电压被有差别地(differently)引入差分电压端，使得共模电压波动。

发明内容

本发明的一实施例提供了一种数据传输系统，其能够降低由于晶体管的MOS开关中的寄生电容导致的信号耦合噪声。本发明实施例可缩短信号的转换时间并与噪声电压相匹配，从而能够抑制共模电压的波动。

根据一实施例的数据传输系统包括：共用，通过在传输数据时根据差分电压驱动方式进行操作以及在转换间隔期间通过使一对传输线的电位相等而根据共用电压驱动方式(common voltage driving scheme)进行操作，来抑制耦合噪声；以及接收器，通过一对传输线连接至所述共用，并通过感测来自所述一对传输线的信号中的电压差来恢复数据。

附图说明

图1为包括根据本发明实施例的数据传输系统的主要组件(schematiccomponent)的方框图。

图2为包括根据本发明实施例的数据传输系统中的预驱动器和边缘遮蔽电路的主要组件的方框图。

图3为图示出根据本发明该实施例的数据传输系统中处理的信号形式的时序图。

具体实施方式

将参见附图详细地描述根据本发明实施例的数据传输系统。

在下文中，将省略对相关的公知功能的详细描述或者在描述本发明时不必要地模糊本发明主题的结构。因此，仅描述与本发明的技术构思之间直接相关的核心组件。

图1为根据本发明实施例的数据传输系统的方框图。图2为提供根据数据传输系统的实施例的共用100的预驱动器110和边缘遮蔽电路(edgemasking circuit)120的更详细视图的方框图。

另外，图3为图示出根据本发明实施例的数据传输系统中处理的信号形式的时序图。

参见图1，根据实施例的数据传输系统包括共用100和接收器200。

共用100为执行输出缓冲功能的组件。共用100被配置为包括：预驱动器110、边缘遮蔽电路120、第一电流源122、第二电流源123、第一晶体管131、第二晶体管132、第三晶体管133、第四晶体管134、第一电阻器135、第二电阻器136以及开关电路140。

根据实施例的数据传输系统依据差分电压驱动方式运作。因此，通过共用100的一个端子输出的信号经由接收器200、通过共用100的第二终端返回至共用100，并流入共用100的接地端侧。

用于参考，在差分电流驱动方式的情况下，从共用发射的信号流入接收器的接地端侧，接收器包括电路(例如镜像电路)，用于将当时的电流转换成电压并通过电压差来识别数据。

根据实施例的接收器200包括：接收转换器、发射转换器以及差分放大器，其中该接收转换器产生输入信号的电压，该发射转换器产生将要输出回到共用100的信号的电压，该差分放大器运作并将所产生的两个电压之间的电平差放大以感测两个信号线之间的电压差。

根据实施例的数据传输系统的技术构思的关注点在于改进共用的结构和运作，因此将省略对接收器200的详细描述。

参见图1，运行预驱动器110，从而逻辑电路可以使数据逻辑信号充分摆动(fuly swing)。当例如从处理器发射逻辑数据(在下文中，将其称为“逻辑信号”)时，预驱动器110通过执行缓冲功能来完成此功能。

另外，在从一个状态转换到另一个状态(例如，参见图3中绘示出的转换状态)期间，预驱动器110维持或改进垂直状态，从而信号在转换间隔期间不倾斜，这使得能够增加数据的有效显示时间并降低数据传输速度。

在一个实施例中，提供第一晶体管131和第二晶体管132作为P沟道金属氧化物半导体场效应晶体管(PMOS)以形成第一耦合电路，并且提供第三晶体管133和第四晶体管134作为N沟道金属氧化物半导体场效应晶体管(NMOS)以形成第二耦合电路。

当从预驱动器110传输逻辑信号时，第一到第四晶体管131、132、133以及134将逻辑信号的电平降低为小信号，并作为MOS晶体管(开关)运作以将电平降低的小信号提供为高或低。

将在下文中描述第一晶体管、第二晶体管、第三晶体管以及第四晶体管131-134的连接配置。

第一晶体管131的源极和第二晶体管132的源极连接至第一电流源122。

另外，第一晶体管131的栅极连接至预驱动器110以接收多个逻辑信号之间的第一相位信号(D+)。第一晶体管131的栅极还连接至第一晶体管131的漏极以及第三晶体管133的栅极和漏极，从而还将第一相位信号(D+)提供给第一晶体管131的漏极以及第三晶体管133的栅极和漏极。

第二晶体管132的栅极连接至预驱动器110，以接收多个逻辑信号之间的第二相位信号(D-)。第二晶体管132的栅极还连接至第二晶体管132的漏极以及第四晶体管134的栅极和漏极，从而还将第二相位信号(D-)提供给第二晶体管132的漏极以及第四晶体管134的栅极和漏极。

第三晶体管133的源极以及第四晶体管134的源极连接至第二电流源123。

将串联连接的第一电阻器135和第二电阻器136并联连接在第一晶体管131和第二晶体管132的耦合电路以及第三晶体管133和第四晶体管134的耦合电路之间，从而在耦合电路之间提供具有预设值的电位差。

将第一电流源122连接至电源，并且将提供基极逻辑状态的基极电流提供给在连接至接收器200的一对传输线中在第一耦合电路的第二晶体管132的漏极处连接的传输线。

第二电流源123连接至接地端，并且将提供基极逻辑状态的基极电流提供给在连接至接收器200的一对传输线中在第二耦合电路的第三晶体管133的漏极处连接的传输线。

在实施例中，可使用半导体器件，将第一电流源122和第二电流源123用作电流镜像电路。

同时，参见图1，寄生成分(Cp)存在于第一晶体管131和第三晶体管133的漏极和栅极与第二晶体管132和第四晶体管134的漏极和栅极之间。

用于参考，图1中示出的电容器(Cp)并不意味着真实的器件(即物理电容器)，而是表示寄生电容成分。

上述寄生电容将输入晶体管131-134中每个晶体管的逻辑信号引入输出节点，这导致了信号的转换(或触发)变长。

为了解决由上述寄生电容导致的问题，本发明的实施例包括边缘遮蔽电路120和开关电路140。

参见图3，测量线(深色线“C”)表示不含有边缘遮蔽电路120和开关电路140的共用100的信号，其示出了由于寄生电容的影响，在转换间隔期间瞬时的以及突发的信号边界(“被称为“峰值噪声”或“由寄生电容引起的耦合噪声””)。

另外，使信号摆动平滑的出现所需的时间是基于耦合噪声的产生，并且需要精确提供数据的建立时间(settling time)变长。从而，数据传输时间变长。

根据一实施例，通过使用开关电路140和边缘遮蔽电路120，在逻辑信号的转换间隔期间，根据共模电压方式来操作共用100，使得能够将寄生电容的影响最小化。

参见图2，根据一实施例的预驱动器110包括多个串联连接的反相器，并且边缘遮蔽电路120包括异或(EX-OR或XOR)门以及串联连接的多个反相器。

另外，边缘遮蔽电路120的EX-OR门的一个输入端连接至预驱动器110的反相器中的一个反相器的一个输入端，以形成第一节点(A)，EX-OR门的另一输入端连接至串联连接的多个反相器的一个反相器(该反相器为预驱动器110的反相器中从第一节点(A)起的偶数个反相器)，以形成第二节点(B)。即，有偶数个反相器设置在节点(A)和节点(B)之间。

在特定实施例中，预驱动器110位于第一节点(A)和第二节点(B)之间的反相器的数量为四个。

预驱动器110紧接在第一节点(A)之后的反相器为当转换间隔开始时处理逻辑信号的反相器，预驱动器110紧接在第二节点(B)之前的反相器为当转换间隔结束时处理逻辑信号的反相器。

因此，边缘遮蔽电路120的EX-OR门接收第一节点(A)的信号和第二节点(B)的信号，以输出高电平信号(“1”)。此时，如图3所示，输出信号(E)被维持一定的时间，在该时间段内，逻辑信号被认为经过预驱动器110的第一节点(A)和第二节点(B)之间的四个反相器。

换言之，在第一节点(A)的信号输入之后，EX-OR门的输出信号(E)可以被延迟，直到第二节点(B)的信号(在逻辑信号的转换间隔期间)被输入到EX-OR门为止。

换言之，边缘遮蔽电路120产生开关电路140的控制信号(E)，同时通过预驱动器110的反相器来执行逻辑信号的转换时间的缓冲。

这些内容将参考图3在下文中进行描述。

在图3中，测量线“E”示出边缘遮蔽电路120的输出信号(E)。在包括逻辑信号的转换间隔的时间(G)内，输出信号(E)为开关电路140的控制信号并使开关电路140运作。

此时，如测量线“C”所示，由于转换间隔期间的寄生电容，产生耦合噪声。因此，在包括转换间隔的间隔(G)期间，边缘遮蔽电路120将输出信号(E)传输至开关电路140。

在第一相位信号(D+)和第二相位信号(D-)转换的间隔期间(此间隔包括在G间隔内并产生耦合噪声)，开关电路140从边缘遮蔽电路120接收输出信号(控制信号)(E)，并使连接至接收器200的一对传输线短路。

这意味着：在传输逻辑信号之前，开关电路140与一对传输线的电位相同。

换言之，根据边缘遮蔽电路120的控制信号(E)，通过差分电流驱动方式，开关电路140使共模状态下的差分信号短路，从而能够抑制转换(触发)间隔中产生耦合噪声的现象。

参见图3中的曲线图，当提供开关电路140和边缘遮蔽电路120时，测量线“D”测量共用100的输出信号。在测量线“D”处可以确认在转换间隔中去除了耦合噪声。

之后，当控制信号的“G”间隔过去后，开关电路140被切换到开启状态，并且第一相位信号(D+)和第二相位信号(D-)进入差分模式，从而其相位位移。

因此，边缘遮蔽电路120应该传输控制信号，从而当在预驱动器110中信号的触发结束时，开关电路140打开路径。同样地，为了使控制信号间隔和触发间隔同步，可以控制位于预驱动器110的第二节点(B)末端处的反相器的数量以及位于边缘遮蔽电路120中EX-OR门的末端处的反相器的数量。

通过此实施例，排除了耦合噪声的影响，从而如测量线“D”所示，逻辑信号(第一相位信号和第二相位信号)的触发操作突然出现，使得能够缩短触发时间。

因此，输出信号(D)的转换时间可以是快的，同时抑制了由于耦合噪声引起的共用100的输出信号(D)的失真，从而能够增加数据的有效显示时间并降低数据传输速度。另外，移除耦合噪声电压，从而能够抑制输出信号被有差别地引入差分电压端以及共模电压波动的现象。

另外，通过边缘遮蔽电路和开关电路，在数据转换间隔中，以共模电压方式操作差分电压驱动方式的数据传输系统，使得能够最小化寄生电容的影响。

说明书中所涉及的“一实施例”、“实施例”、“示例性实施例”等，其含义是结合实施例描述的特定特征、结构或特性均包括在本发明的至少一个实施例中。说明书中出现于各处的这些短语并不一定都涉及同一个实施例。此外，当结合任何实施例描述特定特征、结构或特性时，都认为其落在本领域技术人员结合其它实施例就可以实现这些特征、结构或特性的范围内。

虽然以上参考本发明的多个示例性实施例而对实施例进行了描述，但应理解的是，本领域普通技术人员可以推导出落在此公开原理的精神和范围内的大量其它的变化和实施例。更具体地，可以在此公开、附图以及所附权利要求书的范围内对组件部分和/或主题组合设置中的设置进行各种改变与变化。除了组件部分和/或设置的改变与变化之外，本发明的其他应用对本领域技术人员而言也是显而易见的。

Claims

1.一种数据传输系统，包括：

抑制耦合噪声的共用，所述共用被配置为在逻辑信号的数据传输期间根据差分电压驱动方式运作，并且在所述逻辑信号的转换间隔期间通过使一对传输线的电位相同而根据共用电压驱动方式运作；以及

通过所述一对传输线连接至所述共用的接收器，其中所述接收器通过感测来自所述一对传输线的信号的电压差来恢复数据。

2.根据权利要求1所述的数据传输系统，其中所述共用包括：

预驱动器，用于通过执行缓冲功能，使输入至所述共用的逻辑信号充分摆动；

晶体管电路，用于将从所述预驱动器发射的所述逻辑信号的电平降低为小信号，并作为MOS晶体管开关运作，以将电平降低了的所述逻辑信号提供为高或低；

开关电路，用于使所述一对传输线短路和开路，其中所述一对传输线被连接至所述晶体管电路；以及

边缘遮蔽电路，用于使用在所述预驱动器中处理的所述逻辑信号来产生所述开关电路的控制信号，其中所述控制信号在所述逻辑信号的转换间隔期间使所述一对传输线短路。

3.根据权利要求2所述的数据传输系统，其中所述晶体管电路包括：

连接至电源端的第一电流源以及连接至接地端的第二电流源；

第一晶体管，具有第一源极、第一漏极以及第一栅极，其中所述第一源极连接至所述第一电流源，所述第一漏极和所述第一栅极连接至所述预驱动器以接收第一相位信号；

第二晶体管，具有第二源极、第二漏极以及第二栅极，其中所述第二源极连接至所述第一电流源，所述第二漏极和所述第二栅极连接至所述预驱动器以接收第二相位信号；

第三晶体管，具有第三源极、第三漏极以及第三栅极，其中所述第三源极连接至所述第二电流源，所述第三漏极和所述第三栅极连接至所述第一晶体管的所述第一漏极以接收所述第一相位信号；以及

第四晶体管，具有第四源极、第四漏极以及第四栅极，其中所述第四源极连接至所述第二电流源，所述第四漏极和所述第四栅极连接至所述第二晶体管的所述第二漏极以接收所述第二相位信号。

4.根据权利要求3所述的数据传输系统，其中所述晶体管电路还包括：

第一电阻器，所述第一电阻器在第一端处连接至所述第一晶体管的所述第一漏极；以及

第二电阻器，所述第二电阻器在第一端处连接至所述第二晶体管的所述第二漏极，其中所述第二电阻器的第二端连接至所述第一电阻器的第二端，以使所述第一电阻器和所述第二电阻器串联连接。

5.根据权利要求3所述的数据传输系统，其中所述第一晶体管和所述第二晶体管为PMOS晶体管，所述第三晶体管和所述第四晶体管为NMOS晶体管。

6.根据权利要求2所述的数据传输系统，其中：

所述预驱动器包括串联连接的多个反相器；并且

所述边缘遮蔽电路包括EX-OR门，其中所述EX-OR门的一个输入端连接至所述预驱动器的所述多个反相器中第一反相器的输入端以形成第一节点，所述EX-OR门的另一输入端连接至所述预驱动器的所述多个反相器中的第二反相器的输出端以形成第二节点，其中所述第二反相器为位于从所述第一节点起偶数个反相器的位置处的反相器。

7.根据权利要求6所述的数据传输系统，其中所述边缘遮蔽电路还包括连接至所述EX-OR门的输出端的第二多个反相器。

8.根据权利要求6所述的数据传输系统，其中位于所述第一节点和所述第二节点之间的反相器的数量为2、4、6、8、10、12、14、16、18以及20中的任意一个。

9.根据权利要求6所述的数据传输系统，其中当所述逻辑信号的转换间隔开始时，所述第一反相器处理所述逻辑信号；并且

其中当所述逻辑信号的转换间隔结束时，所述第二反相器处理所述逻辑信号。

10.根据权利要求7所述的数据传输系统，其中选择位于所述预驱动器的所述第二节点之后的反相器的数量以及连接至所述边缘遮蔽电路的所述EX-OR门的反相器的数量，以使控制信号间隔和所述转换间隔同步。