CN1825754B - 振荡缓冲器 - Google Patents

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Abstract

本发明提供一种振荡缓冲器，以并联方式耦接振荡源，用以提供预设频率的预设波形给核心电路，核心电路具有多个操作在核心电压的MOS晶体管。振荡缓冲器包括反相器，耦接于核心电压与接地之间，用以放大来自振荡源的输入信号。反相器具有一或多个MOS晶体管，且反相器的MOS晶体管的栅极氧化层的厚度实质上等于核心电路的MOS晶体管的栅极氧化层的厚度。本发明所述的振荡缓冲器简化了振荡缓冲器的制造程序，并减少了成本。

Description

振荡缓冲器
技术领域
本发明是有关于一种集成电路设计，特别是有关于一种具有单一栅极氧化层装置的振荡缓冲器。
背景技术
振荡器常使用在半导体技术中以作为时脉模组、逻辑门、振荡晶片等等。现有振荡器包括一石英晶体，其依附于具有初始电阻的一对电容器。电容器与电阻所组成的RC电路可帮助调整振荡器的时序。振荡缓冲器与石英晶体以并联方式耦接。通过产生放大且反相的输出信号，现有振荡缓冲器的运作如反相器一般。石英振荡器、RC电路、以及振荡缓冲器提供了在预设频率的预设波形。
为了较高电压的信号输出，例如用于集成电路的输入/出(I/O)电路的I/O电压，因此现有振荡缓冲器使用厚栅极装置及较高源极电压。然而，薄栅极装置使用于操作在较低电压的核心电路。此造成具有厚栅极与薄栅极氧化层装置的集成电路。由于此双栅极氧化层装置因为其本身制造程序而需要个别光罩设定，包括现有振荡缓冲器与核心电路的集成电路的制造较为复杂及昂贵。
图1A是表示现有石英晶体振荡器100。振荡缓冲器102、石英晶体104及电阻器106以并联的方式配置在输入节点XI与输出节点XO之间。电容器108及110耦接石英晶体104。根据石英晶体104的特性、电阻器106的电阻值、以及电容器108及110的电容值，电容器108及110与电阻器106一起帮助控制振荡缓冲器102的时序，以提供在预设频率且具有高电平信号与低电平信号的输出波形。
图1B表示现有振荡器112的部分结构图。现有振荡器112包括振荡缓冲器114，其实质上具有与图1A的振荡缓冲器102相同的功能。振荡器112更包括施密特触发器(Schmitt-trigger)116以及电平移位器118。振荡缓冲器114随着致能脚位120而执行。电平移位器122自致能脚位120接收介于范围0至VDD间的信号，例如低核心电压，电平移位器122并提供信号给由PMOS晶体管124与NMOS晶体管126所组成的反相器。假使来自电平移位器122并进入PMOS晶体管124与NMOS晶体管126的信号变为高电平，PMOS晶体管124将关闭，而NMOS晶体管126将导通，借此提供低电平信号给PMOS晶体管128与NMOS晶体管130。当NMOS晶体管130关闭且PMOS晶体管128导通，高电平电压VDDPST，例如I/O电压，到达节点132以及出节点XO。由于随着PMOS晶体管128导通而输出节点XO将具有高电平输出信号，振荡缓冲器114禁能。假使进入122的信号为低电平，PMOS晶体管124将导通，而高电平电压VDDPST将关闭PMOS晶体管128，并导通NMOS晶体管130，借此致能振荡缓冲器114。当振荡缓冲器114被致能时，来自输入节点XI的输入信号决定在输出节点XO的输出信号。假使在输入节点XI的输入信号为高电平，PMOS晶体管134将关闭且NMOS晶体管136将导通，借此将节点132接地且提供低电平信号给输出信号XO。假使在输入节点XI的输入信号为低电平，NMOS晶体管136将关闭且PMOS晶体管134将导通，借此允许高电平电压VDDPST到达节点132并提供高电平输出信号至输出节点XO。
在节点132的输出信号将到达施密特触发器116，在施密特触发器116中PMOS晶体管138及140以堆叠方式与NMOS晶体管142及144一起配置。PMOS晶体管138及140以及NMOS晶体管142及144与PMOS晶体管146及NMOS晶体管148一起工作，以提供延迟范围(delay window)来减轻振荡所造成的时基误差(jitter)。在信号输出至输出缓冲器154之前，包括PMOS晶体管150以及NMOS晶体管152的电平移位器118完全地将电压电平由高电平电压VDDPST降低至低电平电压VDD。值得注意的是，输出缓冲器154将仅使用操作在低电平电压VDD的薄栅极装置，而在方块156中现有振荡器112的所有装置为操作在高电平电压VDDPST的厚栅极装置。
如于先前技术的说明，那些栅极装置复杂化了现有振荡器112的制造程序，并增加其制造成本。
在振荡缓冲器设计的领域中，期待一种具有单一栅极氧化层的振荡缓冲器，其操作在核心电压下，借此精简制造程序与成本。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种振荡缓冲器，以并联方式耦接振荡源，用以提供预设频率的预设波形给核心电路，核心电路具有多个操作在核心电压的MOS晶体管。振荡缓冲器包括反相器，耦接于核心电压与接地之间，用以放大来自振荡源的输入信号。反相器具有一或多个MOS晶体管，且反相器的MOS晶体管的栅极氧化层的厚度实质上等于核心电路的MOS晶体管的栅极氧化层的厚度。
本发明所述的振荡缓冲器，其中，该输入信号的电压电平低于核心电压加上跨越栅极氧化层的一预设最大电压降。
本发明所述的振荡缓冲器，更包括一致能模组，与该反相器结合操作如一NAND门(与非门)，用以接收提供给该致能模组的一致能信号以及提供给该反相器的该输入信号。
本发明所述的振荡缓冲器，其中，该致能模组包括一或多个MOS晶体管，且该致能模组的该等MOS晶体管的栅极氧化层的厚度实质上等于该核心电路的该等MOS晶体管的栅极氧化层的厚度。
本发明另提供一种振荡缓冲器，用以提供一预设频率的一预设波形给一核心电路，该核心电路具有多个操作在一核心电压的金属氧化物半导体晶体管，包括：一反相器，具有耦接一第一电压的至少一PMOS晶体管，以及耦接一第二电压的至少一NMOS晶体管，其中，该第二电压低于该第一电压，该PMOS晶体管及该NMOS晶体管根据由一输入节点所接收的一输入信号而切换，以选择性地输出该第一电压或该第二电压至一输出节点，且该P型金属氧化物半导体晶体管及该N型金属氧化物半导体晶体管的栅极氧化层的厚度等于该核心电路的该金属氧化物半导体晶体管的栅极氧化层的厚度；以及一阱区偏压控制模组，耦接该PMOS晶体管的本体，以根据在该输出节点的电压电平而对该PMOS晶体管的本体施加偏压，借此防止透过该PMOS晶体管而在该第一电压与该输出节点间的漏电流。
本发明所述的振荡缓冲器，其中，当在该输出节点的电压电平低于该第一电压时，该阱区偏压控制模组提供该第一电压至该PMOS晶体管的本体。
本发明所述的振荡缓冲器，其中，当在该输出节点的电压电平高于该第一电压加上该PMOS晶体管的门槛电压时，该阱区偏压控制模组提供大于该第一电压的一第三电压至该PMOS晶体管的本体。
本发明所述的振荡缓冲器，更包括一切换控制模组，串接于该PMOS晶体管与该NMOS晶体管之间，用以传送或阻挡该第一或第二电压分别透过该PMOS晶体管或该NMOS晶体管而至该输出节点。
本发明所述的振荡缓冲器，更包括一电压侦测模组，耦接该切换控制模组，用以根据在该输出节点的电压电平来控制该切换控制模组传送或阻挡该第一或第二电压至该输出节点。
本发明所述的振荡缓冲器，其中，当在该输出节点的电压电平低于该第一电压加上该PMOS晶体管的门槛电压时，该电压侦测模组导致该切换控制模组透过该PMOS晶体管传送该第一电压至该输出节点。
本发明所述的振荡缓冲器，其中，当在该输出节点的电压电平高于该第一电压加上该PMOS晶体管的门槛电压时，该电压侦测模组导致该切换控制模组阻挡该第一电压透过该PMOS晶体管而至该输出节点。
本发明所述的振荡缓冲器，更包括一致能模组，串接于该PMOS晶体管与该NMOS晶体管之间，用以根据一外部致能信号而选择性地致能或禁能该反相器。
本发明所述的振荡缓冲器，更包括一保护模组，耦接于该输入节点与该NMOS晶体管的栅极间，用以保护该NMOS晶体管的栅极氧化层以避免损坏。
本发明所述的振荡缓冲器简化了振荡缓冲器的制造程序，并减少了成本。
附图说明
图1A及图1B表示现有石英晶体振荡器；
图2A表示使用双栅极氧化层装置的振荡器的部分图示；
图2B表示根据本发明实施例的振荡缓冲器的方块图；
图3表示根据本发明实施例的振荡缓冲器的详细电路图。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
本发明揭露一种振荡缓冲器，其与振荡源以并联方式耦接，用以提供在预设频率的预设波形给核心电路，此核心电路具有操作在低电平电压(例如核心电压)的多个MOS晶体管。振荡缓冲器操作在低电平电压，并包括薄栅极装置，薄栅极装置的厚度实质上与在核心电路的装置相同。在制造振荡缓冲器及核心电路时，不需个别光罩。因此简化了振荡缓冲器的制造程序，并减少了成本。
图2A是表示显示本发明实施例的振荡缓冲器202与调整缓冲器204的功能方块图。图2B说明振荡缓冲器206例子，以提供图2A中振荡缓冲器202的功能。
振荡缓冲器202与调整缓冲器204皆由相对的低电平电压VDD，例如核心电压VC，来供应电压。调整缓冲器204可以为施密特触发器，施密特触发器在输出时脉信号SC输出至最后输出节点XC前，提供延迟范围或磁滞现象(hysteresis)。
在实施例中，振荡缓冲器202包括反相器，其耦接低电平电压VDD与接地之间，用以反相及放大来自振荡源(例如石英晶体)的输入信号。此反相器具有一或多MOS晶体管，这些MOS的栅极氧化层厚度实质上等于核心电路(未表示)内MOS晶体管的氧化层厚度。核心电路接收来自最后输出节点XC的时脉信号SC。如建议的设计规则，在输入节点XI的输入信号的电压电平，低于核心电压VC加上跨越栅极氧化层的最大电压降，使得无法降低可靠度效能。
在另一实施例中，振荡缓冲器202与由致能脚位XE所控制的随意致能模组一起实施。输入节点XI提供来自石英晶体(未表示)的输入信号，且输出节点XO将输出信号提供回至石英晶体。与反相器结合的致能模组当作NAND门(与非门)，NAND门适用来接收致能信号给致能模组，且接收输入信号给反相器。致能模组可包括一或多MOS晶体管，这些MOS的栅极氧化层厚度实质上等于核心电路内MOS晶体管的氧化层厚度。
参阅图2B，振荡缓冲器206包括反相器，此反相器包括至少一耦接低电平电压VDD的PMOS晶体管201，以及至少一耦接低于电压VDD的电压的NMOS晶体管203，低于电压VDD的电压例如为GND或VSSPST。PMOS及NMOS晶体管201及203共同地操作如反相器，且由在输入节点XI被接受的输入信号所切换，以选择地输出VDD或VSSPST至输出节点XO。阱区偏压控制模组210耦接至PMOS晶体管201的本体，以根据在输出节点的电压电平对PMOS晶体管201的本体施加偏压，借此防止自VDD经由PMOS晶体管210而致输出节点XO的漏电流。
在此实施例中，当在输出节点XO的电压电平低于VDD时，阱区偏压控制模组210提供VDD至PMOS晶体管201的本体。当输出节点XO的电压电平高于VDD加上PMOS晶体管201的门槛电压Vtp时，阱区偏压控制模组210提供高电平电压VDDPST，例如高于VDD的I/O电压，至PMOS晶体管201的本体。此建立了在PMOS晶体管201的PN结的0V电压差，使得防止电流流经。
振荡缓冲器206更包括切换控制模组216，其串接于PMOS晶体管201与NMOS晶体管203之间。切换控制模组适用来传送或阻挡VDD或GND分别透过PMOS晶体管201或NMOS晶体管203至输出节点XO。电压侦测模组214耦接于切换控制模组216，以控制切换控制模组216传送或阻挡VDD或GND。例如，当在输出节点XO的电压电平低于VDD加上PMOS晶体管201的门槛电压Vtp时，电压侦测模组214导致切换控制模组216透过PMOS晶体管201而传送VDD至输出节点XO。另一例子，当在输出节点XO的电压电平高于VDD加上PMOS晶体管201的门槛电压Vtp时，电压侦测模组214导致切换控制模组216阻挡VDD透过PMOS晶体管201而传送至输出节点XO。阱区偏压控制模组210、电压侦测模组214及切换控制模组216确保没有非期望的漏电流会在VDD与输出节点XO之间流动。
一般来说，振荡缓冲器206操作在两种模式下，一般模式及测试模式。在一般模式下，输入信号由输入节点XI传送至输出节点XO。在测试模式下，测试时脉信号可由输入节点XI或输出节点XO进入振荡缓冲器206。由于在振荡缓冲器206的所有装置是以薄栅极装置所制成，因此当在输出节点XO的测试时脉信号具有高于VDD的电压电平时，需要防护设计以防止在VDD与输出节点XO间的漏电流。举例来说，当在输出节点XO的测试时脉信号具有高于VDD加上PMOS晶体管201的门槛电压Vtp的电压电平VDDPST时，阱区偏压控制模组210提供等于VDDPST的电压至PMOS晶体管201的本体，以防止漏电流流经PMOS晶体管201。
振荡缓冲器更包括致能模组208，串接于PMOS晶体管201与NMOS晶体管203之间，以根据致能节点XE所接收的外部致能信号，来选择性地致能或禁能反相器。保护模组212耦接于输入节点XI与NMOS晶体管203的栅极之间，以保护NMOS晶体管203的栅极氧化层使其避免高电平电压信号所造成的损害。
图3表示本发明实施例的振荡缓冲器300的详细电路设计，振荡缓冲器300耦接施密特触发器310。振荡缓冲器300包括数个图2B所提及的模组：阱区偏压控制模组302、电压侦测模组304、致能模组306及切换控制模组308。
振荡缓冲器300包括由两串接的PMOS晶体管320及322与NMOS晶体管328所组成的反相器。PMOS晶体管320及322耦接至低电平电压VDD，例如核心电压，且NMOS晶体管328耦接至VSSPST，例如接地。PMOS晶体管320及322以及NMOS晶体管328根据在输入节点XI所接收的输入信号而切换，以选择地透过PMOS晶体管320及322或NMOS晶体管328传送VDD或VSSPST。NMOS晶体管326将输入节点XI连接至PMOS晶体管322的栅极及NMOS晶体管328的栅极，以防止PMOS晶体管322及NMOS晶体管328遭遇过度的电压。
致能模组306实施于振荡缓冲器300内，以根据由致能节点EN所接收的致能信号来致能或禁能振荡缓冲器300。致能模组306包括PMOS晶体管312，与PMOS晶体管322串联，且PMOS晶体管312的栅极透过反相器耦接至致能节点EN。致能模组306更包括NMOS晶体管314，与NMOS晶体管328并联，且NMOS晶体管314的栅极透过反相器耦接至致能节点EN。
切换控制模组308控制PMOS晶体管324传送或阻挡VDD透过PMOS晶体管320、322及312至节点348。在切换控制模组308中，PMOS晶体管350透过节点346耦接至PMOS晶体管324的栅极，且PMOS晶体管350更耦接至NMOS晶体管352的漏极。晶体管350的栅极耦接至NMOS晶体管352的栅极，更耦接至VDD。NMOS晶体管342及344串联于VDDPST与节点346之间。NMOS晶体管344的栅极由VDD施加偏压，且NMOS晶体管342的栅极透过偏压线biasXO耦接至电压侦测模组304。
电压侦测模组304包括串接于VSSPST与输出节点XO间的PMOS晶体管330及NMOS晶体管332，其中，输出节点XO耦接节点348。PMOS晶体管330的栅极与NMOS晶体管332的栅极由VDD施加偏压。PMOS晶体管330与350的本体彼此连接。PMOS晶体管330的与NMOS晶体管332的漏极耦接节点334，且节点334更耦接至PMOS晶体管336的栅极，节点334并透过一NMOS晶体管耦接至PMOS晶体管338的栅极与NMOS晶体管340的栅极。晶体管336、338及340串接于VDD与VSSPST之间。PMOS晶体管338的漏极与NMOS晶体管340的漏极透过偏压biasXO耦接至NMOS晶体管342的栅极。
PMOS晶体管320、322、312、324的本体透过导线float耦接至阱区偏压控制模组302，而导线float可由阱区偏压控制模组302来控制。阱区偏压控制模组302包括两PMOS晶体管318及316。PMOS晶体管318的栅极耦接至VDD，且更耦接至PM0S晶体管316的源极。PMOS晶体管316的栅极耦接至PMOS晶体管318的源极，且更耦接至输出节点XO。PMOS晶体管316的漏极及PMOS晶体管318的漏极彼此耦接，且更耦接至导线float。阱区偏压控制模组302对PMOS晶体管312、320、322、324及350的本体施加偏压至适当的电位。当在输出点XO的电位高于(VDD+Vtp)时，PMOS晶体管318导通且导线f1oat的电位等于输出节点XO的电位；当在输出点XO的电位低于VDD时，PMOS晶体管316导通且线float的电位等于VDD。
在输出节点XO的信号将透过施密特触发器310而传送至最后输出节点XC，且最后输出节点XC耦接至核心电路。施密特触发器310包括一组串联的PMOS晶体管354及356以及NMOS晶体管358及360。PMOS晶体管362的栅极耦接至最后输出节点XC，且PMOS晶体管362也耦接至PMOS晶体管354及356的漏极。NMOS晶体管364的栅极耦接至最后输出节点XC，NMOS晶体管364也耦接至NMOS晶体管358及360的漏极。振荡缓冲器300由低电平电压源VDD提供电压，且在输入节点XI及输出节点XO的信号可在0V至高电平电压VDDPST(例如I/O电压)间的范围内。
在此实施例中，振荡缓冲器300的操作将以两种模式来说明：一般操作模式及测试模式。在一般操作模式中，振荡缓冲器300由输入节点XI接收在0V至VDD间变化的输入信号。因此，在输出节点XO的输出信号在0V至VDD间变化。在测试模式中，振荡缓冲器300由输入节点XI或输出节点XO接收测试时脉信号，且测试时脉信号在0V至VDDPS T间变化。如上所述，不同的设计，例如阱区偏压控制模组302以及耦接切换控制模组308的电压侦测模组304，帮助振荡缓冲器300容许高电平电压输入(例如VDDPST)，即使在振荡缓冲器300内的装置是薄栅极装置。
在一般操作模式中，当致能节点EN接收高电平信号时，PMOS晶体管312导通且NMOS晶体管314关闭。由于NMOS晶体管352的栅极耦接至VDD，NMOS晶体管352则一直处于导通状态。在此模式中，在输出节点XO的电压电平永远落于0V至VDD之间。阱区偏压控制模组302的PMOS晶体管316将导通，且其NMOS晶体管318将关闭。此允许VDD到达导线float，而导线float是对PMOS晶体管320、322、312及324的本体施加偏压。在电压侦测模组304中，PMOS晶体管330及NMOS晶体管332组成反相器。由于在PMOS晶体管330的栅极的核心电压VDD至少与PMOS晶体管330的源极的电压相同，且PMOS晶体管330又耦接输出节点XO，因此由导线float对其本体施加偏压的PMOS晶体管330将关闭。此反相器的NMOS晶体管332导通，借此将节点334拉至接地。在节点334的低电平信号导通PMOS晶体管336及338，且NMOS晶体管340将关闭。此允许核心电压VDD到达偏压线biasXO并导通在切换控制模组308内的NMOS晶体管342。由于NMOS晶体管344设计为一直处于导通状态，因此节点346将被下拉至接地信号VSSPST，借此导通PMOS晶体管324。
当低电平输入信号在输入节点XI被接收时，PMOS晶体管320及322导通，且NMOS晶体管328关闭。当在输出节点XO的电压电平低于VDD加上使用于振荡缓冲器300的薄栅极PMOS晶体管的门槛电压时，电压侦测模组304输出VDD电压的信号。由于在输出节点XO的电压电平在0V至VDD间的范围内变化，电压侦测模组304输出VDD的信号至偏压线biasXO。此导通NMOS晶体管342，使得PMOS晶体管324的栅极以VSSPST施加偏压，且PMOS晶体管324因此而导通。当PMOS晶体管320、322、312及324导通，且NMOS晶体管328及314关闭，高电平信号(VDD)输出至输出节点XO。
当高电平信号于输入节点XI被接收时，PMOS晶体管320及322关闭，且NMOS晶体管328关闭。由于在输出节点XO的电压电平在0V至VDD间的范围内变化，电压侦测模组304输出VDD的信号至偏压线biasXO。此导通NMOS晶体管342，使得PMOS晶体管324的栅极以VSSPST施加偏压，且PMOS晶体管324因此而导通。当PMOS晶体管320及322关闭，且NMOS晶体管328导通，低电平信号输出至输出节点XO。
在测试模式中，输出节点XO接收在0V至VDDPST间变化的测试时脉信号。为了使测试模式能正确地操作，经过PMOS晶体管320、322、312及324的任何漏电流应被避免。之后将说明所提出的振荡缓冲器300如何避免此漏电流。
当输出节点XO的电压达到高于VDDPST，且VDDPST高于VDD加上PMOS晶体管的门槛电压Vtp时，阱区偏压控制模组302内的PMOS晶体管316将关闭，且PMOS晶体管318将导通。此允许在输出节点XO的输出信号的较高电压到达导线float，而导线float对PMOS晶体管320、322、312、324的本体施加偏压。在电压侦测模组304中，PMOS晶体管330及NMOS晶体管332配置成反相器架构。由于在PMOS晶体管330的栅极的低核心电压VDD低于PMOS晶体管330的源极的电压，且PMOS晶体管330耦接输出节点XO，因此PMOS晶体管330将导通。此允许输出节点XO的高电压到达节点334，借此关闭PMOS晶体管336及338，并导通NMOS晶体管340。此将偏压线biasXO拉至低电平，并关闭了切换控制模组308的NMOS晶体管342。由于来自输出节点XO且在节点348的高电平电压VDDPST，PMOS晶体管350将因此导通。随着PMOS晶体管350导通，高电平电压VDDPST将关闭PMOS晶体管324。就其本身而论，经过PMOS晶体管320、322、312及324的漏电流可避免。
对于两操作模式且在节点348的输出信号将通过调整缓冲器，例如施密特触发器310。PMOS晶体管354及356以及NMOS晶体管358及360，与PMOS晶体管362及NMOS晶体管364一起操作，其执行工作如电容器，为了提供延迟范围给输入信号以减轻振荡所造成的时基误差，而提供了一些磁滞现象。延迟的信号将透过输出脚位XC而输出。
本发明提供了振荡缓冲器的不同实施例，其只使用薄栅极且低电压的装置。就其本身而论，此振荡缓冲器只需要相对低的核心电压以作为其电压提供。由于此电路的输入信号及输出信号皆由相同的较低核心电压所提供，因此排除了任何电平移位器的需要。由于不再需要双栅极氧化层装置，因此制造程序的成本将会降低。此外，低电压装置的使用将帮助减少能量以及减少振荡缓冲器的启动时间。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100：     石英晶体振荡器
102：     振荡缓冲器
104：     石英晶体
106：     电阻器
108及110：电容器
XI：      输入节点
XO：      输出节点
112：     振荡器
114：振荡缓冲器
116： 施密特触发器
118：电平移位器
120：致能脚位
122：电平移位器
124： PMOS晶体管
128、134、138、140、146、150：PMOS晶体管
126、130、136、142、144、148、152：NMOS晶体管
132：节点
154：输出缓冲器
156：电路方块
202：振荡缓冲器
204：调整缓冲器
SC：时脉信号
VC：核心电压
XC：最后输出节点
XE：致能脚位
XI：输入节点
XO：输出节点
201：PMOS晶体管
203：NMOS晶体管
206：振荡缓冲器
208：致能模组
210：阱区偏压控制模组
212： 保护模组
214：电压侦测模组
216：切换控制模组
300：振荡缓冲器
302：阱区偏压控制模组
304：电压侦测模组
306：致能模组
308：切换控制模组
310：施密特触发器
312、316、320、322、324、330、336、338、350、354、356、362：PMOS晶体管
314、318、326、328、332、340、342、344、358、360、364：NMOS晶体管
334、346、348：节点
biasXO：偏压线
EN：致能节点
float：导线

Claims (13)

1.一种振荡缓冲器，其特征在于，耦接一振荡源，该振荡缓冲器提供具有一预设频率的一预设波形给一核心电路，该核心电路具有多个操作在一核心电压的金属氧化物半导体晶体管，该振荡缓冲器包括：
一反相器，耦接于该核心电压与一接地之间，用以放大来自该振荡源的一输入信号；
其中，该反相器具有一或多个金属氧化物半导体晶体管，且该反相器的该金属氧化物半导体晶体管的栅极氧化层的厚度等于该核心电路的该金属氧化物半导体晶体管的栅极氧化层的厚度。
2.根据权利要求1所述的振荡缓冲器，其特征在于，该输入信号的电压电平低于核心电压加上跨越栅极氧化层的一预设最大电压降。
3.根据权利要求1所述的振荡缓冲器，其特征在于，更包括一致能模组，与该反相器结合操作，用以接收提供给该致能模组的一致能信号以及提供给该反相器的该输入信号。
4.根据权利要求3所述的振荡缓冲器，其特征在于，该致能模组包括一或多个金属氧化物半导体晶体管，且该致能模组的该金属氧化物半导体晶体管的栅极氧化层的厚度等于该核心电路的该金属氧化物半导体晶体管的栅极氧化层的厚度。
5.一振荡缓冲器，其特征在于，用以提供一预设频率的一预设波形给一核心电路，该核心电路具有多个操作在一核心电压的金属氧化物半导体晶体管，该振荡缓冲器包括：
一反相器，具有耦接一第一电压的至少一P型金属氧化物半导体晶体管，以及耦接一第二电压的至少一N型金属氧化物半导体晶体管，其中，该第二电压低于该第一电压，该P型金属氧化物半导体晶体管及该N型金属氧化物半导体晶体管根据由一输入节点所接收的一输入信号而切换，以选择性地输出该第一电压或该第二电压至一输出节点，且该P型金属氧化物半导体晶体管及该N型金属氧化物半导体晶体管的栅极氧化层的厚度等于该核心电路的该金属氧化物半导体晶体管的栅极氧化层的厚度；以及
一阱区偏压控制模组，耦接该P型金属氧化物半导体晶体管的本体，以根据在该输出节点的电压电平而对该P型金属氧化物半导体晶体管的本体施加偏压，借此防止透过该P型金属氧化物半导体晶体管而在该第一电压与该输出节点间的漏电流。
6.根据权利要求5所述的振荡缓冲器，其特征在于，当在该输出节点的电压电平低于该第一电压时，该阱区偏压控制模组提供该第一电压至该P型金属氧化物半导体晶体管的本体。
7.根据权利要求5所述的振荡缓冲器，其特征在于，当在该输出节点的电压电平高于该第一电压加上该P型金属氧化物半导体晶体管的门槛电压时，该阱区偏压控制模组提供大于该第一电压的一第三电压至该P型金属氧化物半导体晶体管的本体。
8.根据权利要求5所述的振荡缓冲器，其特征在于，更包括一切换控制模组，串接于该P型金属氧化物半导体晶体管与该N型金属氧化物半导体晶体管之间，用以传送或阻挡该第一或第二电压分别透过该P型金属氧化物半导体晶体管或该N型金属氧化物半导体晶体管而至该输出节点。
9.根据权利要求8所述的振荡缓冲器，其特征在于，更包括一电压侦测模组，耦接该切换控制模组，用以根据在该输出节点的电压电平来控制该切换控制模组传送或阻挡该第一或第二电压至该输出节点。
10.根据权利要求9所述的振荡缓冲器，其特征在于，当在该输出节点的电压电平低于该第一电压加上该P型金属氧化物半导体晶体管的门槛电压时，该电压侦测模组导致该切换控制模组透过该P型金属氧化物半导体晶体管传送该第一电压至该输出节点。
11.根据权利要求9所述的振荡缓冲器，其特征在于，当在该输出节点的电压电平高于该第一电压加上该P型金属氧化物半导体晶体管的门槛电压时，该电压侦测模组导致该切换控制模组阻挡该第一电压透过该P型金属氧化物半导体晶体管而至该输出节点。
12.根据权利要求5所述的振荡缓冲器，其特征在于，更包括一致能模组，串接于该P型金属氧化物半导体晶体管与该N型金属氧化物半导体晶体管之间，用以根据一外部致能信号而选择性地致能或禁能该反相器。
13.根据权利要求5所述的振荡缓冲器，其特征在于，更包括一保护模组，耦接于该输入节点与该N型金属氧化物半导体晶体管的栅极间，用以保护该N型金属氧化物半导体晶体管的栅极氧化层以避免损坏。
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