JP5988062B2 - 半導体集積回路 - Google Patents
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Description
以下、第1の実施形態に係る半導体集積回路について図面を参照しながら説明する。図1は第1の実施形態に係る半導体集積回路を示す回路図である。なお、第1の実施形態以降の各実施形態における説明において、接地電位VSSは例えば0Vとし、電源電圧VDD1は接地電位VSSよりも高い例えば3.3Vとし、電源電圧VDD2は接地電位VSSよりも高く、且つ、電源電圧VDD1よりも低い例えば1.8Vとし、電源電圧VDD3は接地電位VSSよりも高く、且つ、電源電圧VDD2よりも低い例えば1.2Vとする。
電源電圧VDD1〜VDD3が全てオン状態の場合は、通常動作の状態であり、入力信号IN1〜IN3により、それぞれのトランジスタP1、N1、N2を制御して、電源出力端子13に、電源供給端子11に印加されている電源電圧VDD1または電源供給端子12に印加されている電源電圧VDD2のいずれかを選択して電源電圧VOUTとして出力する。このとき、シャットダウン信号NOE及びプルダウン制御信号IN4は、Lレベル(VSS)とする。
以下、電源電圧VDD1〜VDD3のいずれかがオフ状態の場合の動作について説明する。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオン状態になっている第1の電源状態の場合、各トランジスタP1、N1、N2を制御する入力信号IN1、IN2、IN3が不定となる。このため、上述のレベルシフタL1〜L3に与えられているシャットダウン信号NOEによって、レベルシフタL1〜L3から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタP1、N1、N2をオフ状態に制御する。ここでは、プルダウン制御信号IN4として、シャットダウン信号NOEと同じ信号を用いるものとする。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオフ状態になっている第2の電源状態の場合、上述の第1の電源状態の場合と同様であるので、ここでは説明を省略する。
電源電圧VDD3がオフ状態、電源電圧VDD1がオフ状態、電源電圧VDD2がオン状態になっている第3の電源状態の場合、シャットダウン信号NOEによってレベルシフタL1〜L3の出力信号を制御することができないため、電源供給端子12の電源電圧VDD2からNMOSトランジスタN1を介して電流がリークしないようにする必要がある。このため、プルダウン制御信号IN4をHレベル(3.3V)にして、プルダウン回路5のNMOSトランジスタN3をオン状態にして、NMOSトランジスタN1のゲートを接地端子(VSS)に電気的に接続する。これにより、NMOSトランジスタN1のゲートをLレベル(VSS)にして、NMOSトランジスタN1をオフ状態とする。なお、本実施形態では、プルダウン制御信号IN4としてシャットダウン信号NOEと同じ信号を用いるため、シャットダウン信号NOEもHレベル(3.3V)となる。
電源電圧VDD3がオン状態、電源電圧VDD1または電源電圧VDD2のいずれかがオフ状態になっている第4の電源状態の場合も、上述の第2の電源状態または第3の電源状態と同じ対応でよいので、ここでは説明を省略する。
以下、第2の実施形態に係る半導体集積回路について図面を参照しながら説明する。図2は第2の実施形態に係る半導体集積回路を示す回路図である。なお、第1の実施形態の図1と実質的に同一の構成に対する重複説明を省略する場合がある。
電源電圧VDD1〜VDD3が全てオン状態の場合は、通常動作の状態であり、入力信号IN1〜IN3により、それぞれのトランジスタP1、P2、N2を制御して、電源出力端子13に、電源供給端子11に印加されている電源電圧VDD1または電源供給端子12に印加されている電源電圧VDD2のいずれかを選択して電源電圧VOUTとして出力する。このとき、基板制御回路6の出力VO1は電源電圧VDD1の電圧となる。
電源のいずれかがオフ状態の場合の動作について、具体的なレベルシフタの回路構成を用いて説明する。なお、以下に説明する第1実施例〜第3実施例は、図2に示す半導体集積回路におけるレベルシフタL1〜L3の回路構成を具体的にしたものであり、電源スイッチ回路1及び基板制御回路6は図2の回路構成と同じである。
以下、第2の実施形態に係る半導体集積回路における第1実施例について図面を参照しながら説明する。図3は第2の実施形態に係る半導体集積回路における第1実施例を示す回路図である。なお、図1及び図2と実質的に同一の構成に対する重複説明を省略する場合がある。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオン状態になっている第1の電源状態の場合、各トランジスタP1、P2、N2を制御する入力信号IN1、IN2、IN3が不定となる。このため、第1の実施形態と同様に、上述のレベルシフタL1〜L3に接続されているシャットダウン信号NOEによって、レベルシフタL1〜L3から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタP1、P2、N2をオフ状態に制御する。このとき、基板制御回路6の出力VO1は電源電圧VDD1となる。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオフ状態になっている第2の電源状態の場合、上述の第1の電源状態の場合と同様であるので、ここでは説明を省略する。
電源電圧VDD3がオフ状態、電源電圧VDD1がオフ状態、電源電圧VDD2がオン状態になっている第3の電源状態の場合、シャットダウン信号NOEによってレベルシフタL1〜L3の出力信号を制御することができないため、電源供給端子12の電源電圧VDD2からPMOSトランジスタP2を介して電流がリークしないようにする必要がある。そこで、レベルシフタL2の出力制御部Lyを用いて、レベルシフタL2の出力信号を制御して、PMOSトランジスタP2をオフ状態にする。すなわち、PMOSトランジスタP5の基板電極には、基板制御回路6の出力VO1である電源電圧VDD2が供給され、PMOSトランジスタP5のゲートに接続されている電源電圧VDD1はオフ状態になっているので、PMOSトランジスタP5はオン状態となる。これにより、レベルシフタL2からPMOSトランジスタP2のゲートにHレベル(VDD2)が出力され、PMOSトランジスタP2はオフ状態になる。よって、電源供給端子12の電源電圧VDD2からPMOSトランジスタP2を介して電流が流れることはない。
電源電圧VDD3がオン状態、電源電圧VDD1または電源電圧VDD2のいずれかがオフ状態になっている第4の電源状態の場合、上述の第2の電源状態または第3の電源状態と同じ対応でよいので、ここでは説明を省略する。
以下、第2の実施形態に係る半導体集積回路における第2実施例について図面を参照しながら説明する。図4は第2の実施形態に係る半導体集積回路における第2実施例を示す回路図である。なお、図1及び図2と実質的に同一の構成に対する重複説明を省略する場合がある。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオン状態になっている第1の電源状態の場合、基板制御回路6の出力VO1は電源電圧VDD1となる。この場合、各トランジスタP1、P2、N2を制御する入力信号IN1、IN2、IN3が不定となるため、第1の実施形態と同様に、レベルシフタL1〜L3に与えられているシャットダウン信号NOEによって、レベルシフタL1〜L3から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタP1、P2、N2をオフ状態に制御する。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオフ状態になっている第2の電源状態の場合、上述の第1の電源状態の場合と同様であるので、ここでは説明を省略する。
電源電圧VDD3がオフ状態、電源電圧VDD1がオフ状態、電源電圧VDD2がオン状態になっている第3の電源状態の場合、基板制御回路6からの出力VO1は電源電圧VDD2となるため、レベルシフタL1〜L3は、VDD3レベルの信号をVDD2レベルの信号に変換するレベルシフタとして働く。
電源電圧VDD3がオン状態、電源電圧VDD1または電源電圧VDD2のいずれかがオフ状態になっている第4の電源状態の場合、上述の第2の電源状態又は第3の電源状態と同じ対応でよいので、ここでは説明を省略する。
以下、第2の実施形態に係る半導体集積回路における第3実施例について図面を参照しながら説明する。図5は第2の実施形態に係る半導体集積回路における第3実施例に用いる第3のレベルシフタ回路構成を示す回路図である。なお、第3実施例における半導体集積回路の全体構成は、図2に示す回路構成を有している。
電源電圧VDD1〜VDD3が全てオン状態の場合は、基板制御回路6からの出力VO1は電源電圧VDD1となる。この場合、上述の通り、PMOSトランジスタP6はオン状態、PMOSトランジスタP7はオフ状態となり、出力端子OUTにはレベルシフタ部Lx1からのVDD1レベルの出力信号が出力される。
以下、電源電圧VDD1〜VDD3のいずれかがオフ状態の場合の動作について説明する。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオン状態になっている第1の電源状態の場合、基板制御回路6の出力VO1は電源電圧VDD1となる。この場合、上述の通り、PMOSトランジスタP6はオン状態、PMOSトランジスタP7はオフ状態となり、出力端子OUTにはレベルシフタ部Lx1からのVDD1レベルの出力信号が出力される。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオフ状態になっている第2の電源状態の場合、基板制御回路6の出力VO1は電源電圧VDD1となる。この場合、上述の通り、PMOSトランジスタP6はオン状態、PMOSトランジスタP7はオフ状態となり、出力端子OUTにはレベルシフタ部Lx1からのVDD1レベルの出力信号が出力される。
電源電圧VDD3がオフ状態、電源電圧VDD1がオフ状態、電源電圧VDD2がオン状態になっている第3の電源状態の場合、基板制御回路6からの出力VO1は電源電圧VDD2となる。この場合、上述の通り、PMOSトランジスタP6はオフ状態、PMOSトランジスタP7はオン状態となり、出力端子OUTにはレベルシフタ部Lx2からのVDD2レベルの出力信号が出力される。
電源電圧VDD3がオン状態、電源電圧VDD1または電源電圧VDD2のいずれかがオフ状態になっている第4の電源状態の場合、上述の第2の電源状態又は第3の電源状態と同じ対応でよいので、ここでは説明を省略する。
以下、第3の実施形態に係る半導体集積回路について図面を参照しながら説明する。図6は第3の実施形態に係る半導体集積回路を示す回路図である。なお、第1の実施形態及び第2の実施形態と実質的に同一の構成に対する重複説明を省略する場合がある。
電源電圧VDD1〜VDD3が全てオン状態の場合は、通常動作の状態であり、入力信号IN1〜IN3により、それぞれのトランジスタP1、P2、P8,N2を制御して、電源出力端子13に、電源供給端子11に印加されている電源電圧VDD1または電源供給端子12に印加されている電源電圧VDD2のいずれかを選択して電源電圧VOUTとして出力する。このとき、シャットダウン信号NOEは、Lレベル(VSS)とする。
以下、電源電圧VDD1〜VDD3のいずれかがオフ状態の場合の動作について説明する。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオン状態になっている第1の電源状態の場合、各トランジスタP1、P2、P8、N2を制御する入力信号IN1、IN2、IN3が不定となる。このため、上述のレベルシフタL1〜L4に接続されているシャットダウン信号NOEによって、レベルシフタL1〜L4から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタP1、P2、P8、N2をオフ状態に制御する。
電源電圧VDD3がオフ状態、電源電圧VDD1がオン状態、電源電圧VDD2がオフ状態になっている第2の電源状態の場合、シャットダウン信号NOEをHレベル(3.3V)にしても、レベルシフタL4はシャットダウン信号NOEによって出力制御することはできない。しかしながら、レベルシフタL2はシャットダウン信号NOEによって出力制御されるため、レベルシフタL2からPMOSトランジスタP2のゲートにHレベル(VDD1)が出力され、PMOSトランジスタP2はオフ状態になる。よって、電源供給端子12へPMOSトランジスタP2、P8を介して電流がリークすることはない。
電源電圧VDD3がオフ状態、電源電圧VDD1がオフ状態、電源電圧VDD2がオン状態になっている第3の電源状態の場合、シャットダウン信号NOEをHレベル(3.3V)にしても、レベルシフタL1、L2、L3はシャットダウン信号NOEによって出力制御することはできない。しかしながら、レベルシフタL4はシャットダウン信号NOEによって出力制御されるため、レベルシフタL4からPMOSトランジスタP8のゲートにHレベル(VDD2)が出力され、PMOSトランジスタP8はオフ状態になる。よって、電源供給端子12からPMOSトランジスタP2、P8を介して電流がリークすることはない。
電源電圧VDD3がオン状態、電源電圧VDD1または電源電圧VDD2のいずれかがオフ状態になっている第4の電源状態の場合、上述の第2の電源状態又は第3の電源状態と同じ対応でよいので、ここでは説明を省略する。
2 スイッチ制御回路
3 スイッチ制御回路
4 ディスチャージ回路
5 プルダウン回路
6 基板制御回路
7 スイッチ制御回路
11 電源供給端子
12 電源供給端子
13 電源出力端子
P1〜P8、P11〜P15 PMOSトランジスタ
N1〜N8、N11〜N14 NMOSトランジスタ
L1〜L4 レベルシフタ
Lx、Lx1、Lx2 レベルシフタ部
Ly、Ly1、Ly2 出力制御部
B1 バッファ
D1 ダイオード
INV1〜INV4 インバータ
VDD1〜VDD3 電源電圧
VSS 接地電位
IN1〜IN4 入力信号
NOE シャットダウン信号
VO1 出力
Claims (18)
- 接地電位が印加される接地端子と、
前記接地電位よりも高い第1の電源電圧が印加される第1の電源端子と、
前記接地電位よりも高く、且つ、前記第1の電源電圧よりも低い第2の電源電圧が印加される第2の電源端子と、
前記第1の電源端子に印加されている前記第1の電源電圧、又は、前記第2の電源端子に印加されている前記第2の電源電圧が出力される第3の電源端子と、
前記第1の電源端子と前記第3の電源端子とを接続する第1のPMOSトランジスタと、
前記第2の電源端子と前記第3の電源端子とを接続する第1のNMOSトランジスタと、
前記第1のPMOSトランジスタに接続する第1のスイッチ制御回路と、
前記第1のNMOSトランジスタに接続する第2のスイッチ制御回路と、
前記第3の電源端子と前記接地端子とを接続するディスチャージ回路とを備え、
前記第1のスイッチ制御回路は、前記第1のPMOSトランジスタのゲートに前記接地電位レベルから前記第1の電源電圧レベルまでの信号を出力することで、前記第1のPMOSトランジスタをオン状態またはオフ状態に制御し、
前記第2のスイッチ制御回路は、前記第1のNMOSトランジスタのゲートに前記接地電位レベルから前記第1の電源電圧レベルまでの信号を出力することで、前記第1のNMOSトランジスタをオン状態またはオフ状態に制御する
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記第1のNMOSトランジスタ、前記第1のPMOSトランジスタ及び前記ディスチャージ回路は、それぞれ、排他的に制御される
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記第1のNMOSトランジスタと前記第1のPMOSトランジスタは、排他的に制御される
ことを特徴とする半導体集積回路。 - 請求項1〜3のうちのいずれか1項に記載の半導体集積回路において、
前記第1のPMOSトランジスタの基板電極は、前記第1の電源端子に接続されている
ことを特徴とする半導体集積回路。 - 請求項1〜4のうちのいずれか1項に記載の半導体集積回路において、
前記第1のNMOSトランジスタの基板電極は、前記接地端子に接続されている
ことを特徴とする半導体集積回路。 - 請求項1〜5のうちのいずれか1項に記載の半導体集積回路において、
前記第1のNMOSトランジスタのゲートに接続され、プルダウン制御信号によって、前記第1のNMOSトランジスタのゲート電圧を前記接地電位レベルにプルダウンするプルダウン回路を備える
ことを特徴とする半導体集積回路。 - 接地電位が印加される接地端子と、
前記接地電位よりも高い第1の電源電圧が印加される第1の電源端子と、
前記接地電位よりも高く、且つ、前記第1の電源電圧よりも低い第2の電源電圧が印加される第2の電源端子と、
前記第1の電源端子に印加されている前記第1の電源電圧、又は、前記第2の電源端子に印加されている前記第2の電源電圧が出力される第3の電源端子と、
前記第1の電源端子と前記第3の電源端子とを接続する第1のPMOSトランジスタと、
前記第2の電源端子と前記第3の電源端子とを接続する第2のPMOSトランジスタと、
前記第1のPMOSトランジスタに接続する第1のスイッチ制御回路と、
前記第2のPMOSトランジスタに接続する第2のスイッチ制御回路と、
前記第2のPMOSトランジスタの基板電極に出力が接続された基板制御回路と、
前記第3の電源端子と前記接地端子とを接続するディスチャージ回路とを備え、
前記基板制御回路は、前記第1の電源電圧及び前記第2の電源電圧を電源とし、そのうちの電源電圧の高い方の電圧を出力する
ことを特徴とする半導体集積回路。 - 請求項7記載の半導体集積回路において、
前記第1のPMOSトランジスタの基板電極には、前記基板制御回路の出力が接続されている
ことを特徴とする半導体集積回路。 - 請求項7または8に記載の半導体集積回路において、
前記第2のスイッチ制御回路は、前記第2のPMOSトランジスタのゲートに前記接地電位レベルから前記第1の電源電圧レベルまでの信号を出力することで、前記第2のPMOSトランジスタをオン状態またはオフ状態に制御する
ことを特徴とする半導体集積回路。 - 請求項7または8に記載の半導体集積回路において、
前記第2のスイッチ制御回路は、前記基板制御回路から出力される電圧を電源とし、前記第2のPMOSトランジスタのゲートに前記接地電位レベルから前記第1の電源電圧レベルまでの信号、または、前記接地電位レベルから前記第2の電源電圧レベルまでの信号を出力することで、前記第2のPMOSトランジスタをオン状態またはオフ状態に制御する
ことを特徴とする半導体集積回路。 - 請求項7または8に記載の半導体集積回路において、
前記第2のスイッチ制御回路は、
入力信号が与えられる入力端子と、
出力信号が出力される出力端子と、
前記入力信号に応じて前記接地電位レベルから前記第1の電源電圧レベルまでの信号を出力する第1の出力回路と、
前記入力信号に応じて前記接地電位レベルから前記第2の電源電圧レベルまでの信号を出力する第2の出力回路と、
前記第1の出力回路と前記出力端子とを接続する第3のPMOSトランジスタと、
前記第2の出力回路と前記出力端子とを接続する第4のPMOSトランジスタとを備え、
前記第3のPMOSトランジスタは、ゲートに前記第2の電源電圧が印加され、基板電極に前記基板制御回路の出力が接続されており、
前記第4のPMOSトランジスタは、ゲートに前記第1の電源電圧が印加され、基板電極に前記基板制御回路の出力が接続されている
ことを特徴とする半導体集積回路。 - 請求項11に記載の半導体集積回路において、
前記第2のスイッチ制御回路は、
前記出力端子に接続し、前記第1の出力回路の出力信号によって、前記出力端子の電圧を前記接地電位にプルダウンする第1のプルダウン回路を備えている
ことを特徴とする半導体集積回路。 - 請求項11または12に記載の半導体集積回路において、
前記第2のスイッチ制御回路は、
前記出力端子に接続し、前記第2の出力回路の出力信号によって、前記出力端子の電圧を前記接地電位にプルダウンする第2のプルダウン回路を備えている
ことを特徴とする半導体集積回路。 - 請求項11〜13のうちのいずれか1項に記載の半導体集積回路において、
前記第2のスイッチ制御回路は、
前記出力端子に接続し、前記第1の出力回路の出力信号によって、前記出力端子の電圧を前記第1の電源電圧にプルアップする第1のプルアップ回路を備えている
ことを特徴とする半導体集積回路。 - 請求項11〜14のうちのいずれか1項に記載の半導体集積回路において、
前記第2のスイッチ制御回路は、
前記出力端子に接続し、前記第2の出力回路の出力信号によって、前記出力端子の電圧を前記第2の電源電圧にプルアップする第2のプルアップ回路を備えている
ことを特徴とする半導体集積回路。 - 接地電位が印加される接地端子と、
前記接地電位よりも高い第1の電源電圧が印加される第1の電源端子と、
前記接地電位よりも高く、且つ、前記第1の電源電圧よりも低い第2の電源電圧が印加される第2の電源端子と、
前記第1の電源端子に印加されている前記第1の電源電圧、又は、前記第2の電源端子に印加されている前記第2の電源電圧が出力される第3の電源端子と、
前記第1の電源端子と前記第3の電源端子とを接続する第1のPMOSトランジスタと、
前記第3の電源端子と第1のノードとを接続する第2のPMOSトランジスタと、
前記第1のノードと前記第2の電源端子とを接続する第3のPMOSトランジスタと、
前記第1のPMOSトランジスタに接続する第1のスイッチ制御回路と、
前記第2のPMOSトランジスタに接続する第2のスイッチ制御回路と、
前記第3のPMOSトランジスタに接続する第3のスイッチ制御回路とを備え、
前記第2のPMOSトランジスタの基板電極は前記第1の電源端子に接続されており、
前記第3のPMOSトランジスタの基板電極は前記第2の電源端子に接続されており、
前記第1のスイッチ制御回路は、前記第1のPMOSトランジスタのゲートに前記接地電位レベルから前記第1の電源電圧レベルまでの信号を出力することで、前記第1のPMOSトランジスタをオン状態またはオフ状態に制御し、
前記第2のスイッチ制御回路は、前記第2のPMOSトランジスタのゲートに前記接地電位レベルから前記第1の電源電圧レベルまでの信号を出力することで、前記第2のPMOSトランジスタをオン状態またはオフ状態に制御し、
前記第3のスイッチ制御回路は、前記第3のPMOSトランジスタのゲートに前記接地電位レベルから前記第2の電源電圧レベルまでの信号を出力することで、前記第3のPMOSトランジスタをオン状態またはオフ状態に制御する
ことを特徴とする半導体集積回路。 - 請求項16に記載の半導体集積回路において、
前記第3の電源端子と前記接地端子とを接続するディスチャージ回路を備えている
ことを特徴とする半導体集積回路。 - 請求項16または17に記載の半導体集積回路において、
前記第1のPMOSトランジスタの基板電極は、前記第1の電源端子に接続されている
ことを特徴とする半導体集積回路。
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