CN107950006A - 振铃抑制电路 - Google Patents
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Abstract
一种振铃抑制电路，连接在通过一对高电位侧信号线、低电位侧信号线来传送变化为高、低的2值电平的差动信号的传送线路，抑制随着所述差动信号的传送而产生的振铃，该振铃抑制电路具备：线间开关元件(N4、P4)，连接于所述一对信号线之间；以及控制部(9)，当检测出所述差动信号的电平从高变化为低时，使所述线间开关元件接通并固定接通状态，在计时一定时间之后解除所述接通状态。
Description
关联申请的相互参照
本申请基于2015年9月24日申请的日本专利申请号2015-186796号和2016年4月13日申请的日本专利申请号2016-80325号，在此引用其记载内容。
技术领域
本公开涉及一种连接在传送差动信号的传送线路的振铃抑制电路。
背景技术
在经由传送线路传送数字信号的情况下，在接收侧存在如下问题：由于在信号电平变化的时刻信号能量的一部分反射，因此产生如过冲、下冲那样的波形的失真即振铃。而且，以往，针对抑制波形失真的技术提出了各种方案。例如在专利文献1中公开了如下技术：如图22所示，在传送路的电压电平在低、高之间转变时，仅在不影响通信的一定期间匹配阻抗来抑制振铃。
在作为车载通信的一种的CAN(Controller Area Network、注册商标)中，将低电平、高电平的差动信号、也就是说数据比特分别称为隐性、显性。在此，假设如图23所示那样振铃波形按(1)显性→(2)隐性→(3)显性→(4)隐性这样的方式以大的振幅发生变化的情况。
于是，在专利文献1的结构中，与最初的从(1)向(2)的变化相应地开始振铃抑制动作，如果经过一定时间则在接下来的(3)中停止抑制动作。然后，与接下来的向(4)的变化相应地再开始振铃抑制动作。因此，从(2)中的最初的抑制动作的开始起到(4)以后的停止为止的时间拖长。因而，在抑制动作的执行中，当假设传送了下一个比特：显性时，电流被吸收而导致信号波形发生失真。
现有技术文献
专利文献
专利文献1：日本专利第5498527号公报
发明内容
本公开的目的在于提供一种能够将与差动信号的电平变化相应的振铃抑制动作始终设为一定时间的振铃抑制电路。
在本公开的第一方式中，振铃抑制电路与通过一对高电位侧信号线、低电位侧信号线来传送变化为高、低的2值电平的差动信号的传送线路连接，抑制随着所述差动信号的传送而产生的振铃，所述振铃抑制电路具备：线间开关元件，连接于所述一对信号线之间；以及控制部，若检测到所述差动信号的电平从高变化为低，则使所述线间开关元件接通并固定接通状态，在计时了一定时间之后解除所述接通状态。
根据上述的振铃抑制电路，控制部当检测出差动信号的电平从高变化为低时，使线间开关元件接通并固定该状态，在计时了一定时间之后解除所述接通状态。通过这样构成，一旦根据差动信号的电平变化来使线间开关元件接通，则该状态被固定，因此即使此后再次发生差动信号的电平变化也不会受到影响，线间开关元件将接通状态可靠地维持一定时间。由此，防止振铃抑制期间不必要地拖长来能够稳定地进行信号传送。
附图说明
关于本公开的上述目的及其它目的、特征、优点通过参照附图并下述的详细描述，会变得更明确。在该附图中：
图1是第一实施方式，是表示振铃抑制电路的结构的图。
图2是动作状态的转变图(之一)。
图3是动作状态的转变图(之二)。
图4是动作状态的转变图(之三)。
图5是动作状态的转变图(之四)。
图6是动作时序图(之一)。
图7是动作时序图(之二)。
图8是动作时序图(之三)。
图9是在利用专利文献1的结构的情况下的与图8的一部分相当的动作时序图。
图10是第二实施方式，是表示振铃抑制电路的结构的图。
图11是动作时序图(之一)。
图12是动作时序图(之二)。
图13是动作时序图(之三)。
图14是第三实施方式，是表示振铃抑制电路的结构的图。
图15是第四实施方式，是表示振铃抑制电路的结构的图。
图16是第五实施方式，是表示振铃抑制电路的结构的图。
图17是第六实施方式，是表示振铃抑制电路的结构的图。
图18是表示线间开关元件的其它结构的图(之一)。
图19是表示线间开关元件的其它结构的图(之二)。
图20是表示线间开关元件的其它结构的图(之三)。
图21是表示线间开关元件的其它结构的图(之四)。
图22是在利用专利文献1的结构的情况下的与图11的一部分相当的动作时序图。
图23是与图12的一部分相当的动作时序图。
具体实施方式
(第一实施方式)
如图1所示，相当于传送线路的通信总线1包括高电位侧信号线1H、低电位侧信号线1L，在低电位侧信号线1L上连接有5个N沟道MOSFET_N0～N4的源极。作为线间开关元件的FET_N4的漏极连接于高电位侧信号线1H。FET_N0的漏极经由电阻元件R0连接于高电位侧信号线1H，并且连接于FET_N1和N3的栅极。FET_N0～N3相当于第一～第四开关元件。此外，FET的源极相当于电位基准侧导通端子，漏极相当于非基准侧导通端子，栅极相当于导通控制端子。
在被供给电源VCC的电源线2上连接有P沟道MOSFET_P1和P2的源极，FET_P1的漏极经由电阻元件R1连接于FET_N1的漏极和FET_N2的栅极。FET_P1和P2相当于第五和第六开关元件。FET_P2的漏极经由电阻元件R2连接于FET_N0的栅极、FET_N2和N3的漏极以及FET_N4的栅极。
在电源线2与低电位侧信号线1L之间连接有电阻元件R3及N沟道MOSFET_N6的串联电路，FET_N6的栅极连接于FET_N0的栅极。另外，在电源线2与地之间连接有电阻元件R4与R5的串联电路，它们的共同连接点连接于比较器COMP1的非反相输入端子。比较器COMP1的反相输入端子连接于FET_N6的漏极。FET_N6相当于检测用开关元件。
比较器COMP1的输出端子连接于相当于第二触发器的D触发器FF1的时钟端子C。电阻元件R3～R5、FET_N6以及比较器COMP1构成相当于第二置位(Set)信号输出部的接通确认电路3。
在高电位侧信号线1H与低电位侧信号线1L之间连接有电阻元件R6～R8的串联电路，电阻元件R6与R7的共同连接点连接于比较器COMP2的非反相输入端子，电阻元件R7与R8的共同连接点连接于比较器COMP2的反相输入端子。比较器COMP2的输出端子经由反相器门INV0连接于N沟道MOSFET_N7的栅极。电阻元件R6～R7、比较器COMP2以及反相器门INV0构成相当于第一置位信号输出部的比较电路4。另外，FET_N7也相当于第一置位信号输出部。
FET_N7的源极连接于地，FET_N7的漏极经由缓冲器BUF1连接于相当于第一触发器的D触发器FF2的时钟端子C。在电源线2与地之间连接有电阻元件R10与电容器C1的串联电路，它们的共同连接点连接于FET_N7的漏极。电阻元件R10和电容器C1构成相当于检测屏蔽部的延迟电路5。D触发器FF2和FF1的输入端子D分别经由电阻元件R9和R11连接于电源线2。
D触发器FF1的输出端子Q经由反相器门INV2连接于N沟道MOSFET_N8的栅极。FET_N8的源极连接于地，FET_N8的漏极经由缓冲器BUF2连接于或非门NOR2的一个输入端子。在电源线2与地之间连接有电阻元件R12与电容器C2的串联电路，它们的共同连接点连接于FET_N8的漏极。电阻元件R12和电容器C2构成延迟电路6。对或非门NOR2的另一个输入端子提供高有效(High active)的复位(Reset)信号RST，或非门NOR2的输出端子连接于D触发器FF2的负逻辑的复位端子RB。
D触发器FF2的输出端子Q连接于FET_P1的栅极，并且经由反相器门INV1连接于FET_P2的栅极。并且，D触发器FF2的输出端子Q经由反相器门INV3连接于或非门NOR1的一个输入端子。对或非门NOR1的另一个输入端子提供复位信号RST，或非门NOR1的输出端子连接于D触发器FF1的负逻辑的复位端子RB。
以上，延迟电路5和6、D触发器FF1和FF2以及它们的外围电路构成接通状态保持电路7。另外，FET_N0～N5、P1和P2以及反相器门INV1、电阻元件R0构成接通设定部8。并且，在以上的结构中除了FET_N4以外的部分构成控制部9，由FET_N4和控制部9构成振铃抑制电路10。
接着，说明本实施方式的作用。此外，下面假设将本实施方式应用于前述的CAN的情况，将差动信号的低电平称为“隐性(Recessive)”，将高电平称为“显性(Dominant)”。
<初始状态：隐性>
如图2所示，在电源接通时的初始状态下，由于复位信号RST暂时成为有效而D触发器FF1和FF2均被复位。由此，FET_P1变为接通，FET_P2变为断开，FET_N2变为接通，FET_N0、N1、N3、N4和N6变为断开。然后，接通确认电路3的输出信号成为低电平。此外，图中所示的○表示接通状态的元件或被通电的元件，×表示断开状态的元件或未被通电的元件。
另外，FET_N7和N8变为接通，因此D触发器FF2的复位被解除，但是由于反相器门INV3的输出信号是高电平，因此D触发器FF1维持复位状态。此时，如果是通信总线1未被发送节点驱动的隐性的状态，则比较电路4的输出信号成为高电平。因而，D触发器FF1和FF2均不被触发，而维持复位状态。
<隐性→显性>
接着，如图3所示，如果通信总线1被发送节点驱动而差动信号成为显性电平，则电流流过电阻元件R6～R8的串联电路而比较电路4的输出信号成为低电平。于是，FET_N7变为断开，因此电容器C1的充电开始。之后，如果经过与RC时间常数相应的时间而电容器C1的端子电压上升至高电平，则D触发器FF2被触发而输出端子Q成为高电平。由此，FET_P1转变为断开，FET_P2转变为接通，FET_N2变为断开，FET_N1和N3变为接通。另外，D触发器FF1的复位被解除。
即，延迟电路5起到如下作用：在通信总线1变化为显性电平时，将由D触发器FF1对该变化进行的探测屏蔽与RC时间常数相应的时间。上述的时间与图6所示的“显性屏蔽时间”对应。
<显性→隐性(抑制动作开始)>
接着，如图4所示，当发送节点停止通信总线1的驱动而差动信号恢复为隐性电平时，FET_N1和N3的栅极成为低电平，它们截止。此时，由于FET_P2处于接通，因此FET_N1、N4和N6的栅极经由电阻元件R2成为高电平，它们导通。即，由于FET_N4导通而通信总线1的阻抗降低，从而开始振铃抑制动作。另外，此时，接通确认电路3和比较电路4的输出信号均成为高电平。由此，D触发器FF1被触发而FET_N8截止，从而电容器C2的充电开始。
<隐性(抑制动作结束)>
之后，当经过与RC时间常数相应的时间而电容器C2的端子电压上升至高电平时，经由或非门NOR2而D触发器FF2被复位。于是，如图5所示，输出端子Q转变为低电平而FET_P1变为接通，FET_P2变为断开，恢复为与图2所示的初始状态相同的状态，FET_N4截止而振铃抑制动作停止。即，振铃抑制动作若从如图4所示那样差动信号从显性变化为隐性的时间点起开始，则在从该时间点起经过了根据延迟电路6的RC时间常数赋予的延迟时间的时间点结束(参照图6)。
如图7所示，当在振铃抑制动作的执行中产生显性电平的噪声时，如果该噪声产生期间比显性屏蔽期间短，则通信总线1的电平变化不被D触发器FF2检测。因而，与图6所示的事例同样地执行振铃抑制动作。
另外，如图8所示那样在显性的状态下产生了隐性电平的噪声的情况下也同样，如果该噪声产生期间比显性屏蔽期间短，则通信总线1的电平变化不被D触发器FF2检测。因而，不会如与专利文献1的结构对应的图9所示那样开始多余的振铃抑制动作。
如上，根据本实施方式，控制部9当检测出在传送线路1中传送的差动信号从显性变化为隐性时，使FET_N4接通并固定该状态，在由延迟电路6计时一定时间之后解除该接通状态。通过这样构成，一旦根据差动信号的电平变化来使FET_N4接通，则该状态被固定，因此即使以后再次发生差动信号的电平变化也不会受到影响，FET_N4将接通状态可靠地维持一定时间。由此，防止振铃抑制期间不必要地拖长来能够稳定地进行信号传送。
而且，控制部9包括如下部分：D触发器FF2；D触发器FF1，当成为置位状态时，输出用于对D触发器FF2进行复位的信号；延迟电路6，配置于D触发器FF1的输出端子Q与D触发器FF2的复位端子RB之间；比较电路4，若检测到差动信号从隐性变化为显性，则输出对D触发器FF2进行置位的信号；接通确认电路3，若检测到FET_N7和FET_N4被导通，则输出对D触发器FF1进行置位的信号；以及接通设定部8，若D触发器FF2被置位，则能够将FET_N4的栅极设为接通电平。
由此，在D触发器FF2被置位之后，当差动信号从显性变化为隐性时，FET_N4被导通而开始振铃抑制动作。此时，FET_N4的接通状态由于D触发器FF2被置位而被固定。然后，当D触发器FF2被复位时，FET_N4的接通状态被解除而振铃抑制动作停止。因而，自差动信号从显性变化为隐性的时间点起到D触发器FF2被复位为止的期间成为振铃抑制期间。
D触发器FF2一旦被比较电路4的输出信号置位，则在经过延迟时间5中的延迟时间之后被复位，因此即使在振铃抑制期间差动信号的电平发生了变化的情况下，抑制动作也不会受到其影响，能够将抑制期间维持为一定。
另外，接通确认电路3具备FET_N6，该FET_N6的漏极经由电阻元件R3连接于电源线2，该FET_N6的源极和栅极分别连接于FET_N4的源极和栅极。接通设定部8具备：FET_N0～N3，该FET_N0～N3的源极连接于低电位侧信号线1L；FET_P1，该FET_P1的源极连接于电源线2，该FET_P1的漏极经由电阻元件R1连接于FET_N1的漏极和FET_N2的栅极；以及FET_P2，该FET_P2的源极连接于电源线2，该FET_P2的漏极经由电阻元件R2连接于FET_N3的漏极和FET_N1的栅极。
而且构成为：将FET_N0的栅极连接于FET_N4的栅极，将FET_N1和N3的栅极连接于FET_N0的漏极、并且经由电阻元件R0连接于高电位侧信号线1H，将FET_N2的栅极连接于FET_N1的漏极，当D触发器FF2被置位时，FET_P1接通，FET_P2断开。由此，接通设定部8当D触发器FF2被置位时能够将FET_N4的栅极设为接通电平，当D触发器FF2被复位时能够将FET_N4的栅极设为断开电平。
另外，延迟电路5当检测出差动信号的电平从隐性变化为显性时，使由比较电路4经由FET_N7输出的对D触发器FF2的置位信号延迟，由此将由控制部8对所述变化进行的检测屏蔽一定时间。通过这样构成，即使在差动信号为显性电平且振铃抑制动作未开始的状态下叠加了隐性电平的噪声，控制部8也不会在该时间点开始抑制动作。由此，能够防止正常地传送的显性的信号波形受到噪声的影响而发生失真。
(第二实施方式)
下面，对与第一实施方式相同的部分附加相同的符号并省略说明，说明不同的部分。如图10所示，第二实施方式的振铃抑制电路11具备从接通状态保持电路7删除了FET_N7和延迟电路5后的接通状态保持电路12。在该情况下，如图11所示，与第一实施方式同样地进行通常的振铃抑制动作。另外，即使如图12所示那样在隐性的状态下产生了显性电平的噪声的情况下，也与第一实施方式同样地进行振铃抑制动作。
但是，如果如图13所示那样在显性的状态下产生隐性电平的噪声，则根据该电平变化开始振铃抑制动作，因此在显性的信号波形中产生失真。
(第三、第四实施方式)
如图14所示，第三实施方式的振铃抑制电路13是将FET_N0～N4置换为P沟道MOSFET_P0～P4的结构。FET_P0～P4的源极连接于高电位侧信号线1H，作为线间开关元件的FET_P4的漏极连接于低电位侧信号线1L。FET_P0和P4的栅极连接于FET_P2和P3的漏极，并且连接于构成比较电路3P的P沟道MOSFET_P6的栅极。
FET_P0的漏极经由电阻元件R0连接于低电位侧信号线1L，并且连接于FET_P1和P3的栅极。构成第一实施方式的接通设定部8的FET_P1和P2被置换为N沟道MOSFET_N1和N2而构成接通设定部8P。FET_N1和N2的源极连接于地。FET_N1的漏极经由电阻元件R1连接于FET_P1的漏极和FET_P2的栅极，FET_N2的漏极经由电阻元件R2连接于FET_P4的栅极。
另外，随之，比较电路3如上所述那样成为比较电路3P，在信号线1H与地间连接有FET_P6与电阻元件R3的串联电路，两者的共同连接点连接于比较器COMP1的反相输入端子。电阻元件R4与R5的共同连接点连接于比较器COMP1的非反相输入端子。另外，比较器COMP1的输出端子经由反相器门INV4连接于D触发器FF1的时钟端子C。在如以上那样构成的第三实施方式的情况下也能够获得与第一实施方式同样的效果。
另外，图15所示的第四实施方式的振铃抑制电路14是对于第二实施方式的振铃抑制电路11如第三实施方式那样将FET_N0～N4置换为P沟道MOSFET_P0～P4的结构，具备从接通状态保持电路7删除了FET_N7和延迟电路5后的接通状态保持电路12P。在该情况下，在比较电路4的输出端子与D触发器FF2的时钟端子C之间插入有反相器门INV4，但是，如果删除比较电路4的反相器门INV0则反相器门INV4也不需要。此外，第三实施方式的反相器门INV4成为反相器门INV5。根据如以上那样构成的第四实施方式，能够获得与第二实施方式同样的效果。
(第五实施方式)
图16所示的第五实施方式的振铃抑制电路15是第一实施方式与第四实施方式的组合，是将第一实施方式的接通设定部8设为接通设定部8N且追加了接通设定部8P而成的。为了避免符号的重复，将第四实施方式中的FET_N1、N2设为FET_N11、N12，将电阻元件R0～R3设为R20～R22、R24。
在以比较器COMP1为中心来构成的接通确认电路3N中，在电阻元件R5与地之间插入有电阻元件R23。电阻元件R5与R23的共同连接点连接于构成接通确认电路3P的比较器COMP3的非反相输入端子。比较器COMP1的输出端子连接于或门OR1的一个输入端子，比较器COMP3的输出端子经由反相器门INV4连接于或门OR1的另一个输入端子。而且，或门OR1的输出端子连接于D触发器FF1的时钟端子C。根据如以上那样构成的第五实施方式，能够获得与第一及第四实施方式同样的效果。
(第六实施方式)
图17所示的第六实施方式的振铃抑制电路16是对第二实施方式的结构应用第五实施方式的结构且具备接通设定部8N和8P而成的。根据如以上那样构成的第六实施方式，能够获得与第二及第五实施方式同样的效果。
(其它实施方式)
也可以将作为线间开关元件的FET_N4或P4由图18～图21所示的元件构成。图18是在信号线1H与FET_N4的漏极之间插入电阻元件R13、且在FET_N4的源极与信号线1L之间插入电阻元件R14的结构，图19是将图18的FET_N4置换为FET_P4而成的。
图20是使用将FET_N4和P4并联连接的所谓模拟开关的结构，图21是与图18同样地在信号线1H、1L与所述模拟开关之间插入电阻元件R13、R14的结构。
本公开并不仅限定于上述的或图中记载的实施方式，能够进行如下变形或扩展。
也可以与专利文献1中公开的各实施方式进行组合来实施。
延迟电路5和6不限于由电阻元件和电容器构成，例如也可以由与恒流源的组合来构成。
也可以将电阻元件R1、R2、R21、R22置换为恒流源。
依据实施例描述了本公开，但是应理解为本公开不限定于该实施例、构造。本公开还包括各种变形例、均等范围内的变形。除此以外，各种组合、方式以及在这些组合、方式中仅包含一个要素、或其以上或者其以下的其它组合、方式也包括在本公开的范畴、思想范围内。
Claims (6)
1.一种振铃抑制电路，与通过一对高电位侧信号线、低电位侧信号线来传送变化为高、低的2值电平的差动信号的传送线路连接，抑制随着所述差动信号的传送而产生的振铃，所述振铃抑制电路具备：
线间开关元件(N4、P4)，连接于所述一对信号线之间；以及
控制部(9)，若检测到所述差动信号的电平从高变化为低，则使所述线间开关元件接通并固定接通状态，在计时了一定时间之后解除所述接通状态。
2.根据权利要求1所述的振铃抑制电路，其中，
所述控制部具备：
第一触发器(FF2)，在初始状态下被复位；
第二触发器(FF1)，在初始状态下被复位，若成为置位状态，则输出用于对所述第一触发器进行复位的复位信号；
延迟电路(6)，配置于该第二触发器的输出端子与所述第一触发器的复位端子之间；
第一置位信号输出部(4、FET_N7)，若检测到所述差动信号的电平从低变化为高，则输出对所述第一触发器进行置位的置位信号；
第二置位信号输出部(3)，若检测到所述线间开关元件导通，则输出对所述第二触发器进行置位的置位信号；以及
接通设定部(8)，若所述第一触发器被置位，则使得能够将所述线间开关元件的导通控制端子设为接通电平。
3.根据权利要求2所述的振铃抑制电路，其中，构成为：
所述第二置位信号输出部具备检测用开关元件(N6、P6)，该检测用开关元件(N6、P6)的非电位基准侧导通端子经由电阻元件(R3)连接于电源，该检测用开关元件(N6、P6)的电位基准侧导通端子和导通控制端子分别连接于所述线间开关元件的电位基准侧导通端子和导通控制端子，
所述接通设定部具备：
第一～第四开关元件(N0～N3、P0～P3)，该第一～第四开关元件(N0～N3、P0～P3)的电位基准侧导通端子连接于所述线间开关元件的电位基准侧导通端子；
第五开关元件(P1、N1)，该第五开关元件(P1、N1)的电位基准侧导通端子连接于电源，该第五开关元件(P1、N1)的非基准侧导通端子经由电阻元件(R1)连接于所述第二开关元件的非基准侧导通端子和所述第三开关元件的导通控制端子；以及
第六开关元件(P2、N2)，该第六开关元件(P2、N2)的电位基准侧导通端子连接于电源，该第六开关元件(P2、N2)的非基准侧导通端子经由电阻元件(R2)连接于所述第三开关元件的非基准侧导通端子和所述线间开关元件的导通控制端子，
所述第一开关元件的导通控制端子连接于所述线间开关元件的导通控制端子，
所述第二开关元件和所述第四开关元件的导通控制端子连接于所述第一开关元件的非基准侧导通端子，并且经由电阻元件(R0)连接于所述线间开关元件的非基准侧导通端子，
所述第三开关元件的导通控制端子连接于所述第二开关元件的非基准侧导通端子，
若所述第一触发器被置位，则所述第五开关元件接通，所述第六开关元件断开。
4.根据权利要求1所述的振铃抑制电路，其中，
所述振铃抑制电路具备检测屏蔽部(5)，该检测屏蔽部(5)若检测到所述差动信号的电平从低变化为高，则将由所述控制部进行的所述变化的检测屏蔽一定时间。
5.根据权利要求2或3所述的振铃抑制电路，其中，
所述振铃抑制电路具备检测屏蔽部(5)，该检测屏蔽部(5)若检测到所述差动信号的电平从低变化为高，则将由所述控制部进行的所述变化的检测屏蔽一定时间。
6.根据权利要求5所述的振铃抑制电路，其中，
所述检测屏蔽部具备延迟电路，该延迟电路使由第一置位信号输出部向所述第一触发器输出的置位信号延迟。
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