CN108155902A - 置位和重置脉冲发生器电路 - Google Patents

Abstract

本发明公开了一种置位和重置脉冲发生器电路，所述置位和重置脉冲发生器电路接收输入信号以生成置位信号和重置信号对。所述置位和重置脉冲发生器电路包括置位电路和重置电路。一个交叉耦接电路将所述重置电路的电压信号连接到所述置位电路的输出电路，并且另一个交叉耦接电路将所述置位电路的电压信号连接到所述重置电路的输出电路。所述置位电路的所述输出电路从所述输入信号、所述重置电路的所述电压信号、以及所述置位电路的所述电压信号生成所述置位信号。所述重置电路的所述输出电路从反相输入信号、所述重置电路的所述电压信号、以及所述置位电路的所述电压信号生成所述重置信号。

Description

置位和重置脉冲发生器电路

相关申请的交叉引用

本申请要求于2016年12月2日提交的美国临时申请62/429,465的权益，该临时申请全文以引用的方式并入本文。

技术领域

本发明整体涉及电路，并且更具体地但是不唯一地涉及置位和重置脉冲发生器电路。

背景技术

置位和重置脉冲发生器电路广泛用于各种系统和应用中。典型的置位和重置脉冲发生器电路包括开关和电容器电路，其围绕阈值充电和放电以生成用于给定输入信号的置位信号和互补重置信号。到电路的输入信号是逻辑高或低的。在一些实施方式中，当输入信号是具有非常短的持续时间的脉冲信号时，常规置位和重置脉冲发生器电路可丢弃重置或置位信号。丢弃置位和/或重置信号可对下游的电路和/或系统具有负面影响，并可在高电压环境中出现危险的情况。克服这些问题的一种尝试是调整开关特性以使得能够对电容器进行更快的充电。然而，除了别的以外，由于开关设备的工艺变化，这是不完整的解决方案。克服这些问题的另一种尝试是将另外的电路(例如，低通电路)包括到置位和重置脉冲发生器电路。然而，此类电路引入滞后(延迟)，其在一些操作环境中可能不可用，并且增加部件数量，这可能增加电路的占有面积和/或成本。

发明内容

在一个实施方案中，置位和重置脉冲发生器电路接收输入信号以生成置位信号和重置信号对。置位和重置脉冲发生器电路可包括置位电路和重置电路。第一交叉耦接电路将重置电路的电压信号连接到置位电路的输出电路，并且第二交叉耦接电路将置位电路的电压信号连接到重置电路的输出电路。置位电路的输出电路从输入信号、重置电路的电压信号、以及置位电路的电压信号生成置位信号。重置电路的输出电路从反相输入信号、重置电路的电压信号以及置位电路的电压信号生成重置信号。

置位电路可包括第一晶体管对，该第一晶体管对根据输入信号开关以对第一电容器进行充电来生成置位电路的电压信号。重置电路可包括第二晶体管对，该第二晶体管对根据反相输入信号开关以对第二电容器进行充电来生成重置电路的电压信号。

置位电路的输出电路可通过对输入信号、置位电路的电压信号、以及重置电路的电压信号执行逻辑与操作来生成置位信号。重置电路的输出电路可通过对反相输入信号、重置电路的电压信号、以及置位电路的电压信号执行逻辑与操作来生成重置信号。

第一晶体管对和第二晶体管对可各自包括PMOS晶体管和NMOS晶体管。

本发明的这些及其他特征对于本领域的普通技术人员来说在阅读本公开的包括附图和权利要求书的整个内容后将是显而易见的。

附图说明

图1示出了根据本发明实施方案的置位和重置脉冲发生器电路的示意图。

图2A和图2B示出了根据本发明实施方案的图1的置位和重置脉冲发生器电路的信号的示例性波形。

图3示出了根据本发明实施方案的置位和重置脉冲发生器电路的示意图。

图4示出了根据本发明实施方案的置位和重置脉冲发生器电路的示意图。

在不同附图中使用相同的参考标记来指示相同或类似的部件。

具体实施方式

在本公开中，提供了许多具体细节，诸如电路、部件和方法的示例，以提供对本发明的实施方案的彻底理解。然而，本领域的普通技术人员将认识到，本发明可在没有这些具体细节中的一个或多个的情况下实施。在其他情况下，未示出或描述熟知的细节以免使本发明的方面模糊不清。

图1示出了根据本发明实施方案的置位和重置脉冲发生器电路100(“SR电路100”)的示意图。SR电路100可被配置为对于给定输入信号脉冲生成一对置位/重置脉冲。

在图1的示例中，SR电路100包括置位电路102和重置电路104，其被配置为接收输入信号A并且根据输入信号A生成置位信号和互补重置信号。输入信号A可为在逻辑高和逻辑低之间转变的逻辑信号。SR电路100可用于多种电路以生成置位信号和重置信号。

在图1的示例中，置位电路102包括反相器电路106，该反相器电路包括开关元件108和110以及电阻元件112。开关元件108可为P型金属氧化物半导体(PMOS)晶体管，其具有耦接到输入信号A的栅极、耦接到干线电压源(例如，VCC)的源极、以及耦接到节点B的漏极。开关元件110可为N型金属氧化物半导体(NMOS)晶体管，其具有耦接到输入信号A的栅极、耦接到参考节点(例如，地)的源极、以及经由电阻元件112耦接到节点B的漏极。

在图1的示例中，置位电路102还包括耦接在节点B和参考节点之间的电容器114。当输入信号A处于逻辑低状态时，PMOS晶体管108接通(导通)，NMOS晶体管110关断(不导通)，并且电容器114正在充电。当输入信号A处于逻辑高状态时，PMOS晶体管108关断(不导通)，NMOS晶体管接通(导通)，并且电容器114通过电阻元件112放电。因此，电阻元件112通常控制电容器114的放电比电容器114的充电慢。

在图1的示例中，置位电路102还包括与门116形式的输出电路，其被配置为接收输入信号A、在节点B处的电容器114上的电压、以及来自重置电路104的输入。与门116可具有相关联的输入阈值，高于该输入阈值被定义为逻辑“1”或高，而低于该输入阈值被定义为逻辑“0”或低。如本领域技术人员将理解的，与门116的输出是可例如与其他逻辑电路(例如，触发器电路)一起使用的置位信号。

在图1的示例中，重置电路104类似于置位电路102，并且包括反相器缓冲器118以生成反相输入信号A’。重置电路104还包括反相器电路120，该反相器电路包括开关元件122和124以及电阻元件126。开关元件122可为PMOS晶体管，该PMOS晶体管具有被耦接以接收反相输入信号A’的栅极、耦接到干线电压源(例如，VCC)的源极、以及耦接到节点C的漏极。开关元件124可为NMOS晶体管，该NMOS晶体管具有被耦接以接收反相输入信号A’的栅极、耦接到参考节点(例如，地)的源极、以及经由电阻元件126耦接到节点C的漏极。

如可以理解，根据应用，反相器电路106和120的开关元件可被替换为其他类型的晶体管。例如，开关元件108和122可为任何合适的晶体管，其可用作上拉晶体管，诸如PNP双极性结型晶体管(BJT)。作为另一个示例，开关元件110和124可被替换为任何合适的晶体管，其可用作下拉晶体管，诸如NPN双极性结型晶体管。

在图1的示例中，重置电路104还包括耦接在节点C和参考节点之间的电容器128。当反相输入信号A’处于逻辑低状态时，PMOS晶体管122接通(导通)，并且NMOS晶体管124关断(不导通)，并且电容器128正在充电。当反相输入信号A’处于逻辑高状态时，PMOS晶体管122关断(不导通)，NMOS晶体管124接通(导通)，并且电容器128正在通过电阻元件126放电。因此，电阻元件126通常控制电容器128的放电比电容器128的充电慢。

在图1的示例中，重置电路104还包括与门130形式的输出电路，其被配置为接收反相输入信号A’、在节点C处的电容器128上的电压、以及来自置位电路102的输入。与门130可具有相关联的输入阈值，高于该输入阈值被定义为逻辑“1”或高，而低于该输入阈值被定义为逻辑“0”或低。如本领域技术人员将理解的，与门130的输出是可结合置位信号使用，例如与其他逻辑电路(例如，触发器电路)一起使用的重置信号。

输入信号A通常可包括“长”脉冲信号和“短”脉冲信号。脉冲信号可以为正或负。一般来讲，如本文所用，“长”脉冲信号为具有比电容器114和128的充电速度慢的转变持续时间的脉冲信号。如本文所用，“短”脉冲信号可包括具有比电容器114和128的充电速度快的转变持续时间的脉冲信号。PMOS晶体管108和122的物理特性可相对于NMOS晶体管110和124进行调整以例如通过增加PMOS晶体管108和122的沟道宽度来为PMOS晶体管108和122提供更快的开关速度。更具体地讲，PMOS晶体管108和122的沟道宽度可被制成比NMOS晶体管110和124的沟道宽度宽以改善(减少)与PMOS晶体管108和122相关联的传播延迟。

在图1的示例中，SR电路100包括在置位电路102和重置电路104之间的交叉耦接电路以显著减少或消除丢弃的重置信号，从而显著地增加当输入信号A为短脉冲信号时SR电路100生成置位和重置信号对的可能性。

在图1的示例中，交叉耦接电路包括用以将置位电路102的节点B耦接到重置电路104的与门130的第一交叉耦接电路132，以及用以将重置电路104的节点C耦接到置位电路102的与门116的第二交叉耦接电路134。第一交叉耦接电路132可包括具有比与门130的阈值大的阈值的滞后电路136。滞后电路136的较高阈值有助于确保当输入信号A从低转变为高并且节点B处的信号值尚未高于滞后电路136的阈值时，可能不会生成重置脉冲，但是将会生成置位脉冲。第二交叉耦接电路134还可包括具有比与门116的阈值大的阈值的滞后电路138。滞后电路138的较高阈值有助于确保当输入信号A从高转变为低并且节点C处的信号值尚未高于滞后电路138的阈值时，可能不会生成置位脉冲，但是将会生成重置脉冲。在其中置位和重置脉冲正在控制锁存电路(例如，RS锁存电路，未示出)的应用中，由于锁存电路的输出将与输入信号A相同，因此这可能是更期望的。

在图1的示例中，到与门116的输入是来自交叉耦接电路134的信号(即，节点C处的电压值)、输入信号A、以及节点B处的电压值。类似地，到与门130的输入是来自交叉耦接电路132的信号(即，节点B处的电压值)、反相输入信号A’、以及节点C处的电压值。因此，重置信号是基于置位电路102和重置电路134两者的状态信息的，并且类似地，置位信号是基于置位电路102和重置电路104两者的状态信息的。该电路拓扑使得SR电路100能够确保置位信号和重置信号成对生成，或者重置信号总是针对正输入信号生成，或者置位信号总是针对负输入信号生成。

图2A和图2B示出了根据本发明实施方案的图1的SR电路100的信号的示例性波形。为了方便起见，图2A和图2B的波形是对正输入脉冲的电路响应。

图2A示出当输入信号A是长脉冲信号时各种信号的操作波形200。波形202示出长的正输入信号A的示例。波形204示出节点B处的电容器114上的电荷的示例。波形206示出与门116的输出处的所得置位信号的示例。波形208示出反相(互补)输入信号A’的示例。波形210示出节点C处的电容器128上的电荷的示例，并且波形212示出与门130的输出处的所得重置信号的示例。

在图2A的示例中，在时间214处，输入信号A 202从低转变为高，并且节点B 204处的电压开始降低。反相输入信号A’208从高转变为低，并且电容器128上的电压在节点C 210处从低转变为高。由于节点C处的电压从低状态转变为高状态(充电)比从高状态转变为低状态(放电)快，所以置位信号206在与门116的输出处处于高状态，因为到与门116的输入处于高状态。在时间216处，节点B 204处的电压值降低到低于阈值222，并且置位信号206从高转变为低。阈值222可以是基于例如与门116的输入要求的。在时间218处，输入信号A 202从高状态转变为低状态，并且反相输入信号A’208从低状态转变为高状态。电容器114上的电压在节点B 204处从低转变为高。由于节点B处的电压从低转变为高状态(充电)比从高转变为低状态(放电)快，所以重置信号212在与门130的输出处处于高状态，因为到与门130的输入处于高状态。

图2B示出了当输入信号A是短脉冲信号时各种信号的操作波形250。波形252示出短的正输入信号A的示例。波形254示出节点B处的电容器114上的电荷的示例。波形256示出与门116的输出处的所得置位信号的示例。波形258示出反相(互补)输入信号A’的示例。波形260示出节点C处的电容器128上的电荷的示例，并且波形262示出与门130的输出处的所得重置信号的示例。

在图2B的示例中，在时间264处，输入信号A 252从低转变为高，并且节点B 254处的电压开始降低。反相信号A’258从高转变为低，并且电容器128上的电压在节点C 260处从低转变为高。由于节点C处的电压从低状态转变为高状态(充电)比从高状态转变为低状态(放电)快，所以置位信号256在与门116的输出处处于高状态，因为到与门116的输入处于高状态。在时间266处，输入信号A 252从高状态转变为低状态，并且因此置位信号256也从高状态转变为低状态。然而，节点B处的电压值不会下降到低于阈值，因为输入信号A是短脉冲信号，并且因此电容器114不会完全放电。另外在时间266处，重置信号262从低状态转变为高状态，因为电容器128上的电压被充电到高于阈值，节点B处的电压保持为高，并且反相输入信号A’258从低状态转变为高状态。在时间268处，重置信号262从高状态转变为低状态，因为节点C 260处的电压降低到低于阈值。

图3示出了根据本发明实施方案的置位和重置脉冲发生器电路300(“SR电路300”)的示意图。SR电路300类似于图1的SR电路100，不同之处在于交叉耦接电路132和134不具有滞后电路136和138。在图3的示例中，与门316和330的交叉耦接输入阈值可比到与门的其他两个相应输入值大，使得节点C处的信号值在与门316的阈值到达之前到达与门330的阈值。

图4示出了根据本发明实施方案的置位和重置脉冲发生器电路400(“SR电路400”)的示意图。SR电路400类似于图1的SR电路100，不同之处在于交叉耦接电路132和134可包括相应缓冲和/或延迟电路436和438。缓冲和/或延迟电路436和438可包括例如延迟缓冲电路、施密特触发器电路、滞后缓冲电路、一系列反相器和/或缓冲器、具有输入阈值的门电路等、以及/或者延迟和/或缓冲器的任何组合。

SR电路100(图1)、300(图3)和400(图4)的分量值可大致相同，例如对称，使得所生成的置位和重置信号不被加权。在一个示例中，为了生成具有300ns置位脉冲的置位信号和具有300ns重置脉冲的重置信号，PMOS晶体管108和122可各自具有大致80μm的宽度和1.4μm的长度，NMOS晶体管110和124可各自具有大致20μm的宽度和1.4μm的长度，电阻元件112和126可各自具有大致100kOhm的电阻，并且电容器114和128可各自具有2pF的电容。在其他实施方案中，为了提供“置位主导”信号发生或“重置主导”信号发生，可例如通过对置位和重置脉冲发生器电路使用不同的分量值来对置位电路进行与重置电路不同的加权。

除了所附权利要求之外，本发明的实施方案包括第一置位和重置脉冲发生器电路，其包括：第一反相器电路，该第一反相器电路被配置为接收输入信号，并且根据输入信号控制第一晶体管对的开关操作以对第一电容器进行充电以生成第一电压信号；第二反相器电路，该第二反相器电路被配置为根据反相输入信号控制第二晶体管对的开关操作以对第二电容器进行充电以生成第二电压信号；第一输出电路，该第一输出电路被配置为基于输入信号、第一电压信号和第二电压信号生成置位信号；第二输出电路，该第二输出电路被配置为基于反相输入信号、第一电压信号和第二电压信号生成重置信号；第一交叉耦接电路，该第一交叉耦接电路被配置为将第一电压信号耦接到第二输出电路；以及第二交叉耦接电路，该第二交叉耦接电路被配置为将第二电压信号耦接到第一输出电路。

上述第一置位和重置脉冲发生器电路，其中第一交叉耦接电路包括向第一电压信号提供滞后的第一滞后电路，并且第二交叉耦接电路包括向第二电压信号提供滞后的第二滞后电路。

上述第一置位和重置脉冲发生器电路，其中第一交叉耦接电路还包括使第一电压信号延迟第一延迟值的第一延迟电路，并且其中第二交叉耦接电路包括使第二电压信号延迟第二延迟值的第二延迟电路。

上述第一置位和重置脉冲发生器电路，其中第一交叉耦接电路包括第一缓冲电路，并且第二交叉耦接电路包括第二缓冲电路。

上述第一置位和重置脉冲发生器电路，其中第一晶体管对包括第一上拉晶体管和第一下拉晶体管，并且第二晶体管对包括第二上拉晶体管和第二下拉晶体管；其中第一上拉晶体管是PMOS晶体管，并且第一下拉晶体管是NMOS晶体管，其中第一上拉晶体管的沟道宽度比第一下拉晶体管的沟道宽度宽，并且其中第二上拉晶体管是PMOS晶体管，并且第二下拉晶体管是NMOS晶体管，其中第二上拉晶体管的沟道宽度比第二下拉晶体管的沟道宽度宽。

上述第一置位和重置脉冲发生器电路，其中第一输出电路包括第一与门，该第一与门对输入信号、第一电压信号和第二电压信号执行逻辑与操作以生成置位信号；其中第二输出电路包括第二与门，该第二与门对反相输入信号、第一电压信号和第二电压信号执行逻辑与操作以生成重置信号。

操作置位和重置脉冲发生器电路的第一方法，该方法包括：接收输入信号；根据输入信号生成第一电压信号；使输入信号反相以生成反相输入信号；根据反相输入信号生成第二电压信号；基于输入信号、第一电压信号和第二电压信号生成置位信号；以及基于反相输入信号、第一电压信号和第二电压信号生成与置位信号互补的重置信号。

操作置位和重置脉冲发生器电路的上述第一方法，其中生成第一电压信号包括：根据输入信号控制第一晶体管对的开关操作以对提供第一电压信号的第一电容器进行充电；其中生成第二电压信号包括：根据反相输入信号控制第二晶体管对的开关操作以对提供第二电压信号的第二电容器进行充电；其中置位信号通过对输入信号、第一电压信号和第二电压信号执行逻辑与操作来生成，并且其中重置信号通过对反相输入信号、第一电压信号和第二电压信号执行逻辑与操作来生成。

已经公开了置位和重置脉冲发生器电路及其操作方法。虽然已经提供了本发明的具体实施方案，但是应当理解，这些实施方案只是出于举例说明的目的而非进行限制。多个另外的实施方案对于本领域的普通技术人员来说在阅读本公开的过程中将是显而易见的。

Claims (8)

1.一种置位和重置脉冲发生器电路，包括：

置位电路，所述置位电路被配置为接收输入信号，以使用所述输入信号在所述置位电路的节点上生成电压，并且根据所述输入信号、所述置位电路的所述节点上的所述电压以及重置电路的节点上的电压生成置位脉冲；

重置电路，所述重置电路被配置为接收所述输入信号，以使用所述输入信号在所述重置电路的所述节点上生成电压，并且根据所述输入信号、所述置位电路的所述节点上的所述电压以及所述重置电路的所述节点上的所述电压生成重置脉冲；

第一交叉耦接电路，所述第一交叉耦接电路被配置为将所述置位电路的所述节点上的所述电压耦接到所述重置电路；和

第二交叉耦接电路，所述第二交叉耦接电路被配置为将所述重置电路的所述节点上的所述电压耦接到所述置位电路。

2.根据权利要求1所述的置位和重置脉冲发生器电路，其中所述置位电路被配置为使用所述输入信号对第一电容器进行充电以在所述置位电路的所述节点上生成电压，并且通过对所述输入信号、所述第一电容器上的所述电压以及所述重置电路的所述节点上的所述电压执行逻辑操作来生成所述置位脉冲。

3.根据权利要求2所述的置位和重置脉冲发生器电路，其中所述重置电路被配置为使所述输入信号反相来生成反相输入信号，使用所述反相输入信号对第二电容器进行充电以在所述重置电路的所述节点上生成电压，并且通过对所述反相输入信号、所述第一电容器上的所述电压以及所述第二电容器上的所述电压执行逻辑操作来生成所述重置脉冲。

4.根据权利要求2所述的置位和重置脉冲发生器电路，其中所述置位电路包括第一反相器电路、第一电容器以及与门，所述第一反相器电路被配置为根据所述输入信号对所述第一电容器进行充电，所述与门被配置为执行所述逻辑操作以生成所述置位脉冲。

5.根据权利要求4所述的置位和重置脉冲发生器电路，其中所述重置电路包括反相器缓冲器、第二电容器、第二反相器电路以及与门，所述反相器缓冲器被配置为使所述输入信号反相以生成反相输入信号，所述第二反相器电路被配置为根据所述反相输入信号对所述第二电容器进行充电，所述与门被配置为对所述反相输入信号、所述第一电容器上的所述电压、以及所述第二电容器上的所述电压执行逻辑与操作以生成所述重置脉冲。

6.根据权利要求5所述的置位和重置脉冲发生器电路，其中所述第一反相器电路包括根据所述输入信号互补开关的第一上拉晶体管和第一下拉晶体管，并且所述第二反相器电路包括根据所述反相输入信号互补开关的第二上拉晶体管和第二下拉晶体管。

7.根据权利要求1所述的置位和重置脉冲发生器电路，其中所述第一交叉耦接电路包括第一滞后电路，并且所述第二交叉耦接电路包括第二滞后电路。

8.根据权利要求1所述的置位和重置脉冲发生器电路，其中所述第一交叉耦接电路包括第一延迟电路，并且所述第二交叉耦接电路包括第二延迟电路。