CN106105035A - 用于多相信号传递的时钟脉冲发生器 - Google Patents

用于多相信号传递的时钟脉冲发生器 Download PDF

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CN106105035A CN201580013826.4A CN201580013826A CN106105035A CN 106105035 A CN106105035 A CN 106105035A CN 201580013826 A CN201580013826 A CN 201580013826A CN 106105035 A CN106105035 A CN 106105035A
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Abstract

提供了不受由多相接收机生成的数字字中比特之间偏斜的影响的时钟发生器。

Description

用于多相信号传递的时钟脉冲发生器
相关申请
本申请要求于2014年3月17日提交的美国临时专利申请第61/954,483号的权益，该申请要求于2014年9月25日提交的美国专利申请第14/496,129号的申请日的优先权，上述两申请的全部内容通过援引而纳入于此。
技术领域
本申请涉及时钟生成，更具体地，涉及用于多相信号传递的时钟发生器。
背景
多比特字的传输通常发生在多线总线上。例如，八比特字可在具有八条线的总线上传输，每比特一条线。但是在这种常规总线中，在给定的线上承载的每一比特独立于其余比特。随着数据率增加，这种常规通信变得有问题，因为当字在总线上传播时，字中的各个比特变得彼此偏斜。
鉴于在高速通信中多个比特之间的偏斜的问题，已经开发出各种串行化器/解串行化器(SERDES)系统。SERDES发射机将多比特字串行化为一系列相应的比特以供向接收机传输。于是，因为在SERDES系统中使用单一的传输线(可能是差分的)，在多线总线上毗邻比特之间可能不存在这种偏斜。SERDES接收机将接收到的串行比特流解串行化为原始字。但是，当数据传输速率超过例如10GHZ时，SERDES传输线和接收机负载引入失真。串行比特流中的毗邻比特于是开始相互干扰。为对抗产生的码元间干扰，复杂的均衡化方案变得必要，并且因此变得难以将SERDES数据传输速率推向更高。
为将数据传输速率增加到超过SERDES限制，已经开发出三相信令协议，其中三个发射机驱动三条分开的传输线。以下讨论将针对在接收到来自要么提供电流要么接收电流的电流模式发射机的信号之际的时钟生成，但也可使用电压模式传输。因为净电流必须是0，在三发射机系统中所有三个发射机不能都活动(传输或接收电流)。类似地，必须存在注入的和接收的电流，因此对于任何给定码元，所有三个发射机不能都不活动。因此，这意味着对于每个码元，三个发射机中的两个将是活动的，一个提供电流，另一个接收电流。根据一组三个发射机，存在不同的三对可能活动的发射机。在每对中，根据哪个发射机正在提供而哪个发射机正在接收，存在两种可能性。因此，在三发射机多相系统中，存在各自提供或接收给定量的电流的两个活动的发射机的6种不同组合。活动的发射机的每个不同的组合可被表示为一个码元。因为存在6个可能的码元，每个传输的码元代表2.5比特。以这种方式，尽管以功耗增加为代价，但数据传输速度可能超过利用单信道以相同的码元速率进行二进制传输的两倍。
在用于多相通信系统的接收机中，前端电路解码接收到的差分电流以产生相应的二进制码元。六个不同的码元可由六个二进制字代表：[100]、[010]、[001]、[110]、[101]和[011]。这些码元中的比特可由二进制变量A、B、C来表示。例如，码元[110]对应于A＝1、B＝0和C＝0。为确保三个二进制变量之一针对每个传输码元改变状态，不允许自转变。例如，假设码元[001]刚被接收。随后的码元不能是[001]，因为这将违反对自转变的禁止。以这种方式，根据二进制信号中至少之一的有保证二进制转变，可从每个接收到的码元中提取时钟。但是，实践中，由于在接收机前端电路中响应于来自发射机的传输线上的差分电流而生成的二进制信号之间的偏斜，时钟的提取可能被复杂化。为生成时钟，每个信号A、B和C随后可如图1A所示驱动其自己的脉冲发生器。为清楚解说，解码差分电流传输以产生二进制数据信号A、B和C的前端电路没有被示出。A脉冲发生器接收A数据信号，B脉冲发生器接收B数据信号，而C脉冲发生器接收C数据信号。响应于在相应的数据信号中的每个上升和下降沿(二进制移位或改变)，每个脉冲发生器生成脉冲。
或(OR)门将脉冲发生器生成的脉冲进行或运算以产生时钟信号。图1B解说了针对理想行为(数据信号之间零偏斜)产生的信号波形。脉冲发生器被配置成关于数据字周期以50％的占空比生成脉冲，以致产生的时钟信号也具有50％的占空比。因为每个数据字周期存在A、B和C信号中至少之一的有保证的二进制转变，所以脉冲发生器中的至少之一将相应地生成脉冲。例如，在数据字周期B0的开始处，信号A和B都有二进制转变。因此，脉冲发生器A和脉冲发生器B在周期B0中都生成脉冲。同样地，在后续数据字周期B1的开始处，信号A和C都有二进制转变，所以脉冲发生器A和C相应地产生脉冲。在另一数据字周期B2中，只有信号B有二进制转变，但对于时钟信号继续循环而言，仅一个这种转变是必要的。根据脉冲发生器输出信号的或运算生成的时钟(比特时钟)在每个比特周期中具有期望的循环。
但随着信号传输速度增加，图1B中所示的信号A、B和C之间具有零偏斜变得越来越困难。图1C解说了更一般的情形，其中信号A、B和C在高数据率下传播通过接收机时变得抖动和偏斜。例如，在数据字周期B0中，数据信号A与该数据字周期的起点同步转变。但是数据信号B对于周期边界是偏斜的，以致其转变稍后发生。结果，所产生的脉冲的或运算在周期B0中产生显著超过50％的占空比。对于剩余码元周期，也发生类似的失真与抖动。当时钟被用于对数据信号进行采样时，对于这样的恢复出的时钟的所产生的占空比失真和抖动产生比特错误。
因此，本领域中存在对用于使用多相编码的数据传输系统的改进的时钟生成电路和技术的需要。
概述
提供了用于多相接收机的时钟发生器。如在本文中所使用的，术语“多相”指的是在多条传输线上的信号传递，其中，每条传输线上的信号传递取决于其余传输线上的信号传递。例如，在三相系统中，三个发射机用电流模式信号或电压模式信号驱动三条传输线。下述讨论将不失一般性地假设发射机是电流模式发射机，因为本文所公开的概念和技术容易地适用于电压模式系统。每个电流模式发射机要么提供电流，要么吸收电流，要么是不活跃的。因为净电流必须是0，所以对于任一给定的码元传输，三个发射机中的仅两个发射机可活跃于提供或吸收电流。本文中讨论的时钟发生器处理来自接收机前端电路的比特信号。例如，在三相电流模式系统中，接收机的前端电路确定两条活跃线路上的电流流向以生成具有可被指定为A、B和C的比特的三比特数据字。这种前端电路在多相接收机中是常规的。随着数据传输速率被推得越来越高，这些比特变得相对于彼此偏斜。但是本文公开的非重叠时钟生成技术适应这种偏斜，而没有由于数据字的偏斜而在所生成的时钟信号中产生任何占空比失真。
在提供的或接收的电流都相等的三相电流模式系统中，三条传输线不能全都同时是活跃的，因为那时将不存在净零传送电流。所以数据字[111]是不被允许的。同样地，三条传输线不能都是不活跃的，因为那时将没有传送电流。所以数据字[000]也是不被允许的。因此，存在六个允许的数据字：[001]、[010]、[100]、[110]、[101]和[011]。注意这些数据字是由接收机的前端电路在解码多条传输线上的电流或电压后生成的。换句话说，因为必须存在两个活跃的发射机，其中一个发射机提供电流另一个发射机吸收电流，所以A和B数据比特分别是0且C数据比特等于1的数据字[001]并不相当于仅一条传输线是活跃的。因此，数据字是由接收机的前端电路在解码传输线上接收到的信号之际生成的比特。在2008年3月5日提交的共同转让的美国申请第12/042,362号中讨论了关于多相接收机中的数据字的解码的进一步细节，其内容通过援引而整体纳入于此。
所述时钟发生器包括处理每个数据字中的比特对以断言多个下拉信号之一的下拉信号发生器。下拉信号在一对一的基础上与数据字对应。例如，由于在三相系统中存在六个可能的数据字，那么将存在六个相应的下拉信号。下拉信号发生器被配置以断言唯一与当前数据字相对应的下拉信号。
所述时钟发生器还包括与所述多个下拉信号相对应的多个下拉电路。每个下拉电路响应于相应的下拉信号的断言，以使耦合至所有下拉电路的公共节点放电。所述时钟发生器进一步包括用于使经放电的公共节点再充电回至电源电压的上拉电路。所述时钟发生器根据公共节点的放电和充电生成时钟。在数据字中给定的一个数据字中的比特之间存在偏斜的情况下，下拉信号发生器可断言不只一个下拉信号，而不是仅断言与给定的数据字相对应的下拉信号。但是因为如本文中进一步讨论的下拉电路和上拉电路内的相对延迟，该偏斜不影响所生成的时钟。可通过下述详细描述更好地领会这些以及其他有利特征。
附图简述
图1A是常规多相接收机的时钟生成电路的图示。
图1B是数据信号没有偏斜时针对图1A的时钟发生器的数据信号转变和作为结果生成的脉冲和时钟的时序图。
图1C是数据信号相对彼此偏斜时针对图1A的时钟发生器的数据信号转变、生成的脉冲以及时钟的时序图。
图2A是根据本公开的一实施例的将来自多相接收机的数据信号处理成相应的下拉信号的逻辑电路的图示。
图2B是根据本公开的一实施例的利用来自图2A的下拉信号生成单速率时钟的时钟生成电路的图示。
图2C是用于图2B的时钟生成电路的下拉电路的电路图。
图3A是在图2B的时钟生成电路中的公共节点电压的时序图。
图3B是从图3A的公共节点电压生成的时钟信号的时序图。
图4是根据本公开的一实施例的利用图2A的下拉信号生成两个半速率时钟的时钟生成电路的图示。
图5是根据本公开的一实施例的时钟生成电路的使用方法的流程图。
详细描述
提供了用于多相接收机的非重叠时钟发生器。如本文所使用的，“多相接收机”表示在多个传输线上传输以致任一给定信号并不独立于其余传输线上的信号的信号的接收机。相反，考虑在多比特总线上的常规信号传递——总线上承载的数据字中的一给定比特的值与其余比特为1还是为0无关。但对于多相系统并非如此。例如，在电流模式三相系统中的接收机为两个活动的线路确定电流方向(提供的或接收的)。活动的传输线及其电流方向的标识形成了由接收机前端电路解码成三比特数据字的接收到的码元。
数据字中的三个比特可由三个相应的变量A、B、C表示。例如，如果在三条传输线上的接收到的码元被解码成数据字[100]，那么B和C都是0但A是1。如关于图1C所讨论的，在高数据传输速率下数据字中的比特变得相对于彼此偏斜。如果每个比特信号A到C驱动其自己的脉冲发生器电路(该脉冲发生器电路在感测到相应比特信号的二进制转变之际产生脉冲)，这种偏斜变得有问题。例如，信号A和B都将二进制状态从初始数据字[100]改变到后继数据字[010]。如果每个信号A和B随后如关于图1A所讨论的那样驱动其自己的脉冲发生器电路，则两个脉冲发生器电路都将根据相应A和B信号中的二进制转变而产生脉冲。这种在单个数据字周期内的多个脉冲生成在本文中被表示为“重叠”脉冲生成。如果没有如关于图1B中所讨论的A、B和C信号之间的偏斜，这种重叠脉冲生成是无害的。但是随着数据传输速率增加，存在如图1C所示的不可避免的偏斜。于是重叠的脉冲产生具有失真的占空比的时钟脉冲。本文所公开的有利的时钟生成电路通过处理数据字使得虽有重叠脉冲生成仍可实现恒定时钟占空比，从而消除了该偏斜。
如果在数据字中的比特之间不存在偏斜，就不会有重叠脉冲生成。对无偏斜数据字的这种处理将关于电流模式三线系统被讨论。但是，将领会本文所公开的非重叠原则可被广泛应用于电压模式系统和处理三条以上传输线的多相接收机。将首先讨论允许的数据字[100]、[010]、[001]的有利的处理。因为这些字的每个中有三比特A、B和C，所以只存在可形成的不同的三对比特:A和B、B和C以及A和C。因为在前的每个数据字只有一个正比特，所以这些数据字的每个具有唯一的一对0比特。例如，在数据字[100]中，B和C都是0。在其他剩余的数据字中，这些比特B和C不都是0。类似地，在数据字[010]中，比特A和C都是0，但在其他剩余数据字中不都是0。用于三对比特的下拉信号发生器可因此针对每个比特对包括一相应的或非(NOR)门以便产生将被用于生成非重叠脉冲的下拉信号。具体来说，每个或非门处理其自己的相应的比特对以生成由耦合至公共节点的相应的下拉电路接收的相应的下拉信号。如果一或非门断言其下拉信号，则相应的下拉电路使公共节点放电达第一脉冲历时
下拉信号发生器还必须适应其余三个数据字[110]、[101]和[011]的处理。这些其余数据字中的每个都具有唯一的一对两个正比特。例如，在数据字[110]中比特A和B都是1，而对任一其余数据字来说，这两个同样的比特不都等于1。类似地，在数据字[011]中比特对B和C都等于1，而在任何其余数据字中不都是1。因此，除刚描述的三个或非门之外，下拉信号发生器可还包括三个与(AND)门。每个唯一的比特对AB、BC和AC(注意顺序在比特对内无关紧要)驱动其自己相应的与门，与门继而驱动耦合至公共节点的相应的下拉电路。因此，在三线实施例中，存在六个下拉电路：三个针对三个或非门，以及三个针对三个与门。三个下拉电路由相应的或非门驱动，这些或非门将当前数据字中的它们的唯一的比特对进行或非运算。三个其余下拉电路各自由相应的与门驱动，这些与门将当前数据字中它们的唯一的比特对进行与运算。每个下拉电路将使公共节点产生低脉冲达第一延迟时段(本文中表示为D1)。
注意关于图1B讨论的关于时钟生成的差别，其中非偏斜的数据字触发重叠脉冲生成。作为对比，本文公开的时钟发生器将为每个非偏斜的数据字仅产生脉冲一次。如果在相应的数字字中没有偏斜，则不存在公共节点的重叠脉动。但是，随着数据率增加，这种非偏斜的数字字变得难以实现。本文所公开的时钟生成电路可触发公共节点的重叠放电，类似于关于图1C所讨论的响应于数据字中的偏斜的重叠脉冲。但是只要满足下述延迟条件，所产生的重叠脉冲不会对所公开的时钟发生器引入占空比失真。具体来说，只要偏斜不超过第一延迟时段D1，则每个数据字中的比特之间的偏斜是无害的。鉴于这样的条件，由下拉电路触发的重叠脉冲的最大长度是(D1+TS)之和，其中TS是相应的数据字中的偏斜时间。在这一方面，公共节点的重叠产生低脉冲可被认为处于初始时间。时钟发生器包括在从初始时间起的第二延迟时段(本文指定为D2)期满后对公共节点再充电的上拉电路。该第二延迟时段是受控的，使得D2至少是D1的两倍。因为D1大于或等于TS，从而D2大于或等于(D1+TS)之和。公共节点电压的上拉将在从延迟时段D1的起点开始的上拉延迟D2期满之后发生。注意TS可逐数据字而变化，但公共节点将被放电达相同的时间量，即D2。换句话说，只要保持偏斜时间TS小于D1，对公共节点来说，对下拉时间没有影响。因为时钟生成电路生成响应于公共节点的放电和充电的时钟，所以偏斜时间TS对时钟占空比没有影响。可参考以下示例实施例更好地领会这些有利特征。
图2A示出了用于处理信号A、B和C的示例下拉信号生成电路250。与门255处理A和B比特以产生积AB。该同一对比特驱动或非门270以产生和的补(A或非B)。类似地，与门260处理B和C比特以产生积BC，而或非门275处理该对比特以产生和的补(B或非C)。最后，与门265处理A和C比特以产生积AC，而或非门280处理相同的比特以产生和的补(A或非C)。每个所产生的积与和的补信号充当可触发公共节点的下拉的唯一下拉信号。
图2B所示的时钟生成电路包括用于每个下拉信号的下拉电路。例如，存在接收积AB的下拉电路206。因此，积AB是触发下拉电路206的下拉信号。类似地，下拉电路207接收和的补(A或非B)，等等。每个下拉电路用于响应于其下拉信号被断言(在高电平有效的系统中等于二进制1)而使公共(Comm)节点放电达第一延迟时段D1。
除其处理的下拉信号之外，每个下拉电路可完全相同。在图2C中更详细地示出下拉电路206。两个NMOS晶体管M1和M2被串联排列在地与Comm节点之间。下拉信号(在本例中为积AB)驱动M1晶体管的栅极。因此，在积AB未被断言时M1晶体管是断开的。下拉信号通过反相器被反相并延迟以产生经延迟的AB积的补(ABd)，ABd驱动M2晶体管的栅极使得在AB积未被断言时M2晶体管导通。在AB积断言之际，使M1晶体管导通，但由于ABd信号的解除断言的延迟，M2晶体管也保持导通——就是这个延迟等于D1。然后，Comm节点将通过导通的一对晶体管M1和M2向地放电。直到延迟时段D1期满之后，信号ABd才将响应于下拉信号AB的激活而切换到低电平，此时使M2晶体管断开以停止Comm节点的放电。由于自转变(相同的数据字的重复)不被允许，因此在接收到下一个数据字之际，下拉信号AB将最终被解除断言。在这种情况下，下拉信号AB的断言对应于对[110]数据字的接收。由于禁止自转变，该数据字不会作为后续数据字被接收。因此，后续数据字将不会是[110]，以致AB下拉信号然后被相应地解除断言。在一个实施例中，下拉电路阵列可被认为包括用于响应于每个下拉信号将公共节点放电达第一延迟时段的装置。
正被时钟生成电路200处理的当前数据字中的比特之间的偏斜引起Comm节点的重叠放电。例如，假设前一个数据字是[001]，而当前数据字是[110]。因此比特A和B在前一个数据字中都是0，并应在当前数据字的开始处同时变为逻辑1。但进一步假设，相对于比特A的转变，比特B偏斜达偏斜时间TS。当前数据字的开始从而将实际上表现为[100]，并且直到偏斜时间TS消逝之后才变为正确的值[110]。从而比特B和C的或非将触发Comm节点的初始放电。该放电将持续延迟时段D1，只是其后是由比特A和B的与在时间T2触发的持续另一延迟时段D1的Comm节点的“正确的”放电。由两个所产生的下拉信号造成的重叠放电使Comm节点放电达时段(D1+TS)。然后Comm节点浮动直到它从Comm节点的初始放电起延迟时段D2已经期满之后被上拉电路再充电为止。偏斜时间TS可逐数据字而变化但没影响，因为Comm节点的上拉是在延迟时间D2之后被触发的，延迟时间D2大于等于两倍的延迟时段D1并因此大于和(D1+TS)。
可通过第一组缓冲器220缓冲Comm节点电压以输出时钟信号。在一个实施例中，第一组缓冲器220可被认为包括用于响应于对公共节点的充电和放电而生成时钟的装置。缓冲器220还可包括反相器。产生的时钟脉冲接着可被用于在解串行化器中处理(未被解说)之前对齐数据字中的比特。时钟脉冲还通过另一组缓冲器220反馈，以便作为偏置PMOS(biasp)信号来驱动PMOS晶体管205的栅极。缓冲器220和PMOS晶体管205构成用于使Comm节点电压重新充电回至电源电压VDD的上拉电路。在一个实施例中，缓冲器220和PMOS晶体管205可被认为包括用于在从公共节点的放电开始第二延迟时段之后使公共节点充电至电源电压的装置。biasp信号具有与Comm节点的电压相同的极性，并因此将在回路延迟D2之后响应于Comm节点电压跳至低电平，回路延迟D2由Comm节点电压通过缓冲器220的传播造成。因此biasp信号被释放的时候，PMOS晶体管205将导通。PMOS晶体管205将其源极绑定到提供电源电压VDD的电源节点。PMOS晶体管205的漏极耦合至Comm节点，使得响应于biasp信号的释放，Comm节点电压上升至VDD。然后Comm节点电压的断言按照回路延迟D2传播通过缓冲器220，以根据biasp信号的断言而使PMOS晶体管205截止。
在替代的实施例中，延迟时间D2可被配置成正好大于或等于D1而不是D1的两倍。在这样的实施例中，Comm节点电压的上拉可与Comm节点电压的下拉重叠。因此，在延迟时段D2不大于或等于D1的两倍的实施例中，与NMOS晶体管M1和M2相比，可使得PMOS晶体管205相对较大。
为了在PMOS晶体管205截止时防止Comm节点浮动，biasp信号通过反相器215被反相以驱动弱保持器(weak keeper)PMOS晶体管210。弱保持器PMOS晶体管215的源极耦合至电源节点VDD，而其漏极耦合至Comm节点。因此弱保持器PMOS晶体管210用于在PMOS晶体管205截止时使Comm节点电压弱充电至VDD。每个下拉电路中的NMOS晶体管M1和M2与弱PMOS晶体管210相比相对较强，因此尽管弱保持器PMOS晶体管210导通也可使Comm节点电压放电。
图3A示出了针对初始数据字U10后跟后续数据字U11的Comm节点电压的某种示例时序。图3B示出了产生的时钟信号电压。每个数据字具有比特周期U1。对于每个数据字的开始，Comm节点电压如前所讨论的那样被放电达时段D2。实际上，Comm节点电压并非在下拉时间(D1+TS)期满之后如所示那样浮动，而是相反将由弱保持器晶体管210弱充电。但是注意，组成缓冲器220的反相器关于其反相具有约VDD/2的阈值电压。只要Comm节点的弱上拉未上升超出该阈值电压，对于由相应下拉电路对Comm节点电压的下拉的释放，该弱上拉就可被忽略，直到Comm节点电压在D2延迟时段期满之后被强充电回至VDD。因此，弱保持器晶体管210的弱上拉未在图3A中示出，因为它对作为结果的时钟信号生成没有影响。另外，注意直到通过第一组缓冲器220传播该电压变化所需的任何延迟期满为止，时钟信号才会对Comm节点电压的放电作出响应。为解说清晰，该延时未在图3B中示出。
如图3A所示，偏斜时间TS可逐数据字变化很大，但只要(D1+TS)的和小于D2，这种变化的偏斜对作为结果的时钟生成没有影响。可容易地领会到比特周期U1可大于或等于D2的两倍，因为花费两个回路延迟D2使PMOS晶体管205截止以期待后续数据字。如果比特周期小于两倍的D2，则在后续数据字到来之前PMOS晶体管205将不会被复位。在替代的实施例中，比特周期U1可小于延迟时段D2的两倍。
随着数据传输速度增加，将缓冲器220设计成使得比特周期U1等于延迟时段D2的至少两倍可能变得有问题。随着数据率增加，延迟时段间隔U2(以及从而延迟时段D1)一定相应缩减。但接收机可能位于例如利用相对较慢的半导体工艺的DRAM集成电路中。作为对比，发射机可能位于例如利用快得多的CMOS半导体工艺的片上系统(SOC)中。因此接收机可能无法生成等于数据间隔一半或小于数据间隔的延迟时段D2。为满足要求的时序，可生成两个半速率时钟。图4示出了用于一对半速率时钟CLKY和CLKX的示例半速率时钟发生器400。第一下拉电路405表示关于时钟发生器200所讨论的六个下拉电路。类似地，在第二下拉电路406中复制这六个下拉电路。每个下拉电路耦合至相应的Comm节点。但是，这种耦合是通过开关NMOS晶体管的，而不是关于时钟发生器200所讨论的直接耦合。在这方面，下拉电路405通过开关NMOS晶体管M3耦合至CommY节点。类似地，下拉电路406通过开关NMOS晶体管M4耦合至CommX节点。
开关晶体管M3和M4通过一对PMOS晶体管P1和P2以互补的方式切换。CommY节点通过缓冲器耦合至P1晶体管的栅极，P1晶体管的源极耦合至提供电源电压VDD的电源节点而其漏极耦合至开关晶体管M4的栅极。如果CommY节点通过其下拉电路405跳至低电平，P1晶体管将因此向开关晶体管M4的栅极充电以确保在下一个数据字被接收时下拉电路406可使CommX节点放电。同时，反相器420将CommY节点的低电压反相以使NMOS晶体管M5导通。晶体管M5的源极耦合至地，而其漏极耦合至晶体管P2的漏极且还耦合至节点425，节点425耦合至开关晶体管M3的栅极。晶体管M5的导通因此使节点425接地以断开开关晶体管M3。响应于CommY节点低电平脉冲，反相器430将节点425的电压反相以驱动时钟Y(CLKY)信号至高电平。
然后CommY节点的低电平脉冲通过缓冲器220提供的延迟2回路延迟传播以将驱动PMOS晶体管410的栅极的biaspY信号下拉至低电平。晶体管410与先前讨论的PMOS晶体管205相类似，因为晶体管410的源极被绑定至电源节点，而漏极耦合至CommY节点。因此回路延迟D2期满后，晶体管410结束CommY节点的低电平脉冲，这随后会引起将CommY节点充电回至VDD。然后CommY节点的这种充电使晶体管M5截止以停止节点425的放电。因此，晶体管M5截止后，节点425将会升为高电平以将CLKY信号拉至低电平。弱保持器器件KY(诸如PMOS晶体管)用于将节点425弱充电至VDD。
另一弱上拉器件KY用于将节点435弱充电至VDD。节点435耦合至开关晶体管M4的栅极。在接收到下一数据字时，因为开关晶体管M4将导通，下拉器件406可因此使CommX节点放电。CommX节点电压的低电平脉冲通过反相器440被反相，然后驱动晶体管M6的栅极以便使晶体管M6导通。晶体管M6的源极耦合至地而其漏极耦合至节点435并耦合至晶体管P1的漏极。此时晶体管P1截止，所以晶体管M6的导通使节点435接地。反相器445将节点435的电压反相以驱动时钟X(CLKX)信号至高电平。通过缓冲器220的回路延迟期满后，使CLKX信号的高电平脉冲为低，以便将biaspX信号拉至低电平来使PMOS晶体管415导通。晶体管415的源极被绑定至电源节点，而漏极耦合至节点425。然后晶体管415的导通使CommX节点充电至VDD，这使晶体管M6截止。然后节点435被弱充电回至VDD，使得CLKX信号跳至低电平。
注意，每当时钟信号之一CLKX或CLKY变为高电平时，剩下的时钟信号通过P1或P2晶体管的反馈而被驱动为低电平。例如，如果因为CommX节点已跳至低电平，CLKX信号是高电平，那么晶体管P2被导通使节点425充电至高电平。然后节点425的高电压通过反相器430被反相以驱动CLKY信号为低电平。类似地，如果使CLKY时钟信号跳至高电平，那么CommY节点是低电平，这会使晶体管P1导通以使节点435拉为高电平。该高电压通过反相器445被反相以驱动CLKX信号为低电平。
再次参考通过缓冲器220的回路延迟D2，每当使CommX或CommY节点之一跳至低电平时，注意每个数据字不需要为单位间隔的1/2或少于单位间隔。作为对比，信号发生器200在回路延迟D2与单位间隔之间要求这样的关系。但是半速率时钟发生器400可放宽该要求，因为如上文所讨论的那样时钟各自重置。例如，在后续数据字被接收之前不需要使CommX节点再充电至VDD，因为后续数据字将反而会被用于使CommY节点放电。因此，缓冲器220可相对较慢以使回路延迟D2仅需要小于或等于单位间隔。
在替代实施例中，半速率时钟发生器400可被一般化以生成其他分数的时钟速率。回头参考通过P1和P2晶体管的反馈，节点425和435的这种脉动可被看作令牌环中令牌的传递。如果节点之一跳至低电平，则令牌环中的下一节点跳至高电平。在接收到下一数据字之际，令牌环中的该后续节点然后将被放电，此时该令牌被传递给下一阶段再传给下一阶段，以此类推。例如，如果存在三个这样的阶段，每个阶段可生成1/3速率时钟。
参照图5所示的流程图，现在将讨论生成时钟的方法。步骤500包括处理偏斜的数字字的比特对，以便在响应于偏斜的数字字中的最初到达比特的二进制改变的初始时间断言第一下拉信号，以及在响应于该偏斜的数字字中的后续到达比特的二进制改变的后续时间断言第二下拉信号，该后续时间相对于该初始时间被延迟达该偏斜的数字字的偏斜时间。上文关于一数据字的接收讨论了第一下拉信号的示例，该数据字本应作为[110]被接收，但因为偏斜而作为[100]被初始接收。当比特C转变为低电平时，比特B和C进行或非运算将最初触发第一下拉信号，紧随其后当比特B最终转变为高电平时，比特A和B进行与运算以触发第二下拉信号。
该方法还包括动作505，该动作响应于第一下拉信号的断言并包括在初始时间后使一节点放电达第一延迟时段。关于图3A所讨论的在数据字U10的开始处使Comm节点电压放电达时段D1是动作505的示例。
该方法还包括动作510，该动作响应于第二下拉信号的断言并包括使该节点的放电超出第一延迟时段达该偏斜时间。如关于图3A所讨论的被标记为TS的这一偏斜时间是动作510的示例。
该方法还包括动作515，在从该节点在初始时间的放电起第二延迟时段期满之后，使该节点充电至电源电压。如上述关于图3A所讨论的在D2延迟时段期满后使Comm节点电压充电至VDD是动作515的示例。
最后，该方法包括动作520，根据该节点的充电和放电生成时钟信号。在图2B的时钟发生器200中的时钟的生成是动作520的示例。
因此，将领会可在本公开的器件的材料、装置、配置和使用方法中以及对其作出许多修改、替换及变型，而不脱离其精神和范围。有鉴于此，本公开的范围不应当被限定于本文中所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (23)

1.一种电路，包括：
下拉信号发生器，所述下拉信号发生器被配置成生成对应于多个数字字的多个下拉信号；
多个下拉电路，所述多个下拉电路对应于所述多个下拉信号，每个下拉电路被配置成响应于由所述下拉信号发生器对相应的下拉信号的断言，使一公共节点放电达第一延迟；
上拉电路，所述上拉电路被配置成在从所述公共节点放电起的第二延迟后，使所述公共节点偏置至电源电压。
2.如权利要求1所述的电路，其特征在于，所述下拉信号发生器包括被配置为处理来自所述数据字中接收到的数据字的比特对的多个逻辑门。
3.如权利要求2所述的电路，其特征在于，所述多个逻辑门包括第一多个与门和第二多个或非门。
4.如权利要求1所述的电路，其特征在于，每个下拉电路包括串联耦合在地和所述公共节点之间的一对NMOS晶体管。
5.如权利要求4所述的电路，其特征在于，每个下拉电路中的NMOS晶体管中的第一NMOS晶体管具有耦合至相应的下拉信号的栅极和耦合至所述公共节点的漏极。
6.如权利要求5所述的电路，其特征在于，每个下拉电路进一步包括反相器，所述反相器被配置为将相应的下拉信号反相成经延迟的下拉信号，其中每个下拉电路中的NMOS晶体管中的第二NMOS晶体管具有由所述经延迟的下拉信号驱动的栅极和耦合至地的源极。
7.如权利要求6所述的电路，其特征在于，每个下拉电路的反相器进一步包括缓冲器，所述缓冲器被配置为使所述经延迟的下拉信号延迟，以致第一延迟时段大于或等于所述数字字中的比特之间的预期偏斜。
8.如权利要求7所述的电路，其特征在于，所述上拉电路包括耦合在电源节点和所述公共节点之间的PMOS晶体管，并且其中所述上拉电路进一步包括耦合至所述公共节点的至少一个缓冲器，所述至少一个缓冲器被配置为在所述公共节点放电后的第二延迟时段期满之际释放经延迟的信号。
9.如权利要求8所述的电路，其特征在于，所述至少一个缓冲器包括被配置成使得第二延迟时段大于或等于第一延迟时段的两倍的多个缓冲器。
10.如权利要求1所述的电路，其特征在于，所述电路位于接收机中，所述接收机被配置为使用来源于所述公共节点响应于每个数据字的放电和偏置的时钟信号。
11.如权利要求10所述的电路，其特征在于，所述接收机是用于动态随机存取存储器(DRAM)的集成电路的一部分。
12.如权利要求8所述的电路，其特征在于，进一步包括弱保持器器件，所述弱保持器器件被配置为响应于所述经延迟的信号的释放使所述公共节点弱充电至电源电压。
13.如权利要求12所述的电路，其特征在于，所述弱保持器器件包括PMOS晶体管。
14.如权利要求13所述的电路，其特征在于，进一步包括反相器，所述反相器被配置为将所述经延迟的信号反相为驱动所述PMOS晶体管的栅极的经反相信号。
15.一种方法，包括：
处理偏斜的数字字的比特对，以便在响应于偏斜的数字字中的最初到达比特的二进制改变的初始时间断言第一下拉信号，以及在响应于所述偏斜的数字字中的后续到达比特的二进制改变的后续时间断言第二下拉信号，所述后续时间相对于所述初始时间被延迟达所述偏斜的数字字的偏斜时间；
响应于所述第一下拉信号的断言，在所述初始时间之后，使一节点放电达第一延迟时段；
响应于所述第二下拉信号的断言，使所述节点的放电延长超出所述第一延迟时段达所述偏斜时间；
在所述节点在初始时间放电以来第二延迟时段期满之后，使所述节点充电至电源电压；以及
根据所述节点的放电和充电生成时钟信号。
16.如权利要求15所述的方法，其特征在于，所述偏斜的数据字是具有比特A、B和C的三比特数字字，并且其中处理每个接收到的数字字的比特对包括处理A和B比特对、B和C比特对以及A和C比特对。
17.如权利要求15所述的方法，其特征在于，处理每一比特对包括形成该比特对的积以及形成该比特对的和的补。
18.如权利要求15所述的方法，其特征在于，使所述节点放电达第一延迟时段包括响应于所选下拉信号的断言而使第一晶体管导通以便通过第二晶体管将所述节点耦合至地。
19.如权利要求18所述的方法，其特征在于，使所述节点放电达第一延迟时段进一步包括反相并延迟被断言的下拉信号达第一延迟时段，以产生使所述第二晶体管截止以防止所述节点进一步放电的经延迟的下拉信号。
20.如权利要求15所述的方法，其特征在于，使所述节点充电至电源电压包括通过至少一个缓冲器为所述节点缓冲电压，以产生一经延迟的释放信号，所述经延迟的释放信号在第二延迟时段期满后使一开关导通，以便将所述节点耦合至提供电源电压的电源节点。
21.一种电路，包括：
下拉信号发生器，所述下拉信号发生器被配置成生成对应于多个数字字的多个下拉信号，所述下拉信号发生器进一步被配置为断言对应于数字字中接收到的一个数字字的下拉信号；
用于响应于每个被断言的下拉信号使公共节点放电达第一延迟时段的装置；
用于在从所述公共节点的放电起的第二延迟时段后使所述公共节点充电至电源电压的装置；以及
用于响应于所述公共节点的充电和放电生成时钟的装置。
22.如权利要求21所述的电路，其特征在于，用于生成时钟的装置包括用于生成分数速率时钟的装置。
23.如权利要求21所述的电路，其特征在于，用于生成时钟的装置包括用于生成半速率时钟的装置。
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