KR101759681B1

KR101759681B1 - 다중-위상 시그널링을 위한 클록 펄스 생성기

Info

Publication number: KR101759681B1
Application number: KR1020167025431A
Authority: KR
Inventors: 시아오후아 콩; 청 총; 스와르나 라타 나부보투
Original assignee: 퀄컴 인코포레이티드
Priority date: 2014-03-17
Filing date: 2015-03-12
Publication date: 2017-07-19
Also published as: CN106105035A; EP3120513B1; JP6174273B2; WO2015142620A1; JP2017513341A; US9459650B2; US20150261249A1; KR20160133456A; EP3120513A1

Abstract

다중-위상 수신기에 의해 생성된 디지털 워드들의 비트들 간의 스큐에 영향을 받지 않는 클록 생성기가 제공된다.

Description

다중-위상 시그널링을 위한 클록 펄스 생성기{CLOCK PULSE GENERATOR FOR MULTI-PHASE SIGNALING}

관련 출원들

[0001] 본 출원은 2014년 3월 17일 출원된 미국 가출원 번호 제61/954,483호의 이익을 주장하며, 이는 2014년 9월 25일 출원되고, 미국 특허 공개 번호 제2015/0261249호로서 공개된 미국 특허 출원 번호 제14/496,129호의 출원일에 대해 우선권 주장한다.

[0002]을 이 출원은 클록 생성에 관한 것으로서, 보다 구체적으로는, 다중-위상 시그널링에 대한 클록 생성기에 관한 것이다.

[0003] 다중-비트 워드들의 송신은 통상적으로 다중-와이어 버스들을 통해 발생한다. 예를 들어, 8-비트 워드는 8개의 와이어들(각 비트마다 하나씩)을 갖는 버스를 통해 송신될 수 있다. 그러나 이러한 종래의 버스들에서, 주어진 와이어 버스 상에서 전달되는 각각의 비트는 잔여 비트들에 독립적이다. 데이터 레이트가 증가함에 따라, 이러한 종래의 통신은, 워드가 버스를 통해 전파되는 동안 워드의 다양한 비트들 서로 스큐(skew)된다는 점에서 문제의 소지가 있다.

[0004] 고속 통신에서 다중 비트들 간의 스큐에 관한 이슈들을 고려하여, 다양한 SERDES(serializer/deserializer) 시스템들이 개발되었다. SERDES 송신기는 수신기로의 송신을 위해 직렬의 대응하는 비트들로 다중-비트 워드를 직렬화한다. 그 후 (차동적일 수 있는) 단일 송신 라인이 SERDES 시스템에서 이용되므로 다중-와이어 상의 인접 비트들 간에 이러한 스큐가 없을 수 있다. SERDES 수신기는 수신된 직렬 비트 스트림을 원래의 워드로 역직렬화(deserialize)한다. 그러나 SERDES 송신 라인 및 수신기 로드는 데이터 송신 레이트가 예를 들어, 10GHz를 초과하는 동안 왜곡을 유발한다. 직렬 비트 스트림의 인접 비트들은 그 후 서로 간섭하기 시작한다. 복잡한 균등화 방식들(equalizing schemes)은 결과적인 인터-심벌 간섭에 대항하기 위해 필수적이 되고, 이에 따라, SERDES 데이터 송신 레이트를 더욱 더 높게 푸시(push)하는 것은 어렵게 된다.

[0005] SERDES 제한들 위로 데이터 송신 레이트들을 증가시키기 위해, 3개의 송신기들이 3개의 별개의 송신 라인들을 구동하는 3-위상 시그널링 프로토콜이 개발되었다. 하기의 논의는 전압-모드 송신이 또한 이용될 수 있지만 전류를 소싱 또는 수신하는 전류-모드 송신기들로부터의 신호들의 수신 시의 클록 생성에 관한 것이 될 것이다. 순(net) 전류는 0이 되어야 하기 때문에, 모든 3개의 송신기들은 3개의 송신기 시스템에서 활성(전류를 송신 또는 수신함)이 될 수 없다. 유사하게, 전류가 주입되고 수신되어야 하므로, 모든 3개의 송신기들은 임의의 주어진 심벌에 대해 비활성이 될 수 없다. 따라서, 이는 3개의 송신기들 중 2개가 각각의 심벌에 대해 활성(하나는 전류를 소싱하고 다른 하나는 전류를 수신함)이 될 것임을 의미한다. 3개의 송신기들의 세트로부터, 활성이 될 수 있는 송신기들의 3개의 고유한 쌍들이 존재한다. 각각의 쌍 내에서, 어느 송신기가 소싱하는지 대 어느 송신기가 수신하는지에 의존하여 2개의 가능성들이 존재한다. 이에 따라 3-송신기 다중-위상 시스템에서 주어진 양의 전류를 각각 소싱하거나 수신하는 2개의 활성 송신기들의 6개의 고유한 결합들이 존재한다. 활성 송신기들의 각각의 고유한 결합은 심벌로서 표시될 수 있다. 6개의 가능한 심벌들이 있기 때문에, 각각의 송신된 심벌은 2.5비트들을 나타낸다. 이러한 방식으로, 증가된 전력 소비의 비용에도 불구하고, 데이터 송신 속도는 단일 채널을 이용하여 동일한 심벌 레이트의 이진 송신에 비해 2배를 초과하게 될 수 있다.

[0006] 다중-위상 통신 시스템의 수신기에서, 프론트엔드 회로는 대응하는 이진 심벌을 생성하기 위해 수신된 차동 전류들을 디코딩한다. 6개의 상이한 심벌들은 6개의 이진 워드들: [100], [010], [001], [110], [101], 및 [011]에 의해 표현될 수 있다. 이들 심벌들의 비트들은 이진 변수들(A, B 및 C)에 의해 표현될 수 있다. 예를 들어, 심벌[100]은 A = 1, B = 0, 및 C = 0에 대응한다. 3개의 이진 변수들 중 하나가 각각의 송신된 심벌에 대한 상태를 변화시킨다는 것을 보장하기 위해, 어떠한 자가-천이(self-transition)도 허용되지 않는다. 예를 들어, 심벌[001]이 방금 수신되었다고 가정한다. 후속 심벌은 [001]이 될 수 없는데, 그 이유는 이것이 자가-천이에 관한 금지를 위반할 것이기 때문이다. 이러한 방식으로, 클록은 이전 신호들 중 적어도 하나의 보장된 이진 천이로부터의 각각의 수신된 심벌로부터 추출될 수 있다. 그러나 실제로, 클록의 추출은 송신기로부터의 송신 라인들 상의 차동 전류들에 응답하여 수신기 프론트엔드 회로에서 생성되는 이진 신호들 간의 스큐에 의해 복잡해질 수 있다. 클록을 생성하기 위해, 각각의 신호(A, B 및 C)는 그 후 도 1a에서 도시된 바와 같은 그 자신의 펄스 생성기를 구동할 수 있다. 이진 데이터 신호들(A, B 및 C)을 생성하기 위해 차동 전류 송신을 디코딩하는 프론트엔드 회로는 예시 명확성을 위해 도시되지 않는다. A 펄스 생성기는 A 데이터 신호를 수신하고, B 펄스 생성기는 B 데이터 신호를 수신하고, C 펄스 생성기는 C 데이터 신호를 수신한다. 각각의 펄스 생성기는 대응하는 데이터 신호에서 각각의 상승 및 하강 에지(이진 시프트 또는 변화)에 응답하여 펄스를 생성한다.

[0007] OR 게이트는 클록 신호를 생성하도록 펄스 생성기로부터 생성된 펄스들을 OR연산한다. 도 1b는 이상적인 거동(데이터 신호들 간의 0 스큐)에 대한 결과적인 신호 파형들을 예시한다. 펄스 생성기들은 데이터 워드 기간에 관하여 50% 듀티 사이클의 펄스를 생성하도록 구성되어서, 결과적인 클록 신호는 50% 듀티 사이클을 또한 갖게 된다. 각각의 데이터 워드 기간 마다 A, B 및 C 신호들 중 적어도 하나의 보장된 이진 천이가 존재하기 때문에, 펄스 생성기들 중 적어도 하나는 펄스를 상응하게 생성할 것이다. 예를 들어, 양자의 신호들(A 및 B)은 데이터 워드 기간(B0)의 선두에 이진 천이를 갖는다. 따라서, 펄스 생성기(A) 및 펄스 생성기(B)는 둘 다 기간(B0)에 펄스를 생성한다. 유사하게, 신호들(A 및 C) 둘 다가 후속 데이터 워드 기간(B1)의 선두에 이진 천이를 가져서, 펄스 생성기들(A 및 C)은 이에 따라 펄싱하게 된다. 다른 데이터 워드 기간(B2)에서, 단지 신호(B)만이 이진 천이를 갖지만, 단지 하나의 이러한 천이는 클록 신호가 계속 사이클링하는데 필수적이다. 펄스 생성기 출력 신호들의 OR연산으로부터 생성되는 클록(비트(Clk))은 각각의 비트 기간에 바람직한 사이클링을 갖는다.

[0008] 그러나 신호 송신 속도들이 증가함에 따라, 도 1b에서 도시된 신호들(A, B 및 C) 간의 0스큐를 갖는 것이 더욱 더 어렵게 되었다. 도 1c는 신호들(A, B 및 C)이 높은 데이터 레이트들로 수신기를 통해 전파되는 동안 이들이 지터(jitter)되고 스큐되는 보다 일반적인 경우를 예시한다. 예를 들어, 데이터 워드 기간(B0)에서, 데이터 신호(A)는 데이터 워드 기간의 선두와 동기식으로 천이한다. 그러나 데이터 신호(B)는 기간 경계에 관하여 스큐되어서, 그의 천이는 추후에 발생하게 된다. 그 결과, 결과적인 펄스들의 OR연산은 기간(B0)에서 실질적으로 50% 초과하는 듀티 사이클을 생성한다. 유사한 왜곡 및 지터가 잔여 심벌 기간들에 대해서도 발생한다. 이러한 복원된 클록에 대한 결과적인 듀티 사이클 왜곡 및 지터는, 클록이 데이터 신호들을 샘플링하는데 이용될 때 비트 에러들을 생성한다.

[0009] 이에 따라, 다중-위상 인코딩을 이용하는 데이터 송신 시스템들에 대한 개선된 클록 생성 회로들 및 기술들에 대한 당 분야의 요구가 있다.

[0010] 다중-위상 수신기에 대한 클록 생성기가 제공된다. 본원에서 이용되는 바와 같이, "다중-위상(multi-phase)"이란 용어는, 각각의 송신 라인 상의 시그널링이 잔여 송신 라인들을 통한 시그널링에 의존하는 다중 송신 라인들을 통한 시그널링을 지칭한다. 예를 들어, 3-위상 시스템에서, 3개의 송신기들은 전류-모드 또는 전압-모드 신호들로 3개의 송신 라인들을 구동한다. 하기의 논의는, 본원에서 개시된 개념들 및 기술들이 전압-모드 시스템들에 대해 쉽게 적응되기 때문에, 일반성의 상실 없이, 송신기들이 전류-모드 송신기들이라고 가정한다. 각각의 전류-모드 송신기는 전류를 소싱하거나, 전류를 싱킹(sink)하거나, 또는 비활성이다. 순(net) 전류는 0이어야 하기 때문에, 임의의 주어진 심벌 송신에 대한 전류를 소싱 또는 싱킹하는데 있어 3개의 송신기들 중 단지 2개만이 활성일 수 있다. 본원에서 논의되는 클록 생성기는 수신기의 프론트엔드 회로로부터의 비트 신호들을 프로세싱한다. 예를 들어, 3-위상 전류-모드 시스템에서, 수신기의 프론트엔드 회로는 A, B 및 C로서 지정될 수 있는 비트들을 갖는 3-비트 데이터 워드를 생성하도록 2개의 활성 라인들 상에서 전류 흐름 방향을 결정한다. 이러한 프론트엔드 회로는 다중-위상 수신기들에서 통상적이다. 데이터 송신 레이트들이 더욱 더 높게 푸시됨에 따라, 이들 비트들은 서로에 대해 스큐된다. 그러나 본원에서 개시되는 비-오버랩하는 클록 생성 기술들은 데이터 워드들의 스큐로부터 생성되는 클록 신호의 어떠한 결과적인 듀티 사이클 왜곡도 없이 이 스큐를 수용한다.

[0011] 소싱되거나 수신되는 전류들이 모두 동일한 3-위상 전류-모드 시스템에서, 3개의 송신 라인들은, 순 0의 송신된 전류가 있을 수 없기 때문에 동시에 모두 활성이 될 수 없다. 따라서 데이터 워드 [111]은 허용되지 않는다. 유사하게, 3개의 송신 라인들이 모두 비활성이 될 수 없는데, 그 이유는 이는 송신된 전류들이 없을 수 있기 때문이다. 따라서 데이터 워드 [000]은 또한 허용되지 않는다. 따라서 6개의 허용되는 데이터 워드들 : [001], [010], [100], [110], [101], 및 [011]이 존재한다. 이들 데이터 워드들은 다수의 송신 라인들 상의 전류들 또는 전압들을 디코딩한 이후 수신기 프론트엔드 회로에 의해 생성된다는 것에 주의한다. 즉, A 및 B 데이터 비트들이 각각 0이고 C 데이터 비트가 1인 데이터 워드 [001]는 단지 하나의 송신 라인이 활성인 것에 대응하지 않는데, 그 이유는 하나는 전류를 소싱하고 다른 하나는 전류를 싱킹하는 2개의 활성 송신기들이 있어야 하기 때문이다. 따라서, 데이터 워드들은 송신 라인들 상에서 수신된 신호들의 디코딩 시에 수신기의 프론트엔드 회로에 의해 생성되는 비트들이다. 다중-위상 수신기의 데이터 워드들의 디코딩에 관한 추가의 세부사항들은, 2008년 3월 5일에 출원되고 공동으로-양도된 미국 특허 공개 번호 제2015/0261249호에서 논의된다.

[0012] 클록 생성기는 복수의 풀-다운 신호들 중 하나를 어서트(assert)하기 위해 각각의 데이터 워드 내의 비트들의 쌍을 프로세싱하는 풀-다운 신호 생성기를 포함한다. 풀-다운 신호들은 데이터 워드들에 1대1 토대(one-to-one basis)로 대응한다. 예를 들어, 3-위상 시스템에서 6개의 가능한 데이터 워드들이 존재하므로, 6개의 대응하는 풀-다운 신호들이 있을 수 있다. 풀-다운 신호 생성기는 전류 데이터 워드에 유니크하게 대응하는 풀-다운 신호를 어서트하도록 구성된다.

[0013] 클록 생성기는 또한 복수의 풀-다운 신호들에 대응하는 복수의 풀-다운 회로들을 포함한다. 각각의 풀-다운 회로는 모든 풀-다운 회로들에 커플링되는 공통 노드를 방전하도록 대응하는 풀-다운 신호들의 어서트에 응답한다. 클록 생성기는 추가로 방전된 공통 노드를 전력 공급기 전압으로 다시 재충전하도록 기능하는 풀-업 회로를 포함한다. 클록 생성기는 공통 노드의 이러한 방전 및 충전으로부터 클록을 생성한다. 데이터 워드들의 주어진 하나의 비트들 간에 스큐의 존재 시에, 풀-다운 신호 생성기는, 단지 주어진 데이터 워드에 대응하는 풀-다운 신호를 어서트하는 대신, 1개 초과의 풀-다운 신호를 어서트할 수 있다. 그러나 이 스큐는 본원에서 추가로 논의되는 바와 같은 풀-다운 회로들 및 풀-업 회로 내의 상대적 지연들로 인해 생성된 클록에 영향을 주지 않는다. 이들 및 다른 유리한 특징들은 이어지는 상세한 설명을 통해 더 잘 인지될 수 있다.

[0014] 도 1a는 종래의 다중-위상 수신기의 클록 생성 회로에 대한 도면이다.
[0015] 도 1b는 데이터 신호들이 스큐되지 않을 때 데이터 신호 천이들 및 결과적인 생성된 펄스들 및 도 1a의 클록 생성기에 대한 클록에 대한 타이밍도이다.
[0016] 도 1c는 데이터 신호들이 서로에 대해 스큐될 때 데이터 신호 천이들, 생성된 펄스들 및 도 1a의 클록 생성기에 대한 클록에 대한 타이밍도이다.
[0017] 도 2a는 본 개시의 실시예에 따라 다중-위상 수신기로부터의 데이터 신호들을 대응하는 풀-다운 신호들로 프로세싱하기 위한 로직 회로들의 도면이다.
[0018] 도 2b는 본 개시의 실시예에 따라 단일 레이트 클록을 생성하기 위해 도 2a로부터의 풀-다운 신호들을 이용하는 클록 생성 회로의 도면이다.
[0019] 도 2c는 도 2b의 클록 생성 회로에 대한 풀-다운 회로의 회로도이다.
[0020] 도 3a는 도 2b의 클록 생성 회로의 공통 노드 전압에 대한 타이밍도이다.
[0021] 도 3b는 도 3a의 공통 노드 전압으로부터 생성되는 클록 신호에 대한 타이밍도이다.
[0022] 도 4는 본 개시의 실시예에 따라 2개의 1/2 레이트 클록들을 생성하기 위해 도 2a로부터의 풀-다운 신호들을 이용하는 클록 생성 회로의 도면이다.
[0023] 도 5는 본 개시의 실시예에 따라 클록 생성 회로의 이용의 방법에 대한 흐름도이다.

[0024] 다중-위상 수신기들의 비-오버랩하는 클록 생성기가 제공된다. 본원에서 이용되는 바와 같이, "다중-위상 수신기(multi-phase receiver)"는, 임의의 주어진 신호가 잔여 송신 라인들 상의 신호들과 독립적이 되지 않도록 복수의 송신 라인들 상에서 송신되는 신호들의 수신기를 나타낸다. 대조적으로, 버스 상에서 전달되는 디지털 워드의 주어진 비트의 값이, 잔여 비트들이 1인지 또는 0인지 여부와 독립적인 다중-비트 버스 상의 종래의 시그널링을 고려한다. 그러나 다중-위상 시스템에 대해선 그렇지 않다. 예를 들어, 전류-모드 3-위상 시스템의 수신기는 2개의 활성 라인들에 대한 전류 방향(소싱 또는 수신)을 결정한다. 활성 송신 라인의 아이덴티티 및 그의 전류 방향들은 수신기 프론트엔드 회로가 3-비트 데이터 워드들로 디코딩하는 수신된 심벌을 형성한다.

[0025] 데이터 워드들의 3비트들은 3개의 대응하는 변수들(A, B, C)에 의해 표현될 수 있다. 예를 들어, 3개의 송신 라인들 상의 수신된 심벌이 데이터 워드 [100]으로 디코딩되는 경우, B 및 C는 둘 다 0인 반면에, A는 1이다. 도 1c에 관하여 논의된 바와 같이, 데이터 워드들의 비트들은 높은 데이터 송신 레이트에서 서로에 관하여 스큐된다. 이러한 스큐는, 각각의 비트 신호(A 내지 C)가 대응하는 비트 신호의 이진 천이를 감지 시에 펄싱하는 그 자신의 펄스 생성기 회로를 구동하는 경우 문제가 된다. 예를 들어, 신호들(A 및 B) 둘 다는 초기 데이터 워드 [100]로부터 연속적인 데이터 워드 [010]으로 이진 상태들을 변화시킨다. 각각의 신호(A 및 B)가 그 후 도 1a에 관하여 논의된 바와 같이 그 자신의 펄스 생성기 회로를 구동하는 경우, 양자의 펄스 생성기 회로들은 대응하는 A 및 B 신호들에서의 이진 천이들로부터 펄싱할 것이다. 단일 데이터 워드 기간 내의 이러한 복수의 펄스 생성은 "오버랩하는" 펄스 생성으로서 본원에서 표시된다. 이러한 오버랩하는 펄스 생성은, 도 1b에 관하여 논의된 바와 같이 A, B 및 C 신호들 간에 어떠한 스큐도 없는 경우 무해하다. 그러나 데이터 송신 레이트가 증가함에 따라 도 1c에서 도시된 바와 같은 불가피한 스큐가 존재한다. 오버랩하는 펄스들은 그 후 왜곡된 듀티 사이클을 갖는 클록 펄스를 생성한다. 본원에서 개시된 유리한 클록 생성 회로는 데이터 워드들의 프로세싱을 통해 이러한 스큐를 제거하여서, 오버랩하는 펄스 생성에도 불구하고 일정한 클록 듀티 사이클이 달성되게 된다.

[0026] 데이터 워드들의 비트들 간에 어떠한 스큐도 없는 경우 어떠한 오버랩하는 펄스 생성도 없다. 비-스큐된 데이터 워드들의 이러한 프로세싱은 전류-모드 3-와이어 시스템에 관하여 논의될 것이다. 그러나 본원에서 개시된 비-오버랩하는 원리들은 3개 초과의 송신 라인들을 프로세싱하는 다중-위상 수신기들에 그리고 전압-모드 시스템들에 널리 적용될 수 있다는 것이 인지될 것이다. 허용되는 데이터 워드들([100], [010], [001])의 유리한 프로세싱이 먼저 논의될 것이다. 이들 워드들 각각에 3비트들(A, B 및 C)이 있기 때문에, A 및 B, B 및 C, 및 A 및 C로 형성될 수 있는 비트들의 3개의 고유한 쌍들만이 존재하다. 앞선 데이터 워드들 각각이 단지 하나의 양의 비트를 갖기 때문에, 이들 데이터 워드들 각각은 0비트들의 유니크(unique) 쌍을 갖는다. 예를 들어, 데이터 워드 [100]에서, B 및 C 둘 다는 0이다. 이들 비트들(B 및 C)은 다른 잔여 데이터 워드들에서 둘 다 0은 아니다. 유사하게, 데이터 워드 [010]에서, 비트들(A 및 C)은 둘 다 0이지만, 다른 잔여 데이터 워드들에서 둘 다 0은 아니다. 비트들의 3개의 쌍들에 대핸 풀-다운 신호 생성기는 이에 따라 비-오버랩하는 펄스들을 생성하는데 이용되는 풀-다운 신호들을 생성하도록 각각의 비트 쌍에 대해 대응하는 NOR 게이트를 포함할 수 있다. 특히, 각각의 NOR 게이트는 공통 노드에 커플링되는 대응하는 풀-다운 회로에 의해 수신되는 대응하는 풀-다운 신호를 생성하도록 그 자신의 대응하는 비트 쌍을 프로세싱한다. NOR 게이트가 그의 풀-다운 신호를 어서트(assert)하는 경우, 대응하는 풀-다운 회로는 제 1 펄스 지속기간 동안 공통 노드를 방전한다.

[0027] 풀-다운 신호 생성기는 또한 잔여 3개의 데이터 워드들 [110], [101], 및 [011]의 프로세싱을 수용해야 한다. 이들 잔여 데이터 워드들 각각은 2개의 양의 비트들의 유니크 쌍을 갖는다. 예를 들어, 비트들(A 및 B)이 데이터 워드 [110]에서 둘 다 1인 반면에, 이들 동일한 2비트들은 잔여 데이터 워드들 중 어떠한 것에 대해서 둘 다 1이 아니다. 유사하게, B 및 C의 비트 쌍이 데이터 워드[011]에서 둘 다 1이지만, 잔여 데이터 워드들 중 어느 것에서도 둘 다 1이 아니다. 풀-다운 신호 생성기는 이에 따라, 방금 설명된 3개의 NOR 게이트들 외에도, 3개의 AND 게이트들을 포함할 수 있다. 각각의 유니크 비트 쌍(AB, BC, 및 AC)(순서는 비트 쌍들 내에서 상관이 없다는 것에 주의함)은, 그 자신의 대응하는 AND 게이트를 구동하며, 이는 결국 공통 노드에 커플링되는 대응하는 풀-다운 회로를 구동한다. 따라서 3-와이어 실시예에서 6개의 풀-다운 회로들, 즉 3개의 NOR 게이트들에 대해 3개 그리고 3개의 AND 게이트들에 대해 3개가 있다. 3개의 풀-다운 회로들은 현재 데이터 워드에서 자신의 비트들의 유니크 쌍을 NOR연산하는 대응하는 NOR 게이트들에 의해 구동된다. 3개의 잔여 풀-다운 회로들은 현재 데이터 워드에서 자신의 비트들의 유니크 쌍을 AND연산하는 대응하는 AND 게이트들에 의해 구동된다. 각각의 풀-다운 회로는 제 1 지연 기간(여기서 D1로서 표시됨) 동안 공통 노드를 로우(low)로 펄싱할 것이다.

[0028] 비-스큐된 데이터 워드가 오버랩하는 펄스 생성을 트리거하는 도 1b에 관하여 논의된 클록 생성에 대한 차이에 주의한다. 대조적으로, 본원에서 개시된 클록 생성기는 각각의 비-스큐된 데이터 워드에 대해 단지 한 번만 펄싱할 것이다. 대응하는 디지털 워드에 어떠한 스큐도 존재하지 않는 경우 공통 노드의 오버랩하는 펄싱이 존재하지 않는다. 그러나 이러한 비-스큐된 디지털 워드들은 데이터 레이트들이 증가함에 따라 달성하기 어렵게 된다. 본원에서 개시된 클록 생성 회로는 데이터 워드들의 스큐에 대한 응답으로 도 1c에 관하여 논의된 오버랩하는 펄스들과 유사한 공통 노드의 오버랩하는 방전들을 트리거할 수 있다. 그러나 결과적인 오버랩하는 펄스들은 이어지는 지연 컨디션들이 만족되는 한 개시된 클록 생성기에 대해 듀티 사이클 왜곡을 유발하지 않을 것이다. 특히, 각각의 데이터 워드의 비트들 간의 스큐는 스큐가 제 1 지연 기간(D1)을 초과하지 않는 한 무해하다. 이러한 컨디션을 고려하여, 트리거된 풀-다운 회로들에 의해 오버랩하는 펄스에 대한 최대 길이는 (D1 + TS)의 합이며, 여기서 TS는 대응하는 데이터 워드의 스큐 시간이다. 이와 관련하여, 공통 노드의 오버랩하는 펄싱 로우는 초기 시간인 것으로 간주될 수 있다. 클록 생성기는 초기 시간으로부터 제 2 지연 기간(여기서 D2로서 지정됨)의 만료 이후에 공통 노드를 재충전하는 풀-업 회로를 포함한다. 이러한 제 2 지연 기간은 D2가 D1의 것에 적어도 2배가 되도록 제어된다. D1이 TS 이상이기 때문에, D2는 이에 따라 (D1 + TS)의 합 이상이다. 공통 노드 전압의 풀-업은 이에 따라, 지연 기간(D1)의 시작으로부터 풀-업 지연(D2)의 만료 이후 발생할 것이다. TS는 데이터 워드마다 변동될 수 있지만, 공통 노드는 동일한 양의 시간 동안, 즉 D2 동안 방전될 것이란 점에 주의한다. 즉, 스큐 시간(TS)이 D1 미만으로 유지되는 한, 그것은 공통 노드에 대한 풀-다운 시간에 영향을 주지 않는다. 클록 생성 회로가 공통 노드의 방전 및 충전에 응답하여 클록을 생성하기 때문에, 스큐 시간(TS)는 이에 따라 클록 듀티 사이클에 영향을 주지 않는다. 이 유리한 특징들은 이어지는 예시적인 실시예에 관하여 더 잘 인지될 수 있다.

[0029] 신호들(A, B, 및 C)을 프로세싱하기 위한 예시적인 풀-다운 신호 생성 회로(250)가 도 2a에서 도시된다. AND 게이트(255)는 곱(AB)을 생성하도록 A 및 B 비트들을 프로세싱한다. 비트들의 동일한 쌍은 보수 합(A도 B도 아님)을 생성하도록 NOR 게이트(270)를 구동한다. 유사하게, AND 게이트(260)는 곱(BC)을 생성하도록 B 및 C 비트들을 프로세싱하는 반면에, NOR 게이트(275)는 보수 합(B도 C도 아님)을 생성하도록 이 비트들의 쌍을 프로세싱한다. 마지막으로, AND 게이트(265)는 곱(AC)을 생성하도록 A 및 C 비트들을 프로세싱하는 반면에, NOR 게이트(280)는 보수 합(A도 C도 아님)으로 동일 비트들을 프로세싱한다. 각각의 결과적인 곱 및 보수 합 신호는 공통 노드의 풀-다운을 트리거할 수 있는 유니크 풀-다운 신호로서 기능한다.

[0030] 도 2b에서 도시된 클록 생성 회로(200)는 각각의 풀-다운 신호에 대한 풀-다운 회로를 포함한다. 예를 들어, 곱(AB)을 수신하는 풀-다운 회로(206)가 존재한다. 곱(AB)은 이에 따라 풀-다운 회로(206)를 트리거하는 풀-다운 신호이다. 유사하게, 풀-다운 회로(207)는 보수 합(A도 B도 아님)을 수신하는 식이다. 각각의 풀-다운 회로는 그의 풀-다운 신호가 어서트되는 것(활성 하이(active high) 시스템에서 이진수 1과 동일함)에 응답하여 제 1 지연 기간(D1) 동안 공통(Comm) 노드를 방전하도록 기능한다.

[0031] 각각의 풀-다운 회로는 그것이 프로세싱하는 풀-다운 신호를 제외하곤 동일할 수 있다. 풀-다운 회로(206)는 도 2c에서 보다 상세히 도시된다. 2개의 NMOS 트랜지스터들(M1 및 M2)은 접지와 Comm 노드 간에 직렬로 배열된다. 풀-다운 신호(이 경우에, AB 곱)는 M1 트랜지스터의 게이트를 구동한다. M1 트랜지스터는 이에 따라 오프되는 반면에, AB 곱은 어서트되지 않는다. 풀-다운 신호는 M2 트랜지스터가 온(on)으로 스위칭되는 반면에 AB 곱이 어서트되지 않도록 M2 트랜지스터의 게이트를 구동하는 지연된 보수 AB 곱(ABd)을 생성하기 위해 인버터를 통해 인버팅되고 지연된다. AB 곱의 어서트 시에, M1 트랜지스터는 온으로 스위칭되지만, M2 트랜지스터는 ABd 신호의 디-어서트의 지연으로 인에 온으로 또한 유지되며, 이는 D1과 동일한 그 지연이다. Comm 노드는 그 후 스위칭 온된 트랜지스터들(M1 및 M2)의 쌍을 통해 접지로 방전될 것이다. 신호(ABd)는, 지연 기간(D1)의 만료 이후 때까지 풀-다운 신호(AB)의 활성화에 응답하여 로우로 스위칭하지 않을 것이고, 그리하여, M2 트랜지스터가 Comm 노드의 방전을 정지하도록 오프로 스위칭한다. 풀-다운 신호(AB)는 자가-천이들(동일한 데이터 워드의 반복)이 허용되지 않기 때문에 다음 데이터 워드의 수신 시에 결국 디-어서트될 것이다. 이 경우에, 풀-다운 신호(AB)의 어서트는 [110] 데이터 워드의 수신에 대응한다. 그 데이터 워드는 자가-천이에 대한 금지로 인해 후속 데이터 워드로서 수신되지 않을 것이다. 따라서, 후속 데이터 워드는 [110]가 아니어서, AB 풀-다운 신호는 그 후 상응하게 디-어서트될 것이다. 일 실시예에서, 풀-다운 회로들의 어레이는 각각의 풀-다운 신호에 응답하여 제 1 지연 기간 동안 공통 노드를 방전하기 위한 수단을 포함하는 것으로 간주될 수 있다.

[0032] 클록 생성 회로(200)에 의해 프로세싱되는 현재 데이터 워드의 비트들 간의 스큐는 Comm 노드의 오버랩하는 방전을 야기한다. 예를 들어, 이전의 데이터 워드가 [001]이고 현재 데이터 워드가 [110] 이라고 가정한다. 비트들(A 및 B)이 이에 따라 이전의 데이터 워드에서 둘 다 0이었고, 현재 데이터 워드의 선두에 로직 1로 동시에 변경되어야 한다. 그러나 비트 B는 비트 A의 천이에 관하여 스큐 시간(TS)만큼 스큐된다는 것을 추가로 가정한다. 현재 데이터 워드의 선두는 이에 따라 실제로 [100]으로서 존재하고 스큐 시간(TS)이 경과한 이후 때까지 [110]의 적절한 값으로 변경되지 않는다. 비트들(B 및 C)의 NOR은 이에 따라 Comm 노드의 초기 방전을 트리거할 것이다. 이 방전은 다른 지연 기간(D1) 동안 시간(T2)에서 비트들(A 및 B)의 AND에 의해 트리거되는 바와 같은 Comm 노드의 "올바른" 방전이 뒤따른다는 것을 제외하면 지연 기간(D1)동안 지속될 것이다. 2개의 결과적인 풀-다운 신호들에 의한 오버랩하는 방전은 기간 (D1 + TS) 동안 Comm 노드를 방전한다. Comm 노드는 그 후, 그 지연 기간(D2)이 Comm 노드의 초기 방전으로부터 만료한 이후 그것이 풀-업 회로에 의해 재충전될 때까지 플로팅(float)한다. 스큐 시간(TS)은 데이터 워드마다 변동될 수 있지만, Comm 노드의 풀-업은, 지연 시간(D2) 이후 트리거되기 때문에 어떠한 영향도 없으며, 이 지연 시간(D2)은 지연 시간(D1)의 2배 이상이고 이에 따라 (D1 + TS)의 합보다 더 크다.

[0033] Comm 노드 전압은 클록 신호를 출력하도록 버퍼들(220)의 제 1 세트를 통해 버퍼링될 수 있다. 일 실시예에서, 버퍼들(220)의 제 1 세트는 공통 노드의 충전 및 방전에 응답하여 클록을 생성하기 위한 수단을 포함하는 것으로 간주될 수 있다. 버퍼들(220)은 또한 인버터들을 포함할 수 있다. 결과적인 클록 펄스는 그 후, 역-직렬화기(예시되지 않음)에서의 프로세싱 이전에 데이터 워드들의 비트들을 정렬하는데 이용될 수 있다. 클록 펄스는 또한 바이어스 PMOS(biasp) 신호로서 PMOS 트랜지스터(205)의 게이트를 구동하도록 버퍼들(220)의 다른 세트를 통해 다시 공급된다. 버퍼들(220) 및 PMOS 트랜지스터(205)는 Comm 노드 전압을 전력 공급기 전압(VDD)으로 다시 재충전하기 위한 풀-업 회로를 포함한다. 일 실시예에서, 버퍼들(220) 및 PMOS 트랜지스터(205)는 공통 노드의 방전으로부터 제 2 지연 기간 이후에 전력 공급기 전압으로 공통 노드를 충전하기 위한 수단을 포함하는 것으로 간주될 수 있다. biasp 신호는 Comm 노드의 전압과 동일한 극성을 갖고, 이에 따라, 버퍼들(220)을 통한 Comm 노드 전압의 전파로부터 발생하는 루프 지연(D2) 이후 Comm 노드 전압에 대한 응답으로 로우로 펄싱될 것이다. PMOS 트랜지스터(205)는 이에 따라 biasp 신호가 방전될 때 온으로 스위칭할 것이다. PMOS 트랜지스터(205)는 전력 공급기 전압(VDD)을 제공하는 전력 공급기 노드에 결합되는 그의 소스를 갖는다. PMOS 트랜지스터(205)의 드레인은 Comm 노드에 커플링되어서, Comm 노드 전압은 biasp 신호의 방전에 대한 응답으로 VDD로 상승된다. Comm 노드 전압의 어서트는 그 후 biasp 신호의 어서트로부터 PMOS 트랜지스터(205)를 오프로 스위칭하도록 루프 지연(D2)에 따라 버퍼들(220)을 통해 전파된다.

[0034] 대안적인 실시예들에서, 지연 시간(D2)은 D1의 두배인 것과 대조적으로, D1과 동일하거나 조금 더 크게 되도록 구성될 수 있다. 이러한 실시예들에서, Comm 노드 전압의 풀-업은 Comm 노드 전압의 풀-다운과 오버랩할 수 있다. 따라서, 지연 기간(D2)이 D1의 2배 이상이 아닌 실시예들에서, PMOS 트랜지스터(205)는 NMOS 트랜지스터들(M1 및 M2)에 비해 비교적 크게 이루어질 수 있다.

[0035] PMOS 트랜지스터(205)가 오프일 때 Comm 노드를 플로팅으로부터 유지하기 위해, biasp 신호는 위크 키퍼(weak keeper) PMOS 트랜지스터(210)의 게이트를 구동하도록 인버터(215)를 통해 인버팅된다. 위크 키퍼 PMOS 트랜지스터(215)의 소스는 전력 공급기 노드(VDD)에 커플링되고, 그의 드레인은 Comm 노드에 커플링된다. 위크 키퍼 PMOS 트랜지스터(210)는 이에 따라 PMOS 트랜지스터(205)가 오프일 때 Comm 노드 전압을 VDD로 약하게 충전하도록 기능한다. 각각의 풀-다운 회로의 NMOS 트랜지스터들(M1 및 M2)은 위크(weak) PMOS 트랜지스터(210)에 비해 비교적 강하고 이에 따라 위크 키퍼 PMOS 트랜지스터(210)가 온으로 스위칭되더라도 Comm 노드 전압을 방전할 수 있다.

[0036] Comm 노드 전압에 대한 일부 예시적인 타이밍은 초기 데이터 워드(U1₀)에 이어지는 후속 데이터 워드(U1₁)에 대해 도 3a에서 도시된다. 결과적인 클록 신호 전압은 도 3b에서 도시된다. 각각의 데이터 워드는 비트 기간(U1)을 갖는다. 각각의 데이터 워드의 선두에 관하여, Comm 노드 전압은 이전에 논의된 바와 같이 기간(D2) 동안 방전된다. 실제로, Comm 노드 전압은 풀 다운 시간(D1 + TS)의 만료에 후속하게 도시되는 바와 같이 플로팅되는 것이 아니라, 대신 위크 키퍼 트랜지스터(210)에 의해 약하게 충전될 것이다. 그러나 버퍼들(220)을 구성하는 인버터들은 그의 인버전에 관하여 대략 VDD/2의 임계 전압을 갖는다는 것에 주의한다. Comm 노드의 약한 풀-업이 이 임계 전압 위로 상승하지 않는 한, 그것은, Comm 노드 전압이 D2 지연 기간의 만료 이후 VDD로 다시 강하게 충전될 때까지 대응하는 풀-다운 회로들에 의해 Comm 노드 전압 상에서 풀-다운의 릴리즈에 관하여 무시될 수 있다. 이에 따라, 위크 키퍼 트랜지스터(210)에 의한 약한 풀-업은, 그것이 결과적인 클록 신호 생성에 어떠한 영향도 주지 않는다는 점에서 도 3a에서 도시되지 않는다. 또한, 클록 신호는, 버퍼들(220)의 제 1 세트를 통해 이 전압 변화를 전파하기 위해 요구되는 지연이 무엇이든 그것이 만료할 때까지 Comm 노드 전압의 방전에 반응하지 않는다는 것에 주의한다. 이 지연은 예시 명확성을 위해 도 3b에서 도시되지 않는다.

[0037] 도 3a에서 도시된 바와 같이, 스큐 시간(TS)은 데이터 워드마다 폭넓게 변동될 수 있지만, (D1 + TS)의 합이 D2 미만이면, 이 변동되는 스큐는 결과적인 클록 생성에 영향을 주지 않는다. 비트 기간(U1)은, PMOS 트랜지스터(205)가 후속 데이터 워드를 예상하여 오프로 스위칭되는데 2개의 루프 지연들(D2)이 소요되기 때문에, D2의 2배 이상일 수 있다는 것을 당업자는 쉽게 인지할 수 있다. 비트 기간이 D2의 2배 미만인 경우, PMOS 트랜지스터(205)는 후속 데이터 워드의 도달 이전에 리셋되지 않을 것이다. 대안적인 실시예들에서, 비트 기간(U1)은 지연 기간(D2)의 2배 미만일 수 있다.

[0038] 비트 기간(U1)이 적어도 지연 기간(D2)의 2배가 되도록 버퍼들(220)을 설계하는 것은 데이터 송신 속도들이 증가됨에 따라 문제가 될 수 있다. 데이터 레이트가 증가됨에 따라, 지연 기간 인터벌(U2)(및 이에 따른 지연 기간(D1))은 상응하게 축소되어야 한다. 그러나 수신기는 예를 들어, 비교적 느린 반도체 프로세스를 이용하는 DRAM 집적 회로에 로케이팅될 수 있다. 대조적으로, 송신기는, 예를 들어, 훨씬 더 빠른 CMOS 반도체 프로세스를 이용하는 SOC(system-on-a-chip)에 로케이팅될 수 있다. 수신기는 이에 따라 데이터 인터벌의 1/2 이하인 지연 기간(D2)을 생성할 수 없을 수도 있다. 요구되는 타이밍을 만족시키기 위해, 2개의 1/2-레이트 클록들이 생성될 수 있다. 1/2-레이트 클록(CLKY 및 CLKX)의 쌍에 대한 예시적인 1/2-레이트 클록 생성기(400)가 도 4에서 도시된다. 제 1 풀-다운 회로(405)는 클록 생성기(200)에 관하여 논의된 6개의 풀-다운 회로들을 나타낸다. 유사하게, 이들 6개의 풀-다운 회로들은 제 2 풀-다운 회로(406)에서 복제된다. 각각의 풀-다운 회로는 대응하는 Comm 노드에 커플링된다. 그러나 이러한 커플링은 클록 생성기(200)에 관하여 논의된 바와 같이 직접 커플링이기 보단, 스위치 NMOS 트랜지스터를 통과한다. 이와 관련하여, 풀-다운 회로(405)는 스위치 NMOS 트랜지스터(M3)를 통해 CommY 노드에 커플링된다. 유사하게, 풀-다운 회로(406)는 스위치 NMOS 트랜지스터(M4)를 통해 CommX 노드에 커플링된다.

[0039] 스위치 트랜지스터(M3 및 M4)는 PMOS 트랜지스터들(P1 및 P2)의 쌍을 통해 상보적 방식으로 스위칭된다. CommY 노드는 버퍼를 통해, 전력 공급기 전압(VDD)을 제공하는 전력 공급기 노드에 커플링되는 그의 소스 및 스위치 트랜지스터(M4)의 게이트에 커플링되는 그의 드레인을 갖는 P1 트랜지스터의 게이트에 커플링된다. CommY 노드가 그의 풀-다운 회로(405)를 통해 로우로 펄싱되는 경우 P1 트랜지스터는 이에 따라, 다음 데이터 워드가 수신될 때 풀-다운 회로(406)가 CommX 노드를 방전할 수 있다는 것을 보장하기 위해 스위치 트랜지스터(M4)의 게이트를 충전할 것이다. 동시에, 인버터(420)는 NMOS 트랜지스터(M5)를 온으로 스위칭하도록 CommY 노드의 로우 전압을 인버팅한다. 트랜지스터(M5)의 소스는 접지에 커플링되는 반면에, 그의 드레인은 트랜지스터(P2)의 드레인에, 그리고 스위치 트랜지스터(M3)의 게이트에 커플링되는 노드(425)에 또한 커플링된다. 트랜지스터(M5)의 온으로의 스위칭은 이에 따라 스위치 트랜지스터(M3)를 오프로 스위칭하도록 노드(425)를 접지시킨다. 인버터(430)는 CommY 노드를 로우로 펄싱하는 것에 대한 응답으로 클록 Y(CLKY) 신호를 하이로 구동하도록 노드(425)의 전압을 인버팅한다.

[0040] CommY 노드를 로우로 펄싱하는 것은 그 후 PMOS 트랜지스터(410)의 게이트를 구동하는 biaspY 신호를 로우로 풀(pull)링하도록 버퍼들(220)에 의해 제공되는 지연 2 루프 지연을 통해 전파된다. 트랜지스터(410)는 트랜지스터(410)가 전력 공급기 노드에 결합되는 그의 소스 및 CommY 노드에 커플링되는 드레인을 갖는다는 점에서 앞서 논의된 PMOS 트랜지스터(205)와 유사하다. CommY 노드를 로우로 펄싱하는 것은 이에 따라 트랜지스터(410)에 의해 루프 지연(D2)의 만료 이후 종료되며, 이는 그 후 CommY 노드를 VDD로 다시 충전하도록 수행된다. CommY 노드의 이러한 충전은 그 후 노드(425)의 방전을 정지하도록 트랜지스터(M5)를 오프로 스위칭한다. 따라서 노드(425)는 CLKY 신호를 로우로 풀링하도록 트랜지스터(M5)가 오프가 된 이후 하이가 될 것이다. PMOS 트랜지스터와 같은 위크 키퍼 디바이스(KY)는 노드(425)를 VDD로 약하게 충전하도록 기능한다.

[0041] 다른 위크 풀-업 디바이스(KY)는 노드(435)를 VDD로 약하게 충전하도록 기능한다. 노드(435)는 스위치 트랜지스터(M4)의 게이트에 커플링된다. 다음 데이터 워드의 수신 시에, 풀-다운 디바이스(406)는 이에 따라 CommX 노드를 방전할 것인데, 그 이유는 스위치 트랜지스터(M4)가 온이 될 것이기 때문이다. CommX 노드 전압을 로우로 펄싱하는 것은, 트랜지스터(M6)를 온으로 스위칭하도록 트랜지스터(M6)의 게이트를 추후에 구동하는 인버터(440)를 통해 인버팅된다. 트랜지스터(M6)의 소스는 접지에 커플링되는 반면에, 그의 드레인은 노드(435)에 그리고 트랜지스터(P1)의 드레인에 커플링된다. 트랜지스터(P1)는 이 시간에 오프이고 이에 따라 트랜지스터(M6)를 온으로 스위칭하는 것은 노드(435)를 접지시킨다. 인버터(445)는 클록 X(CLKX) 신호를 하이로 구동하도록 노드(435)에 대한 전압을 인버팅한다. CLKX 신호를 하이로 펄싱하는 것은, PMOS 트랜지스터(415)를 온으로 스위칭하도록 biasX 신호를 로우로 풀링하기 위해 버퍼들(220)을 통한 루프 지연의 만료 이후 로우가 된다. 트랜지스터(415)는 전력 공급기 노드에 결합되는 그의 소스 및 노드(425)에 커플링되는 드레인을 갖는다. 트랜지스터(415)를 온으로 스위칭하는 것은 그 후 CommX 노드를 VDD로 충전하며, 이는 트랜지스터(M6)를 오프로 스위칭한다. 노드(435)는 그 후 CLKX 신호가 로우로 펄싱되도록 VDD로 다시 약하게 충전된다.

[0042] 클록 신호들(CLKX 또는 CLKY) 중 어느 것이든 하이가 될 때마다, 잔여 클록 신호는 P1 또는 P2 트랜지스터들을 통한 피드백에 의해 로우로 구동된다는 것에 주의한다. 예를 들어, CommX 노드가 로우로 펄싱되기 때문에 CLKX 신호가 하이인 경우, 트랜지스터(P2)는 온으로 스위칭되고 충전 노드(425)는 하이가 된다. 노드(425)에 대한 하이 전압은 그 후 CLKY 신호를 로우로 구동하도록 인버터(430)를 통해 인버팅된다. 유사하게 CKLY 클록 신호가 하이로 펄싱되는 경우, CommY 노드는 로우이며, 이는 노드(435)를 하이로 풀링하도록 트랜지스터(P1)를 온으로 스위칭한다. 이 하이 전압은 CLKX 신호를 로우로 구동하도록 인버터(445)를 통해 인버팅된다.

[0043] 버퍼들(220)을 통한 루프 지연(D2)을 재차 참조하면, CommX 또는 CommY 노드들 중 어느 하나가 로우로 펄싱될 때마다, 그것은 각각의 데이터 워드에 대한 유닛 인터벌보다 1/2 이하가 될 필요는 없다는 것에 주의한다. 대조적으로, 신호 생성기(200)는 루프 지연(D2)과 유닛 인터벌 간에 이러한 관계를 요구한다. 그러나 1/2-레이트 클록 생성기(400)는 방금 논의된 바와 같이 클록들이 각각 리셋하기 때문에 이 요건을 완화할 수 있다. 예를 들어, CommX 노드는 후속 데이터 워드가 CommY 노드를 방전하는데 대신 이용될 것이므로 후속 데이터 워드가 수신되기 이전에 VDD로 재충전될 필요가 없다. 따라서, 버퍼들(220)은 비교적 느려서, 루프 지연(D2)는 단지 유닛 인터벌 이하만 되도록 요구할 수 있다.

[0044] 1/2-레이트 클록 생성기(400)는 대안적인 실시예들에서, 다른 프랙셔널 클록 레이트들을 생성하도록 일반화될 수 있다. P1 및 P2 트랜지스터들을 통한 피드백을 다시 참조하면, 노드들(425 및 435)의 이러한 펄싱은 토큰 링에서 토큰의 전달로서 간주될 수 있다. 노드들 중 하나가 로우로 펄싱되는 경우, 토큰 링의 다음 노드는 하이로 펄싱된다. 토큰 링의 이러한 후속 노드는 그 후 다음 데이터 워드의 수신 시에 방전될 것이고, 그리하여 토큰은 후속 스테이지로, 그 후속 스테이지의 후속 스테이지로 전달되는 식이다. 예를 들어, 3개의 이러한 스테이지들이 있는 경우, 각각의 스테이지는 1/3 레이트 클록을 생성할 수 있다.

[0045] 클록을 생성하는 방법은 도 5에 도시된 흐름도에 관하여 이제 논의될 것이다. 단계(500)는 스큐된 디지털 워드의 초기-도달 비트의 이진 변화에 응답하여 초기 시간에 제 1 풀-다운 신호를 어서트하도록 그리고 스큐된 디지털 워드의 후속-도달 비트의 이진 변화에 응답하여 후속 시간에 제 2 풀-다운 신호를 어서트하도록 스큐된 디지털 워드에 대한 비트들의 쌍들을 프로세싱하는 것을 포함하며, 이 후속 시간은 스큐된 디지털 워드에 대한 스큐 시간 만큼 초기 시간에 관하여 지연된다. 제 1 풀-다운 신호의 예는, [110]으로서 수신되지만, 스큐로 인해, [100]으로서 초기에 수신되는 것으로 여겨지는 데이터 워드의 수신에 관하여 위에서 논의된다. 비트들(B 및 C)을 NOR연산하는 것은 비트(C)가 로우로 천이할 때 제 1 풀-다운 신호를 초기에 트리거할 것이며, 이어서 최종적으로 제 2 풀-다운 신호를 트리거하도록 비트(B)가 하이로 천이할 때 비트들(A 및 B)을 AND연산하는 것이 이어질 것이다.

[0046] 이 방법은 또한, 제 1 풀-다운 신호의 어서트에 응답하고 초기 시간 이후 제 1 지연 기간 동안 노드를 방전하는 것을 포함하는 동작(505)을 포함한다. 도 3a에 관하여 논의된 기간(D1)에 대한 데이터 워드(U10)의 선두에 Comm 노드 전압의 방전은 동작(505)의 예이다.

[0047] 방법은 또한, 제 2 풀-다운 신호의 어서트에 응답하고 스큐 시간 만큼 제 1 지연 기간을 지나 노드의 방전을 연장하는 것을 포함하는 동작(510)을 포함한다. 이 스큐 시간은, 도 3a에 관하여 논의된 바와 같이 TS로서 표시되며, 동작(510)의 예이다.

[0048] 이 방법은 또한, 제 2 지연 기간이 초기 시간에 노드의 방전으로부터 만료한 이후 전력 공급 전압으로 노드를 충전하는 동작(515)을 포함한다. 도 3a에 관하여 위에서 논의된 바와 같이 D2 지연 기간의 만료 이후 VDD로 Comm 노드 전압을 충전하는 것은 동작(515)의 예이다.

[0049] 마지막으로, 방법은 노드의 충전 및 방전으로부터 클록 신호를 생성하는 동작(520)을 포함한다. 도 2b의 클록 생성기(200)에서 클록의 생성은 동작(520)의 예이다.

[0050] 이에 따라, 다수의 변형들, 교체들 및 변동들이 본 개시의 범위로부터 벗어남 없이 본 개시의 물질들, 장치들, 구성들 및 디바이스들의 이용 방법들에서 그리고 그에 관하여 이루어질 수 있다는 것이 인지될 것이다.

[0051] 이것을 고려하여, 본 개시의 범위는, 본원에서 설명되고 예시되는 특정 실시예들이 단지 본 개시의 일부 예들이기 때문에 이들로 제한되는 것이 아니라, 오히려 아래에 첨부된 청구항들 및 그의 기능적 등가물들의 것에 완전히 비례해야 한다.

Claims

회로로서,
복수의 풀-다운(pull-down) 신호들에 대응하는 복수의 로직 게이트(logic gate)들을 포함하는 풀-다운 신호 생성기 ― 각각의 로직 게이트는 대응하는 풀-다운 신호를 어서트(assert)하기 위해, 수신된 디지털 워드(word)들로부터의 비트들의 쌍을 프로세싱하도록 구성됨 ―;
상기 복수의 풀-다운 신호들에 대응하는 복수의 풀-다운 회로들
을 포함하고, 각각의 풀-다운 회로는:
상기 대응하는 풀-다운 신호에 의해 구동되는 게이트 및 공통 노드에 커플링되는 드레인(drain)을 갖는 제 1 NMOS 트랜지스터;
상기 대응하는 풀-다운 신호를 지연된 풀-다운 신호로 인버팅하도록 구성된 인버터(inverter); 및
상기 제 1 NMOS 트랜지스터의 드레인과 접지 간에 커플링되고 그리고 상기 지연된 풀-다운 신호에 의해 구동되는 게이트를 갖는 제 2 NMOS 트랜지스터를 포함하고, 상기 인버터는 상기 지연된 풀-다운 신호를 지연하도록 구성되어서, 상기 풀-다운 회로는 상기 대응하는 풀-다운 신호의 어서트 이후 제 1 지연 기간 동안 상기 공통 노드를 방전하도록 구성되고,
상기 회로는 전력 공급기 전압(power supply voltage)을 제공하는 전력 공급기 노드와 상기 공통 노드 간에 커플링되는 PMOS 트랜지스터를 포함하는 풀-업(pull-up) 회로를 더 포함하고, 상기 풀-업 회로는 또한 상기 PMOS 트랜지스터의 게이트와 상기 공통 노드 간에 커플링되는 적어도 하나의 버퍼(buffer)를 포함하고, 상기 적어도 하나의 버퍼는 상기 공통 노드의 방전으로부터 제 2 지연 기간 이후 상기 공통 노드를 상기 전력 공급기 전압으로 바이어싱(biasing)하기 위해 상기 PMOS 트랜지스터를 온으로 스위칭하도록 구성되고, 상기 제 2 지연 기간은 상기 제 1 지연 기간과 상기 수신된 디지털 워드들에 대한 예상된 스큐 시간(expected skew time)의 합(sum)보다 크거나 또는 동일하고,
상기 회로는, 각각의 디지털 워드에 응답하여 상기 공통 노드의 바이어스 및 상기 방전으로부터 도출되는 클록 신호를 이용하도록 구성된 수신기에 로케이팅되는, 회로.
제 1 항에 있어서,
상기 복수의 로직 게이트들은 제 1 복수의 AND 게이트들 및 제 2 복수의 NOR 게이트들을 포함하는, 회로.
제 1 항에 있어서,
각각의 풀-다운 회로의 인버터는, 상기 제 1 지연 기간이 상기 디지털 워드들의 비트들 간의 예상된 스큐보다 크거나 또는 동일하도록 상기 인버터의 지연된 풀-다운 신호를 지연하도록 구성된 버퍼를 더 포함하는, 회로.
제 1 항에 있어서,
상기 적어도 하나의 버퍼는, 상기 제 2 지연 기간이 상기 제 1 지연 기간의 2배보다 크거나 또는 동일하도록 구성되는 복수의 버퍼들을 포함하는, 회로.
제 1 항에 있어서,
상기 수신기는 DRAM(dynamic random access memory)에 대한 집적 회로의 부분인, 회로.
제 1 항에 있어서,
상기 지연된 신호의 방전에 응답하여 상기 공통 노드를 상기 전력 공급기 전압으로 충전하도록 구성되는 키퍼 디바이스(keeper device)를 더 포함하는, 회로.
제 6 항에 있어서,
상기 키퍼 디바이스는 키퍼 디바이스 PMOS 트랜지스터를 포함하는, 회로.
제 7 항에 있어서,
상기 키퍼 디바이스 PMOS 트랜지스터의 게이트를 구동하는 인버팅된 신호로 상기 지연된 신호를 인버팅하도록 구성되는 인버터를 더 포함하는, 회로.
방법으로서,
제 1 비트 및 제 3 비트 둘 다가 초기 시간에 이진 변화를 갖고 그리고 제 2 비트가 후속 시간에 이진 변화를 갖는 디지털 워드를 수신하는 단계 ― 상기 후속 시간은 수신된 디지털 워드에 대한 스큐 시간 만큼 상기 초기 시간에 관하여 지연됨 ―;
상기 초기 시간에 상기 제 3 비트의 이진 변화에 응답하여 제 1 풀-다운 신호를 어서트하도록 제 1 로직 게이트를 통해 상기 수신된 디지털 워드의 제 2 비트 및 제 3 비트를 프로세싱하는 단계;
상기 후속 시간에 상기 제 2 비트의 이진 변화에 응답하여 제 2 풀-다운 신호를 어서트하도록 제 2 로직 게이트를 통해 상기 수신된 디지털 워드의 제 1 비트 및 제 2 비트를 프로세싱하는 단계;
상기 제 1 풀-다운 신호의 어서트에 응답하여, 상기 초기 시간 이후 제 1 지연 기간 동안 노드를 방전하는 단계;
상기 제 2 풀-다운 신호의 어서트에 응답하여, 상기 스큐 시간 만큼 상기 제 1 지연 기간을 지나 상기 노드의 방전을 유지하는 단계;
제 2 지연 기간이 상기 초기 시간에 상기 노드의 방전으로부터 만료한 이후 상기 노드를 전력 공급기 전압으로 충전하는 단계 ― 상기 제 2 지연 기간은 상기 제 1 지연 기간과 상기 스큐 시간의 합보다 큼 ―; 및
상기 노드의 방전 및 충전으로부터 클록 신호를 생성하는 단계를 포함하는, 방법.
제 9 항에 있어서,
상기 제 1 지연 기간 동안 상기 노드를 방전하는 단계는, 제 2 트랜지스터를 통해 접지에 상기 노드를 커플링하기 위해, 상기 제 1 풀-다운 신호의 어서트에 응답하여 제 1 트랜지스터를 턴 온시키는 단계를 포함하는, 방법.
제 10 항에 있어서,
상기 제 1 지연 기간 동안 상기 노드를 방전하는 단계는,
상기 노드의 추가의 방전을 방지하기 위해 상기 제 2 트랜지스터를 오프로 스위칭하는 지연된 풀-다운 신호를 생성하도록 상기 제 1 지연 기간 만큼 상기 어서트된 제 1 풀-다운 신호를 인버팅 및 지연하는 단계를 더 포함하는, 방법.
제 9 항에 있어서,
상기 노드를 상기 전력 공급기 전압으로 충전하는 단계는,
상기 전력 공급기 전압을 공급하는 전력 공급기 노드에 상기 노드를 커플링하기 위해 상기 제 2 지연 기간의 만료 이후 스위치를 온으로 스위칭하는 지연된 방전된 신호를 생성하도록 적어도 하나의 버퍼를 통해 상기 노드에 대한 전압을 버퍼링하는 단계를 포함하는, 방법.
회로로서,
복수의 풀-다운 신호들에 대응하는 복수의 로직 게이트들을 포함하는 풀-다운 신호 생성기 ― 각각의 로직 게이트는 대응하는 풀-다운 신호를 어서트하기 위해, 수신된 디지털 워드들로부터의 비트들의 쌍을 프로세싱하도록 구성됨 ―;
복수의 풀-다운 신호들에 대응하는 복수의 로직 게이트들을 포함하는 풀-다운 신호 생성기 ― 각각의 로직 게이트는 대응하는 풀-다운 신호를 어서트하기 위해, 수신된 디지털 워드들로부터의 비트들의 쌍을 프로세싱하도록 구성됨 ―;
상기 복수의 풀-다운 신호들에 대응하는 복수의 풀-다운 회로들 ― 각각의 풀-다운 회로는:
상기 대응하는 풀-다운 신호에 의해 구동되는 게이트 및 공통 노드에 커플링되는 드레인을 갖는 제 1 NMOS 트랜지스터;
상기 대응하는 풀-다운 신호를 지연된 풀-다운 신호로 인버팅하도록 구성된 인버터; 및
상기 제 1 NMOS 트랜지스터의 드레인과 접지 간에 커플링되고 그리고 상기 지연된 풀-다운 신호에 의해 구동되는 게이트를 갖는 제 2 NMOS 트랜지스터를 포함하고, 상기 인버터는 상기 지연된 풀-다운 신호를 지연하도록 구성되어서, 상기 풀-다운 회로는 상기 대응하는 풀-다운 신호의 어서트 이후 제 1 지연 기간 동안 상기 공통 노드를 방전하도록 구성됨 ―;
상기 공통 노드의 방전으로부터 제 2 지연 기간 이후 상기 공통 노드를 전력 공급기 전압으로 충전하기 위한 수단; 및
상기 공통 노드의 충전 및 방전에 응답하여 클록을 생성하기 위한 수단을 포함하는, 회로.
제 13 항에 있어서,
상기 클록을 생성하기 위한 수단은 프랙셔널-레이트 클록(fractional-rate clock)을 생성하기 위한 수단을 포함하는, 회로.
제 13 항에 있어서,
상기 클록을 생성하기 위한 수단은 1/2-레이트 클록(half-rate clock)을 생성하기 위한 수단을 포함하는, 회로.