TW201725871A - 用於轉發差動信號之系統及技術 - Google Patents

Abstract

本發明描述用於差動信號轉發之技術及裝置。一差動信號轉發方法可包含：接收包含分別在第一輸入端子及第二輸入端子處接收之第一輸入信號及第二輸入信號之一輸入差動信號對；及在一輸出端子處產生一輸出信號。產生該輸出信號可包含：基於在一第一時間判定該第一輸入信號及該第二輸入信號表示互補值而設定該輸出信號之一位準來表示由該第一輸入信號表示之值之一反數；及基於在一第二時間判定該第一輸入信號及該第二輸入信號不表示互補值而將該輸出端子置於一高阻抗狀態中。

Description

用於轉發差動信號之系統及技術

本發明大體上係關於用於轉發差動信號之系統及技術。明確言之，一些實施方案係關於可操作以防止、抵消及/或校正差動信號之偏斜及/或使差動信號等化之差動信號轉發器電路。

差動信號電路可使用一對互補信號來傳輸資料。一般使用各自電導體來傳輸信號對。一接收器可藉由量測兩個信號之間的一差(例如一電位差)(而非量測一信號與一參考點之間(例如，信號之電位與一參考電位或「接地」之間)的一差)而解碼由信號對載送之資料。差動信號電路亦可用於傳輸差動時脈信號。

在一積體電路(IC)中，可在晶片之不同位置處之不同區塊之間使用導線(例如金屬線及/或通孔)來傳輸資料及時脈信號。為減少與在晶片之兩個區塊(例如晶片之相對端處之兩個區塊)之間傳輸一信號相關聯之時間延遲，可將一或多個轉發器轉發器(例如信號緩衝器及/或反相器)插入至傳輸路徑中，而非僅插入一長導線。各轉發器可以一較高位準(例如比轉發器之輸入處之電壓高之轉發器之輸出處之電壓)複製其(若干)輸入信號，或可使(若干)輸入信號恢復至一標稱位準。依此方式，轉發器將傳輸路徑分成由轉發器分離之若干較短導線段，該等導線段可一起具有比與長導線相關聯之時間延遲短之一總時間延 遲。

當通過一媒介(例如導線)將一信號自一傳輸器傳輸至一接收器時，失真源(例如信號干擾、阻抗失配或媒介本身)可致使接收器處之接收信號之失真。例如，接收信號可具有不同於傳輸器處之原始信號之一頻率分佈。作為另一實例，當通過一媒介將一對差動信號自一傳輸器傳輸至一接收器時，失真源可致使兩個信號之間的偏斜，使得兩個信號不會在接收器處同時(或在一規定時間窗內)切換。信號等化技術用以防止、抵消或減小在一信號透過一媒介傳播期間引入至信號中之失真。例如，去偏斜技術用以防止、抵消或減小兩個或兩個以上信號之切換時間之間的偏斜。

一般而言，積體電路(IC)之尺寸在不斷增大，而IC組件之特徵尺寸在不斷減小且用以使IC組件之操作同步之時脈信號之頻率在不斷增大。由於此等趨勢，使一時脈信號分佈於整個IC或甚至一IC之一部分中已變得越來越困難。例如，IC製程變動對時脈信號之傳播的失真效應趨向於隨著特徵尺寸減小而增加，且時脈信號之失真趨向於隨著由時脈信號行進之距離與時脈信號週期之比率增大而增加。

習知地，IC已使用放大器(例如反相器)之長鏈來分佈時脈信號。然而，隨著時脈頻率及時脈信號失真(例如時脈偏斜)增加，此等習知時脈樹之效能趨向於受損害。特定言之，對於具有28奈米或更小之特徵尺寸之IC中之高頻時脈信號，習知時脈樹會在一相對較短反相器鏈(例如50個反相器)之後產生一非常失真時脈信號，除非該等反相器非常大且非常強效。然而，具有大且強效反相器之一時脈樹一般不可取，此係因為此一時脈樹(1)消耗大量電力且(2)佔據否則可專用於處理電路之寶貴IC空間。

需要一低功率時脈分佈電路，其可在不引入顯著信號失真之情 況下於一相對較長距離(例如，自一IC之一側至該IC之相對側)上傳播一高頻時脈信號(即使在具有28奈米或更小之特徵尺寸之IC中)。發明者已認識到且已瞭解，可使用差動時脈轉發器(如本發明中所描述)之一鏈來分佈一差動時脈信號。各差動時脈轉發器可基於輸入差動時脈信號(CLKP、CLKN)之值而提供輸出差動時脈信號(CLKPQ、CLKNQ)。當輸入差動時脈信號表示互補邏輯值時，差動時脈轉發器可提供亦表示互補值之輸出差動時脈信號。在一些實施例中，差動信號轉發器可回應於兩個輸入差動信號切換而同時(或在一規定時間窗內)切換輸出差動信號，即使該兩個輸入信號不同時(或在一規定時間窗內)切換。在一些實施例中，包含差動時脈轉發器(如本文中所描述)之一時脈樹能夠在不引入顯著信號失真且不消耗大量電力之情況下於一相對較長距離上傳播一高頻差動時脈信號(即使在具有28奈米或更小之特徵尺寸之IC中)。

根據本發明之一態樣，提供一種差動信號轉發方法。該方法包含：接收包含分別在第一輸入端子及第二輸入端子處接收之第一輸入信號及第二輸入信號之一輸入差動信號對；及在一輸出端子處產生一輸出信號。產生該輸出信號包含：基於在一第一時間判定該第一輸入信號及該第二輸入信號表示互補值而設定該輸出信號之一位準來表示由該第一輸入信號表示之值之一反數；及基於在一第二時間判定該第一輸入信號及該第二輸入信號不表示互補值而將該輸出端子置於一高阻抗狀態中。

在一些實施例中，該輸出信號係一第一輸出信號，該輸出端子係一第一輸出端子，且該方法進一步包含：在一第二輸出端子處產生一第二輸出信號。產生該第二輸出信號包含：基於判定該第一輸入信號及該第二輸入信號表示互補值而設定該第二輸出信號之一位準來表示由該第二輸入信號表示之值之一反數；及基於判定該第一輸入信號 及該第二輸入信號不表示互補值而將該第二輸出端子置於一高阻抗狀態中。在一些實施例中，該第一輸出信號及該第二輸出信號形成一輸出差動信號對。在一些實施例中，產生該輸出差動信號對抵消該輸出差動信號對之偏斜。

在一些實施例中，該等輸出信號之位準係電壓位準，且該方法進一步包含：使該第一輸出信號及該第二輸出信號之電壓位準至少部分等化。在一些實施例中，基於判定該第一輸入信號及該第二輸入信號不表示互補值而執行使該第一輸出信號及該第二輸出信號之電壓位準至少部分等化。在一些實施例中，使該第一輸出信號及該第二輸出信號之電壓位準至少部分等化包含：將該第一輸出端子耦合至該第二輸出端子。在一些實施例中，使該第一輸出信號及該第二輸出信號之電壓位準至少部分等化抵消該第一輸出信號及該第二輸出信號之偏斜。

根據本發明之另一態樣，提供一種包含一信號轉發器電路之系統。該信號轉發器電路包含一第一類型之一第一場效電晶體(FET)及一第二類型之第二FET及第三FET。該第一FET之一閘極耦合至該第二FET之一閘極，該第一FET之一汲極耦合至該第二FET之一汲極及該第三FET之一閘極，且該第二FET及該第三FET之源極耦合至一第一電源供應軌。該信號轉發器電路亦包含該第二類型之一第四FET及該第一類型之第五FET及第六FET。該第四FET之一閘極耦合至該第五FET之一閘極，該第四FET之一汲極耦合至該第五FET之一汲極及該第六FET之一閘極，且該第五FET及該第六FET之源極耦合至一第二電源供應軌。該第一FET及該第四FET之源極經組態以接收一輸入差動信號對之一第一輸入信號。該第一FET、該第二FET、該第四FET及該第五FET之閘極經組態以接收該輸入差動信號對之一第二輸入信號。該第三FET之一汲極耦合至該第六FET之一汲極。

在一些實施例中，該第一類型之FET係一p型FET且該第二類型之FET係一n型FET。在一些實施例中，該第一電源供應軌經組態以提供一接地電位，且該第二電源供應軌經組態以提供大於該接地電位之一供應電壓電位。

在一些實施例中，該第一類型之FET係一n型FET且該第二類型之FET係一p型FET。在一些實施例中，該第二電源供應軌經組態以提供一接地電位，且該第一電源供應軌經組態以提供大於該接地電位之一供應電壓電位。

在一些實施例中，該信號轉發器電路進一步包含耦合至該第三FET及該第六FET之汲極之一輸出端子，且該信號轉發器電路經組態以回應於該第一輸入信號之一轉變及該第二輸入信號之一互補轉變而在該輸出端子處設定一輸出信號之一位準來表示由該第一輸入信號表示之一值之一反數。在一些實施例中，該信號轉發器電路係一第一信號轉發器電路，且該系統進一步包含一第二信號轉發器電路。在一些實施例中，該第二信號轉發器電路包含該第二類型之一第七FET及該第一類型之第八FET及第九FET，其中該第七FET之一閘極耦合至該第八FET之一閘極，該第七FET之一汲極耦合至該第八FET之一汲極及該第九FET之一閘極，且該第八FET及該第九FET之源極耦合至該第二電源供應軌。在一些實施例中，該第二信號轉發器電路進一步包含該第一類型之一第十FET及該第二類型之第十一FET及第十二FET，其中該第十FET之一閘極耦合至該第十一FET之一閘極，該第十FET之一汲極耦合至該第十一FET之一汲極及該第十二FET之一閘極，且該第十一FET及該第十二FET之源極耦合至該第一電源供應軌，其中該第七FET及該第十FET之源極經組態以接收該輸入差動信號對之該第二輸入信號，其中該第七FET、該第八FET、該第十FET及該第十一FET之閘極經組態以接收該輸入差動信號對之該第一輸入 信號，且其中該第九FET之一源極耦合至該第十二FET之一源極。

在一些實施例中，該輸出信號係一第一輸出信號，該輸出端子係一第一輸出端子，該第二信號轉發器電路進一步包含耦合至該第九FET及該第十二FET之源極之一第二輸出端子，且該第二信號轉發器電路經組態以回應於該第二輸入信號之一轉變及該第一輸入信號之一互補轉變而在該第二輸出端子處設定一第二輸出信號之一位準來表示由該第二輸入信號表示之一值之一反數。

在一些實施例中，該系統進一步包含耦合至該第一信號轉發器電路及該第二信號轉發器電路之輸出端子之一等化電路。在一些實施例中，該第一輸出信號及該第二輸出信號形成一輸出差動信號對，且該等化電路抵消該輸出差動信號對之偏斜。在一些實施例中，該等輸出信號之位準係電壓位準，且該等化電路經組態以回應於該第一輸入信號之一轉變且在該第二輸入信號之一互補轉變之前及/或回應於該第二輸入信號之一轉換且在該第一輸入信號之一互補轉變之前使該第一輸出信號及該第二輸出信號之電壓位準至少部分等化。在一些實施例中，該等輸出信號之位準係電壓位準，且該等化電路經組態以基於判定該第一輸入信號及該第二輸入信號不表示互補值而使該第一輸出信號及該第二輸出信號之電壓位準至少部分等化。在一些實施例中，該等輸出信號之位準係電壓位準，且該等化電路經組態以在該第一輸入信號及該第二輸入信號不表示互補值時之一週期期間使該第一輸出信號及該第二輸出信號之電壓位準至少部分等化。

在一些實施例中，該等化電路包含一開關，其具有耦合至該第一信號轉發器電路之該第一輸出端子之一第一端子及耦合至該第二信號轉發器電路之該第二輸出端子之一第二端子。在一些實施例中，該等化電路進一步包含經組態以控制該開關之操作之一驅動器電路。在一些實施例中，該驅動器電路經組態以回應於該第一輸入信號及該第 二輸入信號之轉變且在該等信號轉發器電路回應於該第一輸入信號及該第二輸入信號之該等轉變而改變該第一輸出信號及該第二輸出信號之位準之前啟動該開關。在一些實施例中，該驅動器電路經組態以回應於該第一輸入信號之一轉變且在該第二輸入信號之一互補轉變之前及/或回應於該第二輸入信號之一轉變且在該第一輸入信號之一互補轉變之前啟動該開關。

在一些實施例中，該驅動器電路包含：該第一類型之第十三FET及第十四FET，其中該第十三FET之一閘極耦合至該第二信號轉發器電路之該第二輸出端子，其中該第十三FET之一源極經組態以接收該第二輸入信號，其中該第十四FET之一閘極耦合至該第一信號轉發器電路之該第一輸出端子，且其中該第十四FET之一源極經組態以接收該第一輸入信號；及該第二類型之第十五FET及第十六FET，其中該第十五FET之一閘極經組態以接收該第二輸入信號，其中該第十五FET之一源極耦合至該第一信號轉發器電路之該第一輸出端子，其中該第十六FET之一閘極經組態以接收該第一輸入信號，且其中該第十六FET之一源極耦合至該第二信號轉發器電路之該第二輸出端子，其中該第十三FET、該第十四FET、該第十五FET及該第十六FET之汲極端子耦合在一起且耦合至該開關之一控制端子。

在一些實施例中，該等化電路包含一開關，其具有耦合至該第一信號轉發器電路之該第一輸入端子之一第一端子及耦合至該第一信號轉發器電路之該第二輸入端子之一第二端子。

根據本發明之另一態樣，提供一種系統。該系統包含：第一輸入端子及第二輸入端子，其等經組態以分別接收一輸入差動信號對之第一輸入信號及第二輸入信號；及用於回應於該第一輸入信號之一轉變及該第二輸入信號之一互補轉變而在一輸出端子處提供具有一位準(其表示由該第一輸入信號表示之一值之一反數)之一輸出信號的構 件。

在一些實施例中，該輸出端子係一第一輸出端子。該輸出信號係一第一輸出信號。該系統進一步包含用於回應於該第一輸入信號之該轉變及該第二輸入信號之該互補轉變而在一第二輸出端子處提供具有一位準(其表示由該第二輸入信號表示之一值之一反數)之一第二輸出信號的構件。

在一些實施例中，該系統進一步包含用於基於判定該第一輸入信號及該第二輸入信號不表示互補值而使該第一輸出信號及該第二輸出信號之電壓位準至少部分等化之構件。

將自下列圖式、詳細描述及技術方案明白本發明之其他態樣及優點，該等圖式、詳細描述及技術方案全部僅依舉例方式繪示本發明之原理。

100‧‧‧信號轉發器

100a‧‧‧信號轉發器

100b‧‧‧信號轉發器

102‧‧‧第一輸入端子

102a‧‧‧第一輸入端子

102b‧‧‧第一輸入端子

104‧‧‧第二輸入端子

104a‧‧‧第二輸入端子

104b‧‧‧第二輸入端子

106‧‧‧輸出端子

106a‧‧‧輸出端子

106b‧‧‧輸出端子

300‧‧‧差動信號轉發器

300a‧‧‧差動信號轉發器

302‧‧‧第一輸入端子

304‧‧‧第二輸入端子

306a‧‧‧第一輸出端子

306b‧‧‧第二輸出端子

500‧‧‧等化差動信號轉發器

502‧‧‧第一輸入端子

504‧‧‧第二輸入端子

506a‧‧‧第一輸入/輸出端子

506b‧‧‧第二輸入/輸出端子

510‧‧‧等化器

510a‧‧‧等化電路

510b‧‧‧等化電路

620a‧‧‧開關

620b‧‧‧開關

M1‧‧‧p型場效電晶體(FET)

M2‧‧‧n型場效電晶體(FET)

M3‧‧‧n型場效電晶體(FET)

M4‧‧‧n型場效電晶體(FET)

M5‧‧‧p型場效電晶體(FET)

M6‧‧‧p型場效電晶體(FET)

M7‧‧‧n型場效電晶體(FET)

M8‧‧‧p型場效電晶體(FET)

M9‧‧‧p型場效電晶體(FET)

M10‧‧‧p型場效電晶體(FET)

M11‧‧‧n型場效電晶體(FET)

M12‧‧‧n型場效電晶體(FET)

M13‧‧‧p型場效電晶體(FET)

M14‧‧‧p型場效電晶體(FET)

M15‧‧‧n型場效電晶體(FET)

M16‧‧‧n型場效電晶體(FET)

可藉由參考結合附圖之下列描述而理解本發明之一些實施例之某些優點。在圖式中，類似元件符號一般係指所有不同視圖中之相同部件。此外，圖式未必按比例繪製，而是一般將重點放在繪示本發明之一些實施例之原理。

圖1係根據一些實施例之一信號轉發器之一方塊圖。

圖2A係根據一些實施例之一信號轉發器之一示意圖。

圖2B係根據一些實施例之另一信號轉發器之一示意圖。

圖3係根據一些實施例之一差動信號轉發器之一方塊圖。

圖4A係根據一些實施例之一差動信號轉發器之一示意圖。

圖4B係根據一些實施例之另一差動信號轉發器之一示意圖。

圖5係根據一些實施例之一等化差動信號轉發器之一方塊圖。

圖6A係根據一些實施例之一等化電路之一示意圖。

圖6B係根據一些實施例之另一等化電路之一示意圖。

圖1係一信號轉發器100之一方塊圖。信號轉發器100包含一第一輸入端子102及一第二輸入端子104。信號轉發器100亦包含一輸出端子106。可在第一端子102及第二端子104處提供一對輸入差動信號。信號轉發器100操作以基於輸入端子102及104處之輸入信號而在輸出端子106處提供一輸出信號。更特定言之，信號轉發器100可操作以取決於輸入信號之值而在輸出端子106處提供表示第一輸入信號之邏輯反(補數)之一輸出信號或將輸出端子106置於一高阻抗狀態中。

在一些實施例中，當信號轉發器100判定第一輸入信號及第二輸入信號表示互補邏輯值時，信號轉發器100提供表示第一輸入信號之邏輯反之一輸出信號。在一些實施例中，當信號轉發器判定第一輸入信號及第二輸入信號表示非互補邏輯值(例如相同邏輯值)時，信號轉發器100將輸出端子106置於一高阻抗狀態中。

一般技術者應瞭解，當一電路未主動地驅動一電流至輸出端子上或未主動地驅動輸出端子之電位時，該電路之輸出端子處於一高阻抗狀態(或「三態」)中。例如，當一電路未提供輸出端子與該電路之參考(接地)電壓或電源供應電壓之間的導電路徑時，該電路之輸出端子處於一高阻抗狀態中。因此，當一電路之輸出端子處於一高阻抗狀態中時，該輸出端子上之任何電荷一般不會透過該電路而放電至接地，且該電路一般不會將額外電荷沈積於該輸出端子上。一般技術者應瞭解，當電路之輸出端子處於高阻抗狀態中時，可透過電路中之洩漏電流，透過耦合至輸出端子之另一電路，透過與一電磁場之相互作用，等等而對輸出端子充電或使輸出端子放電。因此，自電路之角度看，當輸出端子處於高阻抗狀態中時，一般無法判定輸出端子之值。然而，在一些實施例中，當最初將電路之輸出端子置於高阻抗狀態中時，輸出端子可最初保持僅在將輸出端子置於高阻抗狀態中之前位於 輸出端子上之相同值(例如電位)。

在一些實施例中，信號轉發器100回應於輸入信號之一者轉變至另一輸入信號之一互補邏輯值而在輸出端子106處提供一輸出信號。更特定言之，在判定一輸入信號已轉變至另一輸入信號之一互補邏輯值之後，信號轉發器100可提供表示輸入信號之一者之邏輯值之反數的一輸出信號。在一些實施例中，信號轉發器100回應於第一輸入信號之一邏輯轉變(例如，自邏輯「0」轉變至邏輯「1」，或反之亦然)及第二輸入信號之一互補邏輯轉變而提供一輸出信號，該輸出信號係第一輸入信號之反相。

一般技術者應瞭解，當輸入信號之一者表示一邏輯值「1」(「L1」)且另一輸入信號表示一邏輯值「0」(「L0」)時，輸入信號表示互補值。當兩個輸入信號表示相同邏輯值(例如，兩個信號表示L0，或兩個信號表示L1)時，或當無法可靠地判定由輸入信號之至少一者表示之值時，輸入信號不表示互補值。此處，L1可對應於信號轉發器100(或包含信號轉發器100之一IC)之一電源供應電壓值(例如1.2伏特)，且L0可對應於信號轉發器100(或包含信號轉發器100之一IC)之一參考或接地面(例如0伏特)。L1及L0之其他電壓值係可行的。例如，L1可對應於高於一第一臨限電壓之任何電壓(例如高於一電壓(其係實際或標稱電源供應電壓之80%)之任何電壓)，L0可對應於低於一第二臨限電壓之任何電壓(例如低於一電壓(其係(1)實際電源供應電壓與實際參考電壓之間或(2)標稱電源供應電壓與標稱參考電壓之間的差之20%)之任何電壓)，且若一信號之電壓介於第一臨限值與第二臨限值之間，則該信號之邏輯值可為不確定的。

此處，為繪示之目的，假定：將一第一輸入信號提供至輸入端子102且將一第二輸入信號提供至輸入端子104。假定：在一時間t0處，第一輸入信號表示L1，而第二輸入信號表示L0。亦假定：在時 間t0處，信號轉發器100在輸出端子106處提供表示L0(即，該第一輸入信號之反相)之一輸出信號。

在時間t0之後之一時間t1處，第二輸入信號自L0轉變至L1。因為第一輸入信號及第二輸入信號不具有互補值(在此實例中，兩個信號表示L1)，所以信號轉發器100可將輸出端子106置於一高阻抗狀態中。

在時間t1之後之一時間t2處，第一輸入信號自L1轉變至L0。回應於判定第一輸入信號及第二輸入信號具有互補值(第一輸入信號表示L0且第二輸入信號表示L1)，信號轉發器100可將輸出端子106置於L1(第一輸入信號之反相)處(例如，在時間t2之後之一時間t3處)。

依此方式，當第一輸入信號及第二輸入信號對應於一對切換互補信號時，在一些實施例中，信號轉發器100可僅在兩個輸入信號切換之後(例如，在第一輸入信號自L0轉變至L1且第二輸入信號自L1轉變至L0之後或在第一輸入信號自L1轉變至L0且第二輸入信號自L0轉變至L1之後)切換輸出信號(自L0至L1，或反之亦然)。

例如，第一輸入信號及第二輸入信號可對應於一對差動時脈信號CLKP及CLKN。輸出信號可對應於一差動時脈信號CLKPQ，其可為輸入時脈信號CLKP之一反相。在一些實施例中，信號轉發器100僅在兩個輸入時脈信號CLKP及CLKN切換之後切換輸出時脈信號CLKPQ。若時脈信號CLKP及CLKN之僅一者切換，使得兩個信號具有相同邏輯值，則信號轉發器100可將輸出端子106置於一高阻抗狀態中。

因此，信號轉發器100無需使兩個時脈信號CLKP及CLKN同時(或在一特定時間窗內)切換來切換輸出時脈信號CLKPQ。由於無需使兩個時脈信號CLKP及CLKN同時(或在一特定時間窗內)切換，所以信號轉發器100可容忍可致使輸入時脈信號之任一者在比其差動配對物遲 之一時間切換之變動(例如製程變動)。

圖2A展示根據一些實施例之一信號轉發器100a之一示意圖。信號轉發器100a係信號轉發器100之一實施方案之一實例。信號轉發器100a包含一第一輸入端子102a、一第二輸入端子104a及一輸出端子106a。信號轉發器100a包含一p型場效電晶體(FET)M1、一n型FET(NFET)M2、一n型FET M3、一n型FET M4、一p型FET(PFET)M5及一p型FET M6。此處，各FET具有一閘極端子(「閘極」)、一源極端子(「源極」)及一汲極端子(「汲極」)。源極端子及汲極端子係擴散端子，其對應於相鄰於FET中之閘極結構的各自擴散區域。術語「汲極」及「源極」在本文中可被互換使用且一般描述帶電載子(例如電子或電洞)在不同電壓偏壓條件下於兩個擴散區域之間移動之方向。

如圖2A中所展示，M1及M2之汲極耦合至M3之一閘極。M4及M5之汲極耦合至M6之一閘極。M1、M2、M4及M5之閘極耦合在一起以接收輸入端子104a處之一輸入信號。M1及M4之源極耦合在一起以接收輸入端子102a處之另一輸入信號。M3及M6之汲極耦合在一起以提供輸出端子106a處之一輸出信號。M2及M3之源極耦合至一參考(接地)電壓。M5及M6之源極耦合至一電源供應電壓。

在圖2A中，輸入端子102a及104a處之輸入信號可為一對差動信號。例如，輸入信號可為輸入端子102a及輸入端子104a處之一對差動時脈信號CLKP及CLKN。

時脈信號CLKP及CLKN可具有互補值。例如，當CLKP之值表示L0(例如，CLKP具有接地電壓)時，CLKN之值可表示L1(例如，CLKN可具有電源供應電壓)。在此情況中，M2及M4係導通的。M1及M5係非導通的。M3及M6之閘極具有接地電壓，此係因為M3之閘極由M2下拉至接地，且M6之閘極透過M4而耦合至CLKP。因此，M3係非導通的且M6係導通的。因此，輸出端子106a由M6上拉至供應電 壓，即，輸出端子106a處之一輸出時脈信號CLKPQ被上拉至表示L1(其係輸入時脈信號CLKP之邏輯值之反數)之電源供應電壓。

就另一實例而言，當CLKP表示L1(例如，CLKP具有電源供應電壓)時，CLKN可表示L0(例如，CLKN可具有接地電壓)。在此情況中，M1及M5係導通的。M2及M4係非導通的。M3及M6之閘極具有電源供應電壓，此係因為M3之閘極透過M1而耦合至CLKP，且M6之閘極由M5上拉至電源供應電壓。因此，M3係導通的且M6係非導通的。因此，輸出端子106a被下拉至接地電壓，即，輸出端子106a處之輸出時脈信號CLKPQ表示L0，其係輸入時脈信號CLKP之值之反數。

當輸入時脈信號之一者轉變至一值使得兩個輸入時脈信號不再互補時，信號轉發器100a可將輸出端子106a置於一高阻抗狀態中。在一些實施例中，信號轉發器100a僅在CLKP及CLKN兩者切換且保持互補之後將CLKPQ切換至其先前邏輯值之反數。

例如，假定：在一時間點t0處，輸入信號CLKP及CLKN分別表示互補邏輯值L0及L1。在時間t0之後，CLKP及CLKN可變成非互補，例如，CLKP可自表示L0之一值轉變至表示L1之一值，而CLKN保持於表示L1之一值處。如前文所描述，在CLKP自L0轉變至L1之前，M3及M6之閘極具有接地電壓。隨著CLKP自表示L0之一值轉變至表示L1之一值，M4變成非導通(此時，M4之閘極-源極電壓下降至低於M4之臨限電壓)。由於M5仍為非導通，所以將M6之閘極被上拉至近似等於CLKP之值(例如電源供應電壓)減去M4之臨限電壓的一值，接著，當M4變成非導通時，M6之閘極變成浮動。在此情況中，M6變成非導通，CLKPQ仍具有邏輯值L1，且輸出端子106a處於一高阻抗狀態中。隨著M3及M6兩者之閘極穩定至電源供應電壓，CLKPQ將在CLKN自L1轉變至L0之後再次轉變至CLKP(L1)之反相值(L0)，藉此變成與CLKP(L1)互補，如前文所描述。

類似地，CLKP及CLKN可在時間t0之後(例如，當CLKP保持於表示L0之一值處且CLKN自表示L1之一值轉變至表示L0之一值時)變成非互補。在此情況中，M2變成非導通(因為NFET之閘極-源極電壓下降至約0伏特，其低於NFET之臨限電壓)且M1保持非導通(因為PFET之閘極-源極電壓下降至約0伏特，其高於該PFET之臨限電壓)。因此，M3之閘極變成浮動(其中一初始值近似等於接地電壓)，且M3保持非導通。另外，M4變成非導通且M5變成導通。因此，M6之閘極由M5上拉至電源供應電壓，且M6變成非導通。在此情況中，CLPKQ仍具有表示L1之一值，且輸出端子106a處於一高阻抗狀態中。在CLKP自L0轉變至L1以藉此再次變成與CLKN(L0)互補之後，隨著M3及M6兩者之閘極穩定至電源供應電壓，信號轉發器100a可將CLKPQ轉變至CLKP(L1)之反相值(L0)，如前文所描述。

作為另一實例，假定：在一時間t1處，CLKP及CLKN分別表示互補值L1及L0。在時間t1之後，CLKP及CLKN可變成非互補，例如，CLKP可自表示L1之一值轉變至表示L0之一值，而CLKN保持於表示L0之一值處。如上文所描述，電晶體M3及M6之閘極僅在CLKP轉變至L0之前具有L1。隨著CLKP自L1轉變至L0，M6保持非導通，此係因為M5繼續將M6之閘極上拉至電源供應電壓。由於M2仍非導通，所以M3之閘極處之電位被下拉至近似等於CLKP之值(例如接地電壓)減去M1之閘極-源極電壓的一值，接著，當M1變成非導通時，M3之閘極變成浮動。在此情況中，M3係非導通的，CLKPQ仍具有邏輯值L0，且輸出端子106a處於一高阻抗狀態中。在CLKN自L0轉變至L1之後，隨著M3及M6兩者之閘極穩定至接地電壓，CLKPQ將轉變至L1，藉此變成與CLKP(L0)互補。

類似地，CLKP及CLKN可在特定時間點之後(例如，當CLKP保持於表示L1之一值處且CLKN自L0轉變至L1時)變成非互補。如上文所 描述，電晶體M3及M6之閘極僅在CLKN轉變至L1之前具有L1。隨著CLKN自L0轉變至L1，M3變成非導通，此係因為M2將M3之閘極下拉至接地電壓。另外，M5變成非導通且M4保持非導通。因此，M6之閘極變成浮動(其中初始值係約L1)，且M6保持非導通。在此情況中，M3及M6係非導通的，CLKPQ仍具有L0，且輸出端子106a處於一高阻抗狀態中。在CLKP自L1轉變至L0以藉此再次變成與CLKN(L1)互補之後，隨著M3及M6兩者之閘極穩定至接地電壓，信號轉發器100a可將CLKPQ轉變至CLKP(L0)之反相值(L1)。

在上述實例之各者中，當輸入信號表示非互補值時(例如，在一輸入信號轉變至另一輸入信號之邏輯值之後，且在另一輸入信號作出一互補轉變之前)，信號轉發器100a將輸出端子106a置於一高阻抗狀態中，其中高阻抗輸出端子處之輸出信號之初始值近似等於輸出信號之先前值(例如僅在輸入信號變成非互補之前(當輸入信號最近表示互補值時)之輸出信號之值)。

圖2B展示根據一些實施例之另一信號轉發器100b之一示意圖。信號轉發器100b係信號轉發器100之一實施方案之另一實例。信號轉發器100b包含一第一輸入端子102b、一第二輸入端子104b及一輸出端子106b。信號轉發器100b包含一n型FET M7、一p型FET M8、一p型FET M9、一p型FET M10、一n型FET M11及一n型FET M12。

如圖2B中所展示，M7及M8之汲極耦合至M9之一閘極。M10及M11之汲極耦合至M12之一閘極。M7、M8、M10及M11之閘極耦合在一起以接收輸入端子104b處之一輸入信號。M7及M10之源極耦合在一起以接收輸入端子102b處之另一輸入信號。M9及M12之汲極耦合在一起以提供輸出端子106a處之一輸出信號。M8及M9之源極耦合至一電源供應電壓。M11及M12之源極耦合至一參考(接地)電壓。

信號轉發器100b之結構與信號轉發器100a之結構互補。例如，在 信號轉發器100a中，M1、M5及M6係p型FET。相比而言，在信號轉發器100b中，M7、M11及M12係n型FET。就另一實例而言，在信號轉發器100a中，M4、M2及M3係n型FET。相比而言，在信號轉發器100b中，M10、M8及M9係p型FET。

類似於參考圖2A所描述之信號轉發器100a之操作，當CLKN之邏輯值與輸入端子104b處之另一時脈信號CLKP之邏輯值互補時，信號轉發器100b在輸出端子106b處提供一輸出時脈信號CLKNQ，輸出時脈信號CLKNQ表示由輸入端子102b處之一輸入時脈信號CLKN表示之值之反數。例如，當CLKN係L0且CLKP係L1時，信號轉發器100b將CLKNQ設定成L1，且當CLKN係L1且CLKP係L0時，信號轉發器100b將CLKNQ設定成L0。當CLKN及CLKP非互補時，(例如，當CLKN及CLKP兩者具有相同邏輯值(L0或L1)時)，信號轉發器100b將輸出端子106b置於一高阻抗狀態中。在一些實施例中，當輸入信號表示非互補值時，信號轉發器100b將輸出端子106b置於一高阻抗狀態中，其中高阻抗輸出端子處之輸出信號之初始值近似等於輸出信號之先前值(例如僅在輸入信號變成非互補之前(當輸入信號最近表示互補值時)之輸出信號之值)。在一些實施例中，信號轉發器100b僅在CLKP及CLKN兩者切換且保持互補之後切換CLKNQ。

圖3展示根據一些實施例之一差動信號轉發器300之一方塊圖。差動信號轉發器300包含一第一輸入端子302、一第二輸入端子304、一第一輸出端子306a及一第二輸出端子306b。差動信號轉發器300操作以基於輸入端子302及304處之輸入信號而在輸出端子306a及306b處提供輸出信號。更特定言之，當輸入端子302及304處之輸入信號係具有互補值之一對輸入差動信號時，差動信號轉發器300操作以在輸出端子306a及306b處提供具有互補值之一對輸出差動信號。當輸入信號表示非互補值時，差動信號轉發器300將輸出端子306a及306b置於一 高阻抗狀態中。

在一些實施例中，差動信號轉發器300在輸出端子306a及306b處提供一對差動輸出信號，該對差動輸出信號分別表示輸入端子302及304處之輸入差動信號之反相。差動信號轉發器300可基於判定輸入差動信號具有互補值(例如，回應於偵測到輸入差動信號具有互補值)而提供差動輸出信號對。例如，輸入信號可對應於一對差動時脈信號CLKP(在輸入端子302處)及CLKN(在輸入端子304處)。輸出信號可對應於一對輸出差動時脈信號CLKPQ(在輸出端子306a處)及CLKNQ(在輸出端子306b處)。當CLKP及CLKN具有互補值時，差動信號轉發器300可提供(1)輸出端子306a處之具有一邏輯值(其係輸入信號CLKP之邏輯值之反數)之一輸出信號CLKPQ及(2)輸出端子306b處之具有一邏輯值之一輸出信號CLKNQ(其係輸入信號CLKN之反相)。例如，若CLKP及CLKN具有分別表示L0及L1(或分別表示L1及L0)之值，則差動信號轉發器300可將輸出信號CLKPQ及CLKNQ設定成分別表示L1及L0(或分別表示L0及L1)之值。

若輸入信號CLKP及CLKN不表示一對互補值(例如，當兩個輸入信號表示L0或表示L1時)，差動信號轉發器300可將輸出端子306a及306b置於一高阻抗狀態中。在一些實施例中，當差動信號轉發器300將輸出端子306a及306b置於高阻抗狀態中時，各高阻抗輸出端子處之信號之初始值近似等於該輸出信號之先前值(例如僅在輸入信號變成非互補之前(當輸入信號最近表示互補值時)之輸出信號之值)。在一些實施例中，信號轉發器300僅在CLKP及CLKN兩者切換且保持互補之後切換CLKPQ及CLKNQ。

此處，為繪示之目的，假定：在一時間t0處，輸入信號CLKP之值表示L0且輸入信號CLKN之值表示L1。由於CLKP及CLKN具有互補值，所以差動信號轉發器300將輸出信號CLKPQ及CLKNQ設定成互補 值(例如分別表示L1及L0之值)。在時間t0之後之一時間t1處，CLKP轉變至表示L1之一值，而CLKN保持於L1處。因為輸入信號CLKP及CLKN不表示互補邏輯值，所以差動信號轉發器300將輸出端子306a及306b置於一高阻抗狀態中。在時間t1之後之一時間t2處，CLKN轉變至表示L0之一值，而CLKP保持於表示L1之一值處。在判定輸入信號CLKP及CLKN具有互補值之後，差動信號轉發器300可將CLKPQ設定成表示L0之一值且將CLKNQ設定成表示L1之一值(例如，在時間t2之後之一時間t3處)。

依此方式，差動信號轉發器300可僅在兩個輸入差動信號CLKP及CLKN切換之後切換輸出差動信號CLKPQ及CLKNQ。由於無需使兩個輸入差動信號CLKP及CLKN同時(或在一規定時間窗內)切換，所以差動信號轉發器300可容忍可致使輸入差動信號之任一者在比其互補配對物遲之一時間處或在相對於其配對物之切換之一規定時間窗外切換之變動(例如製程變動)。即使當輸入差動信號之一者遲於另一輸入差動信號(例如，在相對於另一輸入差動信號之切換之一規定時間窗外)切換時，差動信號轉發器300仍可同時或幾乎同時(例如，在彼此之一規定時間窗內)切換輸出差動信號。因此，差動信號轉發器300之輸出差動信號可比信號轉發器之輸入差動信號偏斜更少，此係因為差動信號轉發器之輸出差動信號之互補轉變之間的時間週期可短於差動信號轉發器之輸入差動信號之互補轉變之間的時間週期。替代地或另外，在其中一差動信號S自一第一對節點NA傳播至一第二對節點NB之一電路中，若信號透過一差動信號轉發器而自節點NA傳播至節點NB(而非僅沿一對導線傳播)，則可減小差動信號S之偏斜。換言之，在一些實施例中，差動信號轉發器可使一差動信號S之偏斜小於在缺少差動信號轉發器時存在之偏斜量。

在一些實施例中，一組差動信號轉發器300可用以在整個積體電 路或其之一區域中傳播差動時脈信號或將差動時脈信號傳播至一積體電路之多個組件。在一些實施例中，差動信號轉發器300可使差動時脈信號去偏斜(例如，防止、抵消或校正差動時脈信號之偏斜)。

在一些實施例中，差動信號轉發器300之延遲(例如自一輸入端子302/304至一輸出端子306之最大延遲)小於100皮秒(例如，在約50皮秒至約100皮秒之間)。

圖4A係根據一些實施例之一差動信號轉發器300a之一示意圖。差動信號轉發器300a係差動信號轉發器300之一實施方案之一實例。差動信號轉發器300a包含兩個信號轉發器100-1及100-2。在圖4A之實例中，信號轉發器100-1經實施為一信號轉發器100a，且信號轉發器100-2經實施為一信號轉發器100b。在一些實施例中，兩個信號轉發器100-1及100-2經實施為信號轉發器100a。在一些實施例中，兩個信號轉發器100-1及100-2經實施為信號轉發器100b。差動信號轉發器300a之積體電路布局可在使用不同類型之兩個信號轉發器100(例如一信號轉發器100a及一信號轉發器100b)時更緊湊，且可在使用相同類型之信號轉發器100(例如兩個信號轉發器100a或兩個信號轉發器100b)時更不緊湊。

在圖4A之實例中，差動信號轉發器之輸入端子302耦合至信號轉發器100-1之第一輸入端子(102a)及信號轉發器100-2之第二輸入端子(104b)。差動信號轉發器之輸入端子304耦合至信號轉發器100-1之第二輸入端子(104a)及信號轉發器100-2之第一輸入端子(102b)。差動信號轉發器之輸出端子306a耦合至信號轉發器100-1之輸出端子(106a)。差動信號轉發器之輸出端子306b耦合至信號轉發器100-2之輸出端子(106b)。

因此，如上文參考圖1、圖2A及圖2B所描述，信號轉發器100-1基於施加至輸入端子302及304之輸入信號而在輸出端子306a處提供輸 出信號，其中將差動信號轉發器之輸入端子302處之輸入信號施加至信號轉發器100-1之第一輸入端子102，且將差動信號轉發器之輸入端子304處之輸入信號施加至信號轉發器100-1之第二輸入端子104。同樣地，信號轉發器100-2基於施加至輸入端子302及304之輸入信號而在輸出端子306b處提供輸出信號，其中將差動信號轉發器之輸入端子304處之輸入信號施加至信號轉發器100-2之第一輸入端子102，且將差動信號轉發器之輸入端子302處之輸入信號施加至信號轉發器100-2之第二輸入端子104b。

在一些實施例中，可分別在差動信號轉發器300a之輸入端子302及304處提供一對輸入差動時脈信號CLKP及CLKN。差動信號轉發器300a可分別在其輸出端子306a及306b處提供一對輸出差動時脈信號CLKPQ及CLKNQ。

圖4B係根據一些實施例之信號轉發器300a之另一示意圖。更特定言之，圖4B展示信號轉發器300a之一示意圖，其中使用信號轉發器100a之示意圖來實施信號轉發器100-1，且使用信號轉發器100b之示意圖來實施信號轉發器100-2。此處，輸入端子302(例如輸入信號CLKP)耦合至信號轉發器100a之M1及M4之源極及信號轉發器100b之M7、M8、M10及M11之閘極。輸入端子304(例如輸入信號CLKN)耦合至信號轉發器100a之M1、M2、M4及M5之閘極及信號轉發器100b之M7及M10之源極。輸出端子306a(例如輸出信號CLKPQ)耦合至信號轉發器100a之M3及M6之汲極。輸出端子306b(例如輸出信號CLKNQ)耦合至信號轉發器100b之M9及M12之汲極。

圖5係一等化差動信號轉發器500之一方塊圖。等化轉發器500包含一差動信號轉發器300及一等化器510。差動信號轉發器300之輸入端子302及304分別耦合至等化器510之第一輸入端子502及第二輸入端子504。差動信號轉發器300之輸出端子306a及306b分別耦合至等化器 510之第一輸入/輸出端子506a及第二輸入/輸出端子506b。

在一些實施例中，將一對差動信號(例如差動時脈信號CLKP及CLKN)分別施加至輸入端子302/502及304/504。在一些實施例中，差動信號轉發器300分別在輸出端子306a及306b處提供一對差動信號(例如差動時脈信號CLKPQ及CLKNQ)，如上文參考圖3所描述。等化器510操作以使差動信號轉發器300之兩個輸出信號(CLKPQ及CLKNQ)至少部分等化。在一些實施例中，使輸出信號等化涉及：改變一或兩個輸出信號之電壓位準，使得該等輸出信號之電壓位準近似相等(例如，在其中使輸入信號嚴重偏斜之情況中)。在一些實施例中，使輸出信號部分等化涉及：使至少一輸出信號之電壓位準朝向另一輸出信號之電壓位準改變。其他類型之等化係可行的，其包含使差動信號轉發器之輸出信號之失真小於其輸入信號之失真或小於將在缺少等化器510時存在於輸出信號中之失真量的任何操作。在一些實施例中，由等化器510執行之等化節省電力，針對輸出信號之邏輯值之一即將來臨切換而使差動信號轉發器之輸出端子預充電/預放電，及/或減少差動信號轉發器300之切換時間及/或階段延遲。

在一些實施例中，當輸入信號(CLKP及CLKN)不具有互補值(例如，兩者表示L0或兩者表示L1)時，等化器510使差動信號轉發器之輸出信號之電壓位準至少部分等化。例如，在一時間t0處，輸入信號CLKP具有表示L0之一值且輸入信號CLKN具有表示L1之一值(與CLKP互補)。在此情況中，輸出信號CLKPQ具有表示L1之一值且輸出信號CLKNQ具有表示L0之一值。在時間t0之後之一時間t1處，CLKP自L0轉變至L1，同時CLKN保持於L1處。因為輸入信號CLKP及CLKN不具有互補值，所以差動信號轉發器300將輸出端子306a及306b置於高阻抗狀態中。在時間t1之後之一時間t2處，但在CLKN自L1轉變至L0且CLKP保持於L1處之一時間t3之前，等化器510可使輸出信號 CLKPQ及CLKNQ之電壓位準至少部分等化。例如，等化器510可將CLKPQ之電壓位準自一第一值(例如，等於或接近電源供應電壓)改變至小於該第一值之一第二值，藉此使CLKPQ之電壓位準朝向CLKNQ之電壓位準(例如，等於或接近接地電壓)部分等化。在一些實施例中，等化器510藉由將電荷自具有較高電位之輸出端子306移動至具有較低電位之輸出端子306而執行等化。將電荷自一輸出端子移動至另一輸出端子可比使電荷自一輸出端子放電至接地且自電源供應器對另一輸出端子充電節省電力。

在CLKN自L1轉變至L0且CLKP保持於L1處之時間t3處，差動信號轉發器300將CLKPQ設定成L0(等於或接近接地電壓)且將CLKNQ設定成L1(等於或接近電源供應電壓)。因此，等化器510可對有可能自L0轉變至L1之輸出端子306「預充電」，且使有可能在輸入信號轉變至非互補值之後且在輸入信號轉變回至互補值之前自L1轉變至L0之輸出端子306「預放電」。在預充電及預放電之後，輸出信號具有較接近其下一預期電壓位準之各自電壓位準。因此，預充電及預放電可減少等化轉發器500將CLKPQ及CLKNQ自一第一對互補值切換至相對互補值對所需之時間。因此，等化器510可減小差動信號橫跨等化差動信號轉發器500之傳播延遲(階段延遲)。

在一些實施例中，等化器510可使差動信號轉發器之輸出信號至少部分等化(即使在其中輸入信號之邏輯值同時或幾乎同時切換之情況中)。因此，即使輸入信號係完全差動或非常接近完美差動，但等化器510可節省電力，促進輸出端子306之預充電/預放電，及/或減小差動輸出信號之傳播延遲。

圖6A係根據一些實施例之一等化電路510a之一示意圖。等化電路510a係等化器510之一實施方案之一實例。等化電路510a包含一開關620a。開關620a可為一p型FET。用於開關620a之其他類型之開關係 可行的。例如，開關620a可為一雙型FET開關。開關620a具有耦合至輸入/輸出端子506a(及輸出端子306a)之一端子及耦合至輸入/輸出端子506b(及輸出端子306b)之另一端子。

等化電路510亦包含經組態以控制開關620a之一驅動器電路。在一些實施例中，當差動信號轉發器300之輸入信號(例如CLKP或CLKN)之任一者作出一邏輯轉變時，但在另一輸入信號(例如CLKP或CLKN)作出至第一輸入信號之一互補值之一對應轉變之前，該驅動器電路啟動開關620a。在一些實施例中，該驅動器電路在第一輸入信號及第二輸入信號作出互補轉變之後之至少一短時間週期內啟動開關620a。

在圖6A之實例中，驅動器電路包含一p型FET M13、一p型FET M14、一n型FET M15及一n型FET M16。M13使其閘極端子耦合至差動信號轉發器300之第二輸出端子306b/506b，使一擴散端子耦合至差動信號轉發器300之第二輸入端子304/504，且使另一擴散端子耦合至開關620a之一閘極。M15使其閘極端子耦合至差動信號轉發器300之第二輸入端子304/504，使一擴散端子耦合至開關620a之閘極，且使另一擴散端子耦合至差動信號轉發器300之第一輸出端子306a/506a。M14使其閘極耦合至差動信號轉發器300之第一輸出端子306a/506a，使一擴散端子耦合至差動信號轉發器300之第一輸入端子302/502，且使另一擴散端子耦合至開關620a之閘極。M16使其閘極耦合至差動信號轉發器300之第一輸入端子302/502，使一擴散端子耦合至開關620a之閘極，且使另一擴散端子耦合至差動信號轉發器300之第二輸出端子306b/506b。

在一些實施例中，當輸入端子302及304處之輸入信號CLKP及CLKN具有互補值時，輸出端子306a處之輸出信號CLKPQ具有表示CLKP之邏輯反之一值，且輸出端子306b處之輸出信號CLKNQ具有表 示CLKN之邏輯反之一值，驅動器電路切斷開關620a。否則，驅動器電路藉由將開關620a置於導通狀態中而促進等化。

圖6A中展示驅動器電路之一實施方案之一實例。驅動器電路之其他實施例係可行的。在一些實施例中，驅動器電路包含經組態以偵測輸入信號CLKP及CLKN是否具有互補值之一或多個互斥或(「XOR」)閘，且驅動器電路在其偵測到輸入信號CLKP及CLKN不具有互補值時將開關620a置於導通狀態中。

例如，假定：CLKP(在端子502處)表示L1，CLKN(在端子504處)表示L0，CLKPQ(在端子506a處)表示L0，且端子506b處之CLKNQ表示L1。M13、M15及M16係非導通的。M14係導通的且因此將開關620a之閘極上拉至L1(CLKP)。因此，開關620a係非導通的，且等化器510不執行任何等化。

繼續實例，當CLKP保持於L1處且CLKN自L0轉變至L1時，差動轉發器電路將端子506a(CLKPQ)及端子506b(CLKNQ)置於一高阻抗狀態中。在此情況中，M13、M14及M16係非導通的。M15係導通的且拉動開關620a之閘極朝向CLKPQ之電壓(其近似為接地電壓)。因此，開關620a經接通以使CLKNQ之電壓位準能夠朝向CLKPQ之電壓位準改變(且反之亦然)。在一些情況中(例如，在其中使CLKN及CLKP嚴重偏斜之情況中)，開關620a可保持接通，直至開關620a之閘極電壓接近輸出信號CLKNQ之電壓位準(例如，直至開關620a之閘極電壓與CLKNQ之電壓位準之間的差近似等於開關620a之臨限電壓)。因此，在一些情況中，開關620a可保持接通，直至CLKPQ及CLKNQ之電壓位準之間的差近似等於開關620a之臨限電壓。

作為另一實例，CLKP(在端子502處)表示L0，CLKN(在端子504處)表示L1，CLKPQ(在端子506a處)表示L1，且CLKNQ(在端子506b處)表示L0。M14、M15及M16係非導通的。M13係導通的且將開關 620a之閘極拉至CLKN之電壓位準(例如電源供應電壓)。因此，開關620a係非導通的，且等化器510不執行任何等化。

繼續實例，當CLKN保持於L1處且CLKP自L0轉變至L1時，差動轉發器電路將端子506a(CLKPQ)及端子506b(CLKNQ)置於一高阻抗狀態中。M13、M14及M15係非導通的。M16係導通的且拉動開關620a之閘極朝向CLKNQ之電壓(其近似為接地電壓)。因此，開關620a經接通以使CLKPQ之電壓位準能夠朝向CLKNQ之電壓位準改變(且反之亦然)。在一些情況中(例如，在其中使CLKN及CLKP嚴重偏斜之情況中)，開關620a可保持接通，直至開關620a之閘極電壓接近輸出信號CLKPQ之電壓位準(例如，直至開關620a之閘極電壓與CLKPQ之電壓位準之間的差近似等於開關620a之臨限電壓)。因此，在一些情況中，開關620a可保持接通，直至CLKPQ及CLKNQ之電壓位準之間的差近似等於開關620a之臨限電壓。

作為另一實例，CLKP(在端子502處)表示L0，CLKN(在端子504處)表示L1，CLKPQ(在端子506a處)表示L1，且CLKNQ(在端子506b處)表示L0。M14、M15及M16係非導通的。M13係導通的且將開關620a之閘極拉至CLKN之電壓位準(例如電源供應電壓)。因此，開關620a係非導通的，且等化器510不執行任何等化。繼續實例，CLKP及CLKN分別同時(或幾乎同時)切換至L1及L0。在CLKP及CLKN切換之後但在差動信號轉發器300開始切換輸出信號CLKPQ及CLKNQ之前之時間週期期間，M13、M14及M15係非導通的，但M16係導通的。因此，M16將開關620a之閘極下拉至CLKNQ之電壓(例如近似為接地電壓)，藉此使CLKPQ及CLKNQ之等化初始化。

本文已描述一些實施例，其中一信號轉發器回應於判定一第一輸入信號及一第二輸入信號表示互補邏輯值而提供具有一值(其表示該第一輸入信號之邏輯值之反數)之一輸出信號。在一些實施例中， 信號轉發器之輸出信號之值可被視作信號轉發器之第二輸入信號之轉發非反相值，而非信號轉發器之第一輸入信號之轉發反相值。

同樣地，本文已描述一些實施例，其中一差動信號轉發器回應於判定輸入信號表示互補邏輯值而提供表示對應輸入信號(例如分別為CLKP及CLKN)之反相的輸出信號(例如CLKPQ及CLKNQ)。在一些實施例中，差動信號轉發器之輸出信號之值分別表示對應輸入信號CLKP及CLKN之非反相值。例如，參考圖4A，若第一信號轉發器100-1之輸出端子106a耦合至差動信號轉發器300之第二輸出端子306b(而非第一輸出端子306a)，且第二信號轉發器100-2之輸出端子106b耦合至差動信號轉發器300之第一輸入端子306a(而非第二輸入端子306b)，則輸出端子306a可被理解成提供CLKP之轉發非反相值，且輸出端子306b可被理解成提供CLKN之轉發非反相值。

本文已描述一等化器510之一些實施例。圖6B展示根據一些實施例之一等化電路510b之一示意圖。等化電路510b係等化器510之另一實施方案之一實例。在圖6B之實例中，等化電路510b包含可使用一NFET來實施之一開關620b。在一些實施例中，等化電路510b適合用作為與一非反相差動信號轉發器300結合之一等化器510。在一些實施例中，等化電路510b之第一輸入端子502可經組態以接收CLKP信號，等化電路510b之第二輸入端子504可經組態以接收CLKN信號，等化電路510b之第一輸入/輸出端子506a可經組態以接收CLKN信號之轉發非反相值，且等化電路之第二輸入/輸出端子506b可經組態以接收CLKP信號之轉發非反相值。

本文已描述一些實施例，其中一等化器510之開關620耦合於一差動信號轉發器300之輸出端子306之間。在一些實施例中，一等化器510之開關620可耦合於一差動信號轉發器300之輸入端子(302、304)之間。

本文已描述一些實施例，其中使用FET來實施信號轉發器、差動信號轉發器及/或等化器。可使用任何適合類型之電晶體(例如MOSFET、FinFET等等)或任何其他適合類型之開關來實施本文中經描述為FET之組件。

在一些實施例中，兩個或兩個以上差動信號轉發器可耦合在一起以形成一差動時脈分佈樹。該時脈分佈樹之轉發器可依任何適合拓撲(其包含(但不限於)一星型拓撲、一環形拓撲、一線性拓撲等等)耦合在一起。當兩個差動信號轉發器耦合在一起時，一轉發器之輸出端子(306a、306b)可分別耦合至另一轉發器之輸入端子(302、304)。在一些實施例中，一差動轉發器可驅動兩個或兩個以上其他差動轉發器之輸入。

在一些實施例中，可將差動信號轉發器及/或差動時脈分佈樹整合至任何適合裝置(其包含(但不限於)一微處理器、液晶顯示器(LCD)面板、發光二極體(LED)面板、電視、行動電子裝置(例如膝上型電腦、平板電腦、智慧型電話、行動電話、智慧型手錶等等)、電腦(例如伺服器電腦、桌上型電腦等等)、比特幣探勘裝置等等)中。

術語

本文中所使用之片語及術語用於描述且不應被視作限制。

如本說明書及申請專利範圍中所使用，術語「近似」、片語「近似等於」及其他類似片語(例如「X具有近似為Y之一值」或「X近似等於Y」)應被理解成意謂：一值(X)在另一值(Y)之一預定範圍內。除非另有指示，否則該預定範圍可為±20%、±10%、±5%、±3%、±1%、±0.1%或小於±0.1%。

如本說明書及申請專利範圍中所使用，除非清楚地指示相反，否則不定冠詞「一」應被理解成意謂「至少一個」。如本說明書及申請專利範圍中所使用，片語「及/或」應被理解成意謂所結合之元件 之「任一者或兩者」，即，在一些情況中同時存在且在其他情況中單獨存在之元件。使用「及/或」來列出之多個元件應依相同方式解釋，即，所結合之元件之「一或多者」。可視情況存在除由「及/或」子句明確識別之元件之外之其他元件，無論該等元件是否與經明確識別之元件有關或無關。因此，作為一非限制實例，當與開放式用語(諸如「包括」)一起使用時，「A及/或B」之涉及內容在一實施例中可僅係指A(視情況包含除B之外之元件)，在另一實施例中可僅係指B(視情況包含除A之外之元件)，在又一實施例中可係指A及B兩者(視情況包含其他元件)，等等。

如本說明書及申請專利範圍中所使用，「或」應被理解成具有相同於如上文所定義之「及/或」之含義。例如，當使一列表中之項目分離時，「或」或「及/或」應被解譯為具包含性，即，不僅包含數個元件或一列表之元件之至少一者，且包含數個元件或一列表之元件之一者以上，且視情況包含額外未列項目。僅有清楚地指示相反(諸如「...之僅一者」或「...之恰好一者」)或在申請專利範圍中用於「由...組成」中之術語將係指包含數個元件或一列表之元件之恰好一個元件。一般而言，當前面被加上排他性術語(諸如「任一者」、「...之一者」、「...之僅一者」或「...之恰好一者」)時，所使用之術語「或」應僅被解譯為指示不包含替代物(即，「一者或另一者但非兩者」)。用於申請專利範圍中之「基本上由…組成」應具有如專利法領域中所使用之其通常含義。

如本說明書中及申請專利範圍中所使用，關於一列表之一或多個元件之片語「至少一者」應被理解成意謂選自該列表之元件中之元件之任何一或多者的至少一元件，但未必包含該列表之元件內明確列出之每個元件之至少一者且不排除該列表之元件中之元件之任何組合。此定義亦允許：可視情況存在除片語「至少一者」所涉及之該列 表之元件內明確識別之元件之外之元件，無論該等元件是否與經明確識別之元件有關或無關。因此，作為一非限制實例，「A及B之至少一者」(或等效地，「A或B之至少一者」，或等效地，「A及/或B之至少一者」)：在一實施例中可係指至少一個(視情況包含一個以上)A，但不存在B(且視情況包含除B之外之元件)；在另一實施例中，可係指至少一個(視情況包含一個以上)B，但不存在A(且視情況包含除A之外之元件)；在又一實施例中，可係指至少一個(視情況包含一個以上)A及至少一個(視情況包含一個以上)B(且視情況包含其他元件)；等等。

「包含」、「包括」、「具有」、「含有」、「涉及」及其等之變形之使用意謂涵蓋其後所列之項目及額外項目。

在申請專利範圍中用以修飾一主張元件之序數術語(諸如「第一」、「第二」、「第三」等等)本身不暗示任何優先順序、先後順序、或一主張元件先於另一主張元件之順序或執行一方法之動作所依之時間順序。序數術語僅用作為區分具有某一名稱之一主張元件與具有一相同名稱之另一元件(但使用序數術語)之標記以區別主張元件。

等效物

因此，儘管已描述本發明之至少一實施例之若干態樣，但應瞭解，熟習此項技術者將易於想到各種變更、修改及改良。此等變更、修改及改良意欲成為本發明之部分，且意欲落於本發明之精神及範疇內。據此，[實施方式]及圖式僅供例示。

100‧‧‧信號轉發器

102‧‧‧第一輸入端子

104‧‧‧第二輸入端子

106‧‧‧輸出端子

Claims (30)

1. 一種差動信號轉發方法，其包括：接收包含分別在第一輸入端子及第二輸入端子處接收之第一輸入信號及第二輸入信號之一輸入差動信號對；及在一輸出端子處產生一輸出信號，其中產生該輸出信號包含：基於在一第一時間判定該第一輸入信號及該第二輸入信號表示互補值而設定該輸出信號之一位準來表示由該第一輸入信號表示之值之一反數，及基於在一第二時間判定該第一輸入信號及該第二輸入信號不表示互補值而將該輸出端子置於一高阻抗狀態中。
2. 如請求項1之方法，其中該輸出信號係一第一輸出信號，其中該輸出端子係一第一輸出端子，其中該方法進一步包括在一第二輸出端子處產生一第二輸出信號，且其中產生該第二輸出信號包含：基於判定該第一輸入信號及該第二輸入信號表示互補值而設定該第二輸出信號之一位準來表示由該第二輸入信號表示之值之一反數；及基於判定該第一輸入信號及該第二輸入信號不表示互補值而將該第二輸出端子置於一高阻抗狀態中。
3. 如請求項2之方法，其中該第一輸出信號及該第二輸出信號形成一輸出差動信號對。
4. 如請求項3之方法，其中產生該輸出差動信號對抵消該輸出差動信號對之偏斜。
5. 如請求項2之方法，其中該等輸出信號之該等位準係電壓位準， 且其中該方法進一步包括：使該第一輸出信號及該第二輸出信號之該等電壓位準至少部分等化。
6. 如請求項5之方法，其中基於判定該第一輸入信號及該第二輸入信號不表示互補值而執行使該第一輸出信號及該第二輸出信號之該等電壓位準至少部分等化。
7. 如請求項6之方法，其中使該第一輸出信號及該第二輸出信號之該等電壓位準至少部分等化包括：將該第一輸出端子耦合至該第二輸出端子。
8. 如請求項5之方法，其中使該第一輸出信號及該第二輸出信號之該等電壓位準至少部分等化抵消該第一輸出信號及該第二輸出信號之偏斜。
9. 一種系統，其包括：一信號轉發器電路，其包含：一第一類型之一第一場效電晶體(FET)及一第二類型之第二FET及第三FET，其中該第一FET之一閘極耦合至該第二FET之一閘極，該第一FET之一汲極耦合至該第二FET之一汲極及該第三FET之一閘極，且該第二FET及該第三FET之源極耦合至一第一電源供應軌；該第二類型之一第四FET及該第一類型之第五FET及第六FET，其中該第四FET之一閘極耦合至該第五FET之一閘極，該第四FET之一汲極耦合至該第五FET之一汲極及該第六FET之一閘極，且該第五FET及該第六FET之源極耦合至一第二電源供應軌，其中該第一FET及該第四FET之源極經組態以接收一輸入差動信號對之一第一輸入信號，其中該第一FET、該第二FET、該第四FET及該第五FET之 該等閘極經組態以接收該輸入差動信號對之一第二輸入信號，及其中該第三FET之一汲極耦合至該第六FET之一汲極。
10. 如請求項9之系統，其中該第一類型之FET係一p型FET且該第二類型之FET係一n型FET。
11. 如請求項10之系統，其中該第一電源供應軌經組態以提供一接地電位，且其中該第二電源供應軌經組態以提供大於該接地電位之一供應電壓電位。
12. 如請求項9之系統，其中該第一類型之FET係一n型FET且該第二類型之FET係一p型FET。
13. 如請求項12之系統，其中該第二電源供應軌經組態以提供一接地電位，且其中該第一電源供應軌經組態以提供大於該接地電位之一供應電壓電位。
14. 如請求項9之系統，其中該信號轉發器電路進一步包括耦合至該第三FET及該第六FET之該等汲極之一輸出端子，且其中該信號轉發器電路經組態以回應於該第一輸入信號之一轉變及該第二輸入信號之一互補轉變而在該輸出端子處設定一輸出信號之一位準來表示由該第一輸入信號表示之一值之一反數。
15. 如請求項14之系統，其中該信號轉發器電路係一第一信號轉發器電路，且其中該系統進一步包括一第二信號轉發器電路。
16. 如請求項15之系統，其中該第二信號轉發器電路包括：該第二類型之一第七FET及該第一類型之第八FET及第九FET，其中該第七FET之一閘極耦合至該第八FET之一閘極，該第七FET之一汲極耦合至該第八FET之一汲極及該第九FET之一閘極，且該第八FET及該第九FET之源極耦合至該第二電源供應軌； 該第一類型之一第十FET及該第二類型之第十一FET及第十二FET，其中該第十FET之一閘極耦合至該第十一FET之一閘極，該第十FET之一汲極耦合至該第十一FET之一汲極及該第十二FET之一閘極，且該第十一FET及該第十二FET之源極耦合至該第一電源供應軌，其中該第七FET及該第十FET之源極經組態以接收該輸入差動信號對之該第二輸入信號，其中該第七FET、該第八FET、該第十FET及該第十一FET之該等閘極經組態以接收該輸入差動信號對之該第一輸入信號，及其中該第九FET之一源極耦合至該第十二FET之一源極。
17. 如請求項16之系統，其中該輸出信號係一第一輸出信號，其中該輸出端子係一第一輸出端子，其中該第二信號轉發器電路進一步包括耦合至該第九FET及該第十二FET之該等源極之一第二輸出端子，且其中該第二信號轉發器電路經組態以回應於該第二輸入信號之一轉變及該第一輸入信號之一互補轉變而在該第二輸出端子處設定一第二輸出信號之一位準來表示由該第二輸入信號表示之一值之一反數。
18. 如請求項17之系統，其進一步包括耦合至該第一信號轉發器電路及該第二信號轉發器電路之該等輸出端子之一等化電路。
19. 如請求項18之系統，其中該等輸出信號之該等位準係電壓位準，且其中該等化電路經組態以回應於該第一輸入信號之一轉變且在該第二輸入信號之一互補轉變之前及/或回應於該第二輸入信號之一轉換且在該第一輸入信號之一互補轉變之前使該第一輸出信號及該第二輸出信號之該等電壓位準至少部分等化。
20. 如請求項18之系統，其中該等輸出信號之該等位準係電壓位 準，且其中該等化電路經組態以基於判定該第一輸入信號及該第二輸入信號不表示互補值而使該第一輸出信號及該第二輸出信號之該等電壓位準至少部分等化。
21. 如請求項18之系統，其中該等輸出信號之該等位準係電壓位準，且其中該等化電路經組態以在該第一輸入信號及該第二輸入信號不表示互補值之一週期期間使該第一輸出信號及該第二輸出信號之該等電壓位準至少部分等化。
22. 如請求項18之系統，其中該等化電路包括一開關，該開關具有耦合至該第一信號轉發器電路之該第一輸出端子之一第一端子及耦合至該第二信號轉發器電路之該第二輸出端子之一第二端子。
23. 如請求項22之系統，其中該等化電路進一步包括經組態以控制該開關之操作之一驅動器電路。
24. 如請求項23之系統，其中該驅動器電路經組態以回應於該第一輸入信號及該第二輸入信號之轉變且在該等信號轉發器電路回應於該第一輸入信號及該第二輸入信號之該等轉變而改變該第一輸出信號及該第二輸出信號之該等位準之前啟動該開關。
25. 如請求項23之系統，其中該驅動器電路經組態以回應於該第一輸入信號之一轉變且在該第二輸入信號之一互補轉變之前及/或回應於該第二輸入信號之一轉變且在該第一輸入信號之一互補轉變之前啟動該開關。
26. 如請求項25之系統，其中該驅動器電路包括：該第一類型之第十三FET及第十四FET，其中該第十三FET之一閘極耦合至該第二信號轉發器電路之該第二輸出端子，其中該第十三FET之一源極經組態以接收該第二輸入信號，其中該第十四FET之一閘極耦合至該第一信號轉發器電路之該第一輸出端 子，且其中該第十四FET之一源極經組態以接收該第一輸入信號；及該第二類型之第十五FET及第十六FET，其中該第十五FET之一閘極經組態以接收該第二輸入信號，其中該第十五FET之一源極耦合至該第一信號轉發器電路之該第一輸出端子，其中該第十六FET之一閘極經組態以接收該第一輸入信號，且其中該第十六FET之一源極耦合至該第二信號轉發器電路之該第二輸出端子，其中該第十三FET、該第十四FET、該第十五FET及該第十六FET之汲極端子耦合在一起且耦合至該開關之一控制端子。
27. 如請求項18之系統，其中該等化電路包括一開關，該開關具有耦合至該第一信號轉發器電路之該第一輸入端子之一第一端子及耦合至該第一信號轉發器電路之該第二輸入端子之一第二端子。
28. 一種系統，其包括：第一輸入端子及第二輸入端子，其等經組態以分別接收一輸入差動信號對之第一輸入信號及第二輸入信號；用於回應於該第一輸入信號之一轉變及該第二輸入信號之一互補轉變而在一輸出端子處提供一輸出信號之構件，該輸出信號具有表示由該第一輸入信號表示之一值之一反數的一位準。
29. 如請求項28之系統，其中該輸出端子係一第一輸出端子，其中該輸出信號係一第一輸出信號，且其中該系統進一步包括：用於回應於該第一輸入信號之該轉變及該第二輸入信號之該互補轉變而在一第二輸出端子處提供一第二輸出信號之構件，該第二輸出信號具有表示由該第二輸入信號表示之一值之一反數的一位準。
30. 如請求項29之系統，其進一步包括用於基於判定該第一輸入信號及該第二輸入信號不表示互補值而使該第一輸出信號及該第二輸出信號之電壓位準至少部分等化之構件。