JP6174273B2 - マルチフェーズ・シグナリングのためのクロックパルス生成器 - Google Patents

マルチフェーズ・シグナリングのためのクロックパルス生成器 Download PDF

Info

Publication number
JP6174273B2
JP6174273B2 JP2016557578A JP2016557578A JP6174273B2 JP 6174273 B2 JP6174273 B2 JP 6174273B2 JP 2016557578 A JP2016557578 A JP 2016557578A JP 2016557578 A JP2016557578 A JP 2016557578A JP 6174273 B2 JP6174273 B2 JP 6174273B2
Authority
JP
Japan
Prior art keywords
pull
node
circuit
down signal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016557578A
Other languages
English (en)
Other versions
JP2017513341A (ja
Inventor
コン、シャオファ
ジョン、チェン
ナブボテュ、スワーナ・ラタ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2017513341A publication Critical patent/JP2017513341A/ja
Application granted granted Critical
Publication of JP6174273B2 publication Critical patent/JP6174273B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)
  • Dc Digital Transmission (AREA)

Description

関連出願
[0001]本特許出願は、２０１４年３月１７日に出願された米国仮出願６１／９５４、４８３号の利益を主張し、２０１４年９月２５日に出願された米国出願１４／４９６、１２９号の優先権を主張する。いずれの出願も参照により本明細書に組込まれる。
[0002]本開示は、クロック生成に関し、より詳細にはマルチフェーズ・シグナリングのためのクロック生成器に関する。
[0003]マルチビットワードの送信は、複数配線のバス上で一般に発生する。例えば、８ビットワードは、１つ１つがそれぞれのビットに関する、８つの配線を有するバス上で送信され得る。しかしながら、そのような従来のバスにおいて、与えられた配線で運ばれるそれぞれのビットは、残りのビットと独立している。データレートが増加するにつれ、そのような従来の通信は、ワードがバス上を伝搬するときにワードの中の多様なビットが互いからスキューを有するようされることにおいて、問題となる。
[0004]高速通信における複数ビット間のスキューに対する問題が与えられ、多様なシリアライザ（serializer）／デシリアライザ（deserializer）（サーデス（SERDERS））システムが開発されてきた。サーデス送信機は、マルチビットワードを受信機への送信のために対応するビットの列にシリアライズ（seriarize）する。（相違であり得る）単一の伝送線が、サーデスシステムにおいて使用されるので、複数配線のバスの隣接するビットの間のそのようなスキューをなくすことができる。サーデス受信機は、受信したシリアルビットストリームをもとのワードにデシリアライズする。しかしながら、データ転送速度が、例えば１０ＧＨｚを越えるとき、サーデス伝送線および受信機の負荷は、歪みをもたらす。シリアルビットストリームの中の隣接するビットは、次に、互いに干渉し始める。複雑な均等化スキームが、結果として生じるシンボル内干渉を抑えるために必要となり、従って、サーデスデータ転送速度をこれまでより速く押し上げるのが困難になってきている。
[0005]サーデスの制限を越えてデータ送信速度を増加させるために、３つの送信機が３つの分離した伝送線を駆動する三相シグナリングプロトコルが開発された。以下の説明は、電流を供給又は受取る電流モード送信機からの信号の受信でのクロック生成に向けられるが、電圧モード送信もまた使用され得る。正味の電流はゼロでなければならないので、全ての３つの送信機が、三送信機システムおいて（電流を送信すること、または受信することのどちらでも）アクティブであることはできない。同様に、全ての３つの送信機が、どの所与のシンボルに関しても非アクティブであるということがないように、注入され受け取られた電流がなければならない。従って、それは、１つは電流を供給し残りは電流を受取ることで、３つの送信機のうちの２つは、それぞれのシンボルに関してアクティブであるということを意味する。３つの送信機のセットから、アクティブになり得る送信機の３つの別個のペアがある。それぞれのペアの中で、どの送信機が供給をしているか、対して、どの送信機が受取っているか、に依存して二つの可能性がある。従って、三送信機のマルチフェーズシステムにおいて、それぞれ所与の量の電流を供給し又は受取る２つのアクティブな送信機の６つの別個の組合せがある。アクティブな送信機の別個の組合せそれぞれは、シンボルとして示される。６つの可能なシンボルがあるので、それぞれの送信されたシンボルは２．５ビットを表す。この形式において、増加した電力消費の代償を払っても、データ送信速度は、単一チャネルを使用する同じシンボル速度でのバイナリ送信上で２倍より大きくされ得る。
[0006]マルチフェーズ通信システムのための受信機において、フロントエンド回路は、対応するバイナリシンボルを作り出すように受信した差分電流を復号化する。６つの異なったシンボルは、６つのバイナリワード：［１００］、［０１０］、［００１］、［１１０］、［１０１］、及び［０１１］、によって表され得る。これらシンボルにおけるビットは、バイナリ変数Ａ、Ｂ、およびＣによって表され得る。たとえば、シンボル［１００］は、Ａ＝１、Ｂ＝０、およびＣ＝０に対応する。すべての送信されたシンボルに関して３つのバイナリ変数のうちの１つが状態を変化させることを確実にするために、自己遷移は許されない。例えば、シンボル［００１］がちょうど受取られたとする。自己遷移に対する禁止を破るので、後続するシンボルは、［００１］であることはできない。この形式において、クロックは、バイナリ信号のうちの少なくとも１つの保証されたバイナリ遷移から受信されたすべてのシンボルから抽出されることができる。実際問題として、しかしながら、クロックの抽出は、送信機からの伝送線上の差分電流に応答する受信機のフロントエンド回路において生成されるバイナリ信号の間のスキューによって複雑になり得る。クロックを生成するために、各々の信号Ａ、Ｂ、およびＣは、図１Ａに示されるようにそれら自身のパルス生成器を駆動し得る。バイナリデータ信号Ａ、Ｂ、およびＣを作り出すための差分電流送信を復号するフロントエンド回路は、説明の明瞭のために示されていない。Ａパルス生成器は、Ａデータ信号を受信し、Ｂパルス生成器はＢデータ信号を、およびＣパルス生成器はＣデータ信号を受信する。それぞれのパルス生成器は、対応するデータ信号における（バイナリシフトあるいは変化の）立ち上がりおよび立下りエッジそれぞれに応答してパルスを生成する。
[0007]ＯＲゲートは、クロック信号を作り出すためにパルス生成器から生成された複数のパルスのＯＲをとる。図１Ｂは、理想的な挙動（データ信号の間はゼロスキュー）に関する結果として生じる信号の波形を示す。パルス生成器は、結果として生じるクロック信号が５０％のデューティーサイクルを有するように、データワードの周期に関して５０パーセントのデューティーサイクルのパルスを生成するように構成される。データワード周期ごとにＡ、Ｂ、及びＣ信号のうちの少なくとも１つの保証されたバイナリ遷移があるので、従って、パルス生成器のうちの少なくとも１つは、パルスを生成することになる。例えば、信号ＡおよびＢの両方が、データワード周期Ｂ０の始めにバイナリ遷移を有する。従って、パルス生成器Ａおよびパルス生成器Ｂの両方が、周期Ｂ０においてパルスを生成する。同様に、信号ＡおよびＣの両方が、後続するデータワード周期Ｂ１の始めにバイナリ遷移を有し、従って、パルス生成器ＡおよびＣがパルスを発する。他のデータワード周期Ｂ２において、信号Ｂがバイナリ遷移を有し、しかし、このようなただ１つの遷移が、クロック信号が周期をなし続けるために必要である。パルス生成器の出力信号のＯＲをとり生成されたクロック（ビット Ｃｌｋ）は、それぞれのビット周期において望ましい周期をなすことを有する。
[0008]しかし、信号の送信スピードが増加されるとき、図１Ｂに示される信号Ａ、Ｂ、およびＣの間のゼロスキューを有することは、さらに困難になる。図１Ｃは、信号Ａ、Ｂ、およびＣが、高いデータ速度で受信機を通って伝搬するとき、それらが、ジッタおよびスキューを有するようになる、より一般的な場合を示している。例えば、データワード周期Ｂ０において、データ信号Ａはデータワード周期の始まりに同期して遷移する。しかし、データ信号Ｂは、その遷移が遅れて発生するような、周期の境界に関してスキューを有する。結果として、結果として生じるパルスのＯＲをとることは、周期Ｂ０において、５０％よりかなり大きいデューティーサイクルを作り出す。類似の歪みとジッタは、残りのシンボル周期に関しても同様に発生する。そのように取り出されたクロックに関する結果として生じるデューティーサイクルの歪みとジッタは、クロックがデータシグナルをサンプリングするために使われるときに、ビットエラーを引き起こす。
[0009]従って、当技術分野において、改良されたクロック生成回路と、およびマルチフェーズ復号化を使用したデータ送信システムのための技法とに対する必要がある。
[0010]クロック生成器がマルチフェーズ受信機のために与えられる。本願で使われる、「マルチフェーズ」は、それぞれの伝送線上のシグナリングが残りの伝送線上のシグナリングに依存する複数の伝送線上のシグナリングを指す。例えば、三相システムにおいて、３つの送信機が、電流モードのあるいは電圧モードのどちらかの信号の３つの伝送線を駆動する。以下の説明は、一般性を失うことなく、送信機が電流モード送信機であると仮定し、よって、本願で開示される概念と技法は、容易に電圧モードシステムに適用される。それぞれの電流モード送信機は、ソース電流（source current）、シンク電流（sink current）、又は非アクティブである。正味の電流はゼロでなければならないので、３つの送信機のうち２つのみが、任意の所与のシンボル送信に関して、ソース又はシンク電流においてアクティブであることができる。本願で説明されるクロック生成器は、受信機のフロントエンド回路からのビット信号を処理する。例えば、三相の電流モードシステムにおいて、受信機のフロントエンド回路は、Ａ、Ｂ、およびＣと名付けられ得るビットを有する３ビットデータワードを生成するために、２つのアクティブな線上の電流の方向を決定する。そのようなフロントエンド回路は、マルチフェーズ受信機において従来からあるものである。データ送信速度がこれまでより速く押し上げられるにつれて、これらのビットは互いに関してスキューを有するようになる。しかし、本願で開示される、非オーバーラッピング（non-overlapping）クロック生成技法は、データワード中のスキューから生成されるクロック信号の中のデューティーサイクルの歪みを結果としてなんら生じさせることなしに、このスキューを調整する。
[0011]供給された又は受取られた電流がすべて等しい三相電流モードシステムにおいて、３つの伝送線は同時にすべてがアクティブであることはできないが、それは、正味ゼロの送信された電流とはならないからである。よって、データワード［１１１］は許されない。同様に、３つの伝送線がすべて非アクティブであることはなく、それは、そのとき送信された電流がないことになるからである。よってデータワード［０００］も許されない。従って、６つの許されるデータワード：［００１］、［０１０］、［１００］、［１１０］、［１０１］、および［０１１］がある。これらのデータワードは、複数の伝送線上の電流又は電圧を復号化した後、受信機のフロントエンド回路によって生成されることに留意するべきである。言い換えれば、ＡおよびＢデータビットがそれぞれゼロであり、Ｃデータビットが１に等しいデータワード［００１］は、１つがソース電流であり、他の１つがシンク電流である２つのアクティブな送信機がなければならないので、アクティブであるただ１つの伝送線には対応しない。従って、データワードは、伝送線上で受信された信号を復号化することで受信機のフロントエンド回路によって生成されたビットである。マルチフェーズ受信機におけるデータワードの復号化に関するさらなる詳細は、００８年３月５日に出願され、本発明の譲受人に譲渡された、米国出願１２／０４２、３６２号において説明され、その特許の全体は本願に組込まれる。
[0012]クロック生成器は、複数のプルダウン信号の１つをアサートするようにそれぞれのデータワード中のビットのペアを処理するプルダウン信号生成器を含む。プルダウン信号は、データワードと１対１に対応する。例えば、三相システムにおいては６つの可能なデータワードがあるので、６つの対応するプルダウン信号があり得る。プルダウン信号生成器は、現在のデータワードに一意に対応するプルダウン信号をアサートするように構成される。
[0013]信号生成器は、複数のプルダウン信号に対応する複数のプルダウン回路も含む。それぞれのプルダウン回路は、すべてのプルダウン回路に結合された共通ノードを放電するように、対応するプルダウン信号のアサーションに応答する。クロック生成器は、放電された共通ノードを再び電力供給電圧へ再充電するように機能するプルアップ回路をさらに含む。クロック生成器は、共通ノードのこの放電と充電とからクロックを生成する。所与のデータワードのうちの１つの中のビットの間のスキューが存在する状態で、プルダウン信号生成器は、単に、所与のデータワードに対応するプルダウン信号をアサートしないで、１つより多くのプルダウン信号をアサートし得る。しかし、このスキューは、本願でさらに説明されるように、プルダウン回路およびプルアップ回路の中での相対的な遅延のために、生成されたクロックに影響を及ぼさない。これらおよび他の有利な特徴は、以下の詳細な説明によってより理解され得る。
[0014]従来のマルチフェーズ受信機のクロック生成回路に関する図である。 [0015]データ信号がスキューを有さないときの、図１Ａのクロック生成器に関するクロックと結果として生成されるパルスとデータ信号の遷移に関するタイミング図である。 [0016]データ信号が、互いに関するスキューを有するときの、図１Ａのクロック生成器に関するクロック、生成されたパルス、データ信号の遷移に関するタイミング図である。 [0017]本開示の実施形態に従う、マルチフェーズ受信機から対応するプルダウン信号へとデータ信号を処理するための論理回路の図である。 [0018]本開示の実施形態に従う、単一速度のクロックを生成するために図２Ａからのプルダウン信号を使用したクロック生成回路の図である。 [0019]図２Ｂのクロック生成回路に関するプルダウン回路の図である。 [0020]図２Ｂのクロック生成回路における共通ノードの電圧に関するタイミング図である。 [0021]図３Ａの共通ノードの電圧から生成されたクロック信号に関するタイミング図である。 [0022]本開示の実施形態に従う、２つの二分の一の速度のクロックを生成するために図２Ａのプルダウン信号を使用するクロック生成回路の図である。 [0023]本開示の実施形態に従う、クロック生成回路の利用の方法に関するフローチャートである。
[0024]マルチフェーズ受信機に関する非オーバーラッピングクロック生成器が与えられる。本願で使われる「マルチフェーズ受信機」は、どの所与の信号も残りの伝送線上の信号と独立ではないような、複数の伝送線上の送信された信号の受信機を示す。対照的に、従来の複数ビットバスでの従来のシグナリングについて考えれば、バス上で運ばれるデジタルワードの中の所与のビットの値は、残りのビットが１あるいはゼロであるかについて独立である。しかし、それはマルチフェーズシステムの場合ではない。例えば、電流モードの三相システムにおける受信機は、２つのアクティブな線に関する電流の方向（供給又は受取り）を決定する。アクティブな伝送線とそれらの電流の方向との同一性は、受信機のフロントエンド回路が３ビットデータワードへ復号化する受信されるシンボルを形成する。
[0025]データワード中の３つのビットは、３つの対応する変数Ａ、Ｂ、Ｃにより表現され得る。例えば、３つの伝送線上の受信されたシンボルが、データワード［１００］へ復号化される場合、Ａが１であるのに対して、ＢおよびＣは両方とも０である。図１Ｃに関して説明したように、データワード中のビットは、高いデータ送信速度で互いに関してスキューを有するようになる。それぞれのビット信号ＡないしＣが、対応するビット信号のバイナリ遷移を感知することでパルスを発するそれ自身のパルス生成器の回路を駆動する場合、そのようなスキューは問題となる。例えば、信号ＡおよびＢの両方が、初期データワード［１００］から連続するデータワード［０１０］にバイナリ状態を変更する。それぞれの信号ＡおよびＢが、図１Ａに関して説明したように、それら自身のパルス生成器の回路を駆動する場合、両方のパルス生成器の回路は、対応するＡとＢとの信号におけるバイナリ遷移からパルスを発生するであろう。そのような単一データワード周期内の複数のパルス生成は、本願では「オーバーラッピング（overlapping）」パルス生成と示される。図１Ｂに関して説明されたようにＡ、Ｂ、およびＣ信号の間にスキューがない場合、そのようなオーバーラッピングパルス生成は、無害である。しかし、データ送信速度が増加されると、図１Ｃで示されるようにスキューの存在が避けられない。オーバーラッピングパルスは、次に、歪められたデューティーサイクルを有するクロックパルスを作り出す。本願で説明される有利なクロック生成回路は、オーバーラッピングパルス生成にかかわらず、一定のクロックデューティサイクルが達成されるようなデータワードの処理を通じてこのスキューを除去する。
[0026]データワード中のビットの間にスキューがない場合、オーバーラッピングパルスの生成はない。スキューを有しないデータワードのこの処理は、電流モードの３つの配線システムに関して説明される。しかしながら、本願で開示される非オーバーラッピングの原理は、３つより多い伝送線を処理するマルチフェーズ受信機、および電圧モードシステムに広く適用され得ることが理解されるであろう。許されるデータワード［１００］、［０１０］、［００１］の有利な処理は、最初に説明される。これらワードのそれぞれの中に３つのビットＡ、Ｂ、およびＣがあるので、ＡおよびＢ、ＢおよびＣ、並びに、ＡおよびＣの、形成され得るただ３つの別個の、ビットのペアがある。上述のデータワードのそれぞれは、ただ１つの正のビットを有するので、これらデータワードのそれぞれは、唯一の０ビットのペアを有する。例えば、データワード［１００］において、ＢおよびＣは両方とも０である。これらのビットＢおよびＣは、他の残りのデータワードにおいて、両方とも０ということはない。同様に、データワード［０１０］において、ビットＡおよびＣは両方とも０であるが、他の残りのデータワードにおいて、両方とも０ということはない。３つのビットのペアのためのプルダウン信号生成器は、従って、非オーバーラッピングパルスを生成するために使用されることになるプルダウン信号を作り出すためのそれぞれのビットのペアに関する対応するＮＯＲゲートを備え得る。特に、それぞれのＮＯＲゲートは、共通ノードに結合された対応するプルダウン回路によって受信される対応するプルダウン信号を生成するために、それ自身の対応するビットのペアを処理する。ＮＯＲゲートが、そのプルダウン信号をアサートすれば、対応するプルダウン回路は、第１のパルス期間の間に共通ノードを放電する。
[0027]プルダウン信号生成器は、残りの３つのデータワード［１１０］、［１０１］、および［０１１］の処理も調整しなければならない。これら残りのデータワードのそれぞれは、唯一の２つの正のビットのペアを有する。例えば、ビットＡおよびＢは、データワード［１１０］において両方とも１であり、対して、これらの同じ２つのビットは残りのデータワードの何れに関しても両方とも１に等しいということはない。同様に、ＢとＣとのビットペアは、データワード［０１１］において両方とも１に等しいが、残りのデータワードの何れにおいても両方とも１ということはない。プルダウン信号生成器は、従って、今説明した３つのＮＯＲゲートに加え３つのＡＮＤゲートを備える。それぞれの唯一のビットペアＡＢ、ＢＣ、およびＡＣ（ビットペア内の順番は重要ではないことに注意されたい）は、共通ノードに結合された対応するプルダウン回路を次に駆動するそれ自身の対応するＡＮＤゲートを駆動する。従って、３つの配線の実施形態において、６つのプルダウン回路が存在する。３つのＮＯＲゲートに関するもの３つ、３つのＡＮＤゲートに関するもの３つである。３つのプルダウン回路は、現在のデータワード中のそれらに固有なビットのペアのＮＯＲをとる対応するＮＯＲゲートによって駆動される。残りの３つのプルダウン回路は、現在のデータワード中のそれらに固有なビットのペアのＡＮＤをとる、対応するＡＮＤゲートによってそれぞれ駆動される。それぞれのプルダウン回路は、第１の遅延期間（本願ではＤ１と示される）の間、共通ノードをロー（low）にパルスする。
[0028]スキューのないデータワードがオーバーラッピングパルス生成をトリガした、図１Ｂに関して説明されたクロック生成に関する違いに注意されたい。対照的に、本願で開示されるクロック生成器は、スキューのないデータワードそれぞれに関してただ１度だけパルスする。対応するデジタルワード中にスキューがない場合、共通ノードのオーバーラッピングパルスはない。しかしながら、そのようなスキューのないデジタルワードは、データ速度が増加されると目的を達するのが困難になる。本願で開示されるクロック生成回路は、データワード中のスキューに応答して図１Ｃに関して説明されたオーバーラッピングパルスに類似する共通ノードのオーバーラッピングの放電をトリガし得る。しかし、結果として生じるオーバーラッピングパルスは、下記の遅延の条件が満たされる限り、開示されたクロック生成に関してデューティーサイクルの歪みをもたらさない。特に、それぞれのデータワード中のビットの間のスキューは、スキューが第１の遅延期間Ｄ１を越えない限り、無害である。そのような条件が与えられた場合、トリガされたプルダウン回路によるオーバーラッピングパルスに関する最大長は、合計（Ｄ１＋ＴＳ）であり、ここでＴＳは、対応するデータワード中のスキュー時間である。それに関して、共通ノードのローにパルスするオーバーラッピングは、最初の時間にあるとみなされ得る。クロック生成器は、最初の時間から第２の遅延期間（本願ではＤ２と呼ばれる）の満了後に共通ノードを再充電するプルアップ回路を含む。この第２の遅延期間は、Ｄ２が少なくともＤ１のそれの倍であるように制御される。Ｄ１がＴＳ以上であるので、Ｄ２は、従って、（Ｄ１＋ＴＳ）の合計以上である。共通ノード電圧のプルアップは、従って、遅延期間Ｄ１の始めからプルアップ遅延Ｄ２の満了後に発生することになる。ＴＳは、データワードよって変化できるが、共通ノードは同じ時間の量、つまりＤ２の間に放電されることになる。言い換えれば、スキュー時間ＴＳがＤ１より小さく維持されている限り、それは、共通ノードに関してプルダウン時間に影響がない。クロック生成回路は、共通ノードの放電と充電とに応答してクロックを生成するので、スキュー時間ＴＳは、従って、クロックデューティサイクルに影響がない。これらの有利な特徴は、以下の例示的な実施形態に関してよりよく説明され得る。
[0029]信号Ａ、Ｂ、およびＣの処理に関する例示的なプルダウン信号生成回路２５０が図２Ａに示される。ＡＮＤゲート２５５は、積ＡＢを作り出すためにＡとＢとのビットを処理する。ビットの同じペアが、相補和（Ａ ｎｏｒ Ｂ）を作り出すためにＮＯＲゲート２７０を駆動する。同様に、ＡＮＤゲート２６０は、積ＢＣを作り出すためにＢとＣとのビットを処理し、一方、ＮＯＲゲート２７５は、相補和（Ｂ ｎｏｒ Ｃ）を作り出すためにビットのこのペアを処理する。最後に、ＡＮＤゲート２６５は、積ＡＣを作り出すためにＡとＣとのビットを処理し、一方、ＮＯＲゲート２８０は、同じビットを相補和（Ａ ｎｏｒ Ｃ）へ処理する。それぞれの結果として生じる積および相補和信号は、共通ノードのプルダウンをトリガし得る固有のプルダウン信号として機能する。
[0030]図２Ｂに示されるクロック生成回路２００は、それぞれのプルダウン信号に関するプルダウン回路を含む。例えば、積ＡＢを受信するプルダウン回路２０６がある。積ＡＢは、従って、プルダウン回路２０６をトリガするプルダウン信号である。同様に、プルダウン回路２０７は、相補和（Ａ ｎｏｒ Ｂ）を受信する、など。それぞれのプルダウン回路は、そのプルダウン信号がアサートされていること（アクティブなハイシステム（high system）においてバイナリ１に等しい）に応答して第１の遅延期間Ｄ１の間共通ノード（Ｃｏｍｍ）を放電するように機能する。
[0031]それぞれのプルダウン回路は、それがどのプルダウン信号を処理するかについて以外は同一であり得る。プルダウン回路２０６は、図２Ｃにより詳細に示される。２つのＮＭＯＳトランジスタＭ１およびＭ２が、接地とＣｏｍｍノードの間に直列に配置される。プルダウン信号（この場合、ＡＢ積）は、Ｍ１トランジスタのゲートを駆動する。Ｍ１トランジスタは、従って、ＡＢ積がアサートされていない間はオフである。プルダウン信号は、ＡＢ積がアサートされていない間にＭ２トランジスタがスイッチオンされるように、Ｍ２トランジスタのゲートを駆動する遅延された相補ＡＢ積（ＡＢｄ）を作り出すようにインバータを通して反転され遅延される。ＡＢ積のアサーションで、Ｍ１トランジスタはスイッチオンし、しかし、Ｍ２トランジスタも、ＡＢｄ信号の非アサーションにおける遅延（Ｄ１に等しいのはこの遅延である）のためにオンにとどまる。Ｃｏｍｍノードは、次に、スイッチオンにされたトランジスタＭ１およびＭ２のペアを通して接地に放電することになる。信号ＡＢｄは、Ｍ２トランジスタがＣｏｍｍノードの放電を止めるためにスイッチオフする遅延期間Ｄ１の満了後までは、プルダウン信号ＡＢのアクティブ化に応答してローに切り替わらないことになる。プルダウン信号ＡＢは、自己遷移（同一のデータワードの繰り返し）が許されないので、次のデータワードの受信で結局は非アサートされることになる。この場合、プルダウン信号ＡＢのアサートは、［１１０］データワードの受信に対応する。そのデータワードは、自己遷移に対する禁止のために続くデータワードとして受信されないことになる。従って、ＡＢプルダウン信号はよって非アサートされ、後続するデータワードは、［１１０］にはならないことになる。一つの実施形態において、プルダウン回路の配列は、それぞれのプルダウン信号に応答して第１の遅延期間の間の共通ノードを放電するための手段を備えるとみなされ得る。
[0032]クロック生成回路２００によって処理されている現在のデータワード中のビットの間のスキューは、Ｃｏｍｍノードのオーバーラッピング放電を引き起こす。例えば、先のデータワードは［００１］であり、現在のデータワードは［１１０］であると仮定する。ビットＡおよびＢは、従って、先のデータワードにおいて０であって、現在のデータワードの始まりに論理１に同時に変化する。ビットＢは、ビットＡの遷移に関してスキュー時間ＴＳだけスキューを有するとさらに仮定する。現在のデータワードの始まりは、従って、［１００］として実際は提示され、スキュー時間ＴＳが経過する後まで適切な値［１１０］に変化しない。ビットＢとＣとのＮＯＲは、従って、Ｃｏｍｍノードの最初の放電をトリガすることになる。この放電は、遅延期間Ｄ１に関する時間Ｔ２でビットＡとＢとのＡＮＤによってトリガされるようなＣｏｍｍノードの「正しい」放電が引き続いて起こることがなければ、別の遅延期間Ｄ１だけ持続し得る。結果として生じる２つのプルダウン信号によってオーバーラッピング放電は、期間（Ｄ１＋ＴＳ）の間に共通ノードを放電する。Ｃｏｍｍノードの最初の放電から遅延期間Ｄ２が満了した後、プルアップ回路によって再充電されるまで、Ｃｏｍｍノードは浮く。遅延時間Ｄ２の後Ｃｏｍｍノードのプルアップがトリガされるので、スキュー時間ＴＳは、データワードによって変化し得るが、影響はなく、ここで、Ｄ２は、遅延期間Ｄ１の２倍以上であり、従って、合計（Ｄ１＋ＴＳ）より大きい。
[0033]Ｃｏｍｍノード電圧は、クロック信号を出力するためにバッファ２２０の第１のセットを通してバッファされ得る。一つの実施形態において、バッファ２２０の第１のセットは、共通ノードの充電と放電とに応答してクロックを生成するための手段を備えるとみなされ得る。バッファ２２０はまた、インバータを備え得る。結果として生じるクロックパルスは、次に、デシリアライザ（図示せず）における処理前にデータワード中のビットをそろえるために使用され得る。クロックパルスは、また、バイアスＰＭＯＳ（ｂｉａｓｐ）信号としてＰＭＯＳトランジスタ２０５のゲートを駆動するためバッファ２２０のもう１つのセットを通してフィードバックする。バッファ２２０およびＰＭＯＳトランジスタ２０５は、Ｃｏｍｍノード電圧を再び電力供給電圧ＶＤＤへ再充電するためのプルアップ回路を備える。一つの実施形態において、バッファ２２０およびＰＭＯＳトランジスタ２０５は、共通ノードの放電から第２の遅延期間の後電力供給電圧へ共通ノードを充電するための手段を備えるとみなし得る。ｂｉａｓｐ信号は、Ｃｏｍｍノードの電圧と同じ極性にあり、従って、バッファ２２０を通るＣｏｍｍノードの電圧の伝搬から生じるループ遅延Ｄ２の後のＣｏｍｍノード電圧に応答してローにパルスされることになる。ＰＭＯＳトランジスタ２０５は、従って、ｂｉａｓｐ信号が放電されたときにスイッチオンすることになる。ＰＭＯＳトランジスタ２０５は、電力供給電圧ＶＤＤを与える電力供給ノードに連結されたソースを有する。ＰＭＯＳトランジスタ２０５のドレインは、Ｃｏｍｍノード電圧がｂｉａｓｐ信号の放電に応答してＶＤＤに上げられるようにＣｏｍｍノードに結合する。Ｃｏｍｍノード電圧のアサーションは、次に、ＰＭＯＳトランジスタ２０５をスイッチオフするようにｂｉａｓｐ信号のアサーションからループ遅延Ｄ２に従ってバッファ２２０を通って伝搬する。
[0034]代替の実施形態において、遅延時間Ｄ２は、Ｄ１の２倍と対照的に、ただＤ１以上であるように構成され得る。そのような実施形態において、Ｃｏｍｍノード電圧のプルアップは、Ｃｏｍｍノード電圧のプルダウンとオーバーラップし得る。従って、遅延期間Ｄ２がＤ１の２倍以上ではない実施例において、ＰＭＯＳトランジスタ２０５は、ＮＭＯＳトランジスタＭ１およびＭ２と比較して、相対的に大きく作られ得る。
[0035]ＰＭＯＳトランジスタ２０５がオフであるときＣｏｍｍノードを浮かせないようにするために、ｂｉａｓｐ信号は、ウィークキーパー（weak keeper）ＰＭＯＳトランジスタ２１０のゲートを駆動するようにインバータ２１５を通して反転される。ウィークキーパーＰＭＯＳトランジスタ２１５のソースは、電力供給ノードＶＤＤに結合し、そのドレインはＣｏｍｍノードに結合する。ウィークキーパーＰＭＯＳトランジスタ２１０は、従って、ＰＭＯＳトランジスタ２０５がオフのとき、Ｃｏｍｍノード電圧をＶＤＤに弱く充電するように機能する。それぞれのプルダウン回路中のＮＭＯＳトランジスタＭ１およびＭ２は、ウイークＰＭＯＳトランジスタ２１０と比較して相対的に強く、従って、ウィークキーパーＰＭＯＳトランジスタ２１０がスイッチオンされているにもかかわらず、Ｃｏｍｍノード電圧を放電することができる。
[0036]Ｃｏｍｍノード電圧に関するいくつかの例示的なタイミングが、図３Ａに、後続するデータワードＵ１１を伴う最初のデータワードＵ１０に関して示される。結果として生じるクロック信号電圧が図３Ｂに示される。それぞれのデータワードはビット期間Ｕ１を有する。それぞれのデータワードの始まりに関して、Ｃｏｍｍノード電圧は、先に説明した通り期間Ｄ２の間に放電される。実際に、Ｃｏｍｍノード電圧は、示されるように、プルダウン時間（Ｄ１＋ＴＳ）の満了の後に浮かず、代わりにウィークキーパーＰＭＯＳトランジスタ２１０によって弱く充電される。しかし、バッファ２２０を構成するインバータは、それらの反転に関しておよそVDD/2のしきい値電圧を有することに注意されたい。Ｃｏｍｍノードの弱いプルアップが、このしきい値電圧以上に上がらない限り、Ｃｏｍｍノード電圧がＤ２遅延期間の満了のあと再びＶＤＤに強く充電されるまで、対応するプルダウン回路によるＣｏｍｍノード電圧のプルダウンの解除に関して、それは無視され得る。従って、ウィークキーパーＰＭＯＳトランジスタ２１０による弱いプルアップは、それが結果として生じるクロック信号生成に全く影響を有さないので、図３Ａに示されない。加えて、バッファ２２０の第１のセットを通って電圧変化を伝搬するように何らかの遅延が要求されるまで、クロック信号はＣｏｍｍノード電圧の放電に反応しないことに注意されたい。この遅延は、明確性のため図３Ｂに図示されていない。
[0037]図３Ａに示されるように、スキュー時間ＴＳは、データワードによって広く変化し得るが、（Ｄ１＋ＴＳ）の合計はＤ２を越えない程度の長さであり、この変化するスキューは結果として生じるクロック生成には全く影響を有さない。後続するデータワードに先立ってＰＭＯＳトランジスタ２０５がスイッチオフされるために２つのループ遅延Ｄ２を要するために、ビット期間Ｕ１はＤ２の２倍以上であり得ることを容易に理解することができる。仮にビット期間がＤ２の２倍より小さければ、ＰＭＯＳトランジスタ２０５は、後続するデータワードの到達より前にリセットされない。代替の実施形態において、ビット期間Ｕ１は、遅延期間Ｄ２の２倍より小さいことがあり得る。
[0038]ビット期間Ｕ１が少なくとも遅延期間Ｄ２の２倍に等しくなるようにバッファ２２０を設計することは、データ転送速度が増加されると問題となり得る。データ速度が増加されると、遅延期間間隔Ｕ２（および、従って、遅延期間Ｄ１）は、それに応じて縮小してしまう。しかし、受信機は、例えば、相対的に遅い半導体プロセスを使用するＤＲＡＭ集積回路の中に設置され得る。対照的に、送信機は、例えば、はるかに速いＣＭＯＳ半導体プロセスを使用するシステムオンチップ（ＳＯＣ）の中に設置され得る。受信機は、従って、データ間隔の半分以下の遅延期間Ｄ２を生成することができないことがあり得る。タイミング要求の安全のために、二つのハーフレートクロックが生成され得る。例示的なハーフレートクロックＣＬＫＹおよびＣＬＫＸのペアのためのハーフレートクロック生成器４００が、図４Ａに示される。第１のプルダウン回路４０５は、クロック生成器２００に関して説明した６つのプルダウン回路を表す。同様に、これらの６つのプルダウン回路は、第２のプルダウン回路４０６に複製される。それぞれのプルダウン回路は対応するＣｏｍｍノードに結合している。しかしながら、この結合はクロック生成器２００に関して説明されたような直接の結合ではなく、スイッチＮＯＭＳトランジスタを通している。その点について、プルダウン回路４０５は、スイッチＮＭＯＳトランジスタＭ３を通してＣｏｍｍＹノードに結合している。同様に、プルダウン回路４０６は、スイッチＮＭＯＳトランジスタＭ４を通してＣｏｍｍＸノードに結合している。
[0039]スイッチトランジスタＭ３およびＭ４は、ＰＭＯＳトランジスタＰ１およびＰ２のペアを通して相補的な形式で切り替えられる。ＣｏｍｍＹノードは、Ｐ１トランジスタのゲートにバッファを通して接続しており、そのトランジスタは、電力供給電圧ＶＤＤを与える電力供給ノードに結合されるソースと、スイッチトランジスタＭ４のゲートに結合されるドレインとを有する。ＣｏｍｍＹノードが、プルダウン回路４０５を通してローにプルダウンされた場合、Ｐ１トランジスタは、従って、次のデータワードが受信されるときに、プルダウン回路４０６がＣｏｍｍＸノードを放電できることを保証するために、スイッチトランジスタＭ４のゲートを充電することになる。同時に、インバータ４２０は、ＮＭＯＳトランジスタＭ５をスイッチオンするようにＣｏｍｍＹノードのローの電圧を反転する。トランジスタＭ５のソースは、接地に結合するが、そのドレインはトランジスタＰ２のドレインに、およびスイッチトランジスタＭ３のゲートに結合するノード４２５にも結合する。トランジスタＭ５がスイッチオンすることは、従って、スイッチトランジスタＭ３をスイッチオフするようにノード４２５を接地する。インバータ４３０は、ＣｏｍｍＹノードをローにパルスすることに応答して、クロックＹ（ＣＬＫＹ）信号をハイ（high）に駆動するようにノード４２５の電圧を反転する。
[0040]ＣｏｍｍＹノードをローにパルスすることは、次に、ＰＭＯＳトランジスタ４１０のゲートを駆動する、ｂｉａｓｐＹ信号をローに引き下げるためのバッファ２２０によって与えられる２ループ遅延を通して伝搬する。トランジスタ４１０は、電力供給ノードに連結されたソースとＣｏｍｍＹノードに結合されたドレインとを有することにおいて、先に説明したＰＭＯＳトランジスタ２０５に類似する。ＣｏｍｍＹノードをローにパルスすることは、従って、トランジスタ４１０によってループ遅延Ｄ２の満了の後に終了され、それは、次に、ＣｏｍｍＹノードを再びＶＤＤに充電するようにする。ＣｏｍｍＹノードのこの充電は、次に、ノード４２５の放電を止めるようにトランジスタＭ５をスイッチオフする。従って、トランジスタＭ５が、ＣＬＫＹ信号をローに引き下げるようにオフになった後、ノード４２５は、ハイになる。ＰＭＯＳトランジスタのようなウィークキーパー・デバイスＫＹは、ノード４２５をＶＤＤへ弱く充電するように機能する。
[0041]もう１つのウイークプルアップ・デバイスＫＹは、ノード４３５をＶＤＤに弱く充電するように機能する。ノード４３５は、スイッチトランジスタＭ４のゲートに結合する。次のデータワードの受信で、プルダウンデバイス４０６は、スイッチトランジスタＭ４がオンになるために、従って、ＣｏｍｍＸノードを放電することができる。ＣｏｍｍＸノード電圧をローにパルスすることは、次に、トランジスタＭ６をスイッチオンにするようにトランジスタＭ６のゲートを駆動するインバータ４４０を通して反転される。トランジスタＭ６のソースは、接地に結合し、そのドレインは、ノード４３５におよびトランジスタＰ１のドレインに結合する。このとき、トランジスタＰ１はオフであり、よって、トランジスタＭ６がスイッチオンすることがノード４３５を接地する。インバータ４４５は、クロックＸ（ＣＬＫＸ）信号をハイに駆動するようにノード４３５に関する電圧を反転する。ＰＭＯＳトランジスタ４１５をスイッチオンするためにｂｉａｓＸ信号をローに引き下げるまでのバッファ２２０を通したループ遅延の満了の後、ＣＬＫＸ信号のハイのパルスは、ローの状態になる。トランジスタ４１５は、電力供給ノードに連結されたソースおよびノード４２５に結合されたドレインを有する。トランジスタ４１５をスイッチオンすることは、次にＣｏｍｍＸノードをＶＤＤに充電し、それは、トランジスタＭ６をスイッチオフする。ノード４３５は、次に、ＣＬＫ信号がローにパルスされるように再びＶＤＤに弱く充電される。
[0042]クロック信号ＣＬＫＸまたはＣＬＫＹのうちの１つがハイになるときはいつでも、残りのクロック信号は、Ｐ１またはＰ２を通したフィードバックによってローに駆動される。例えば、ＣｏｍｍＸノードがローにパルスされているためにＣＬＫＸ信号がハイである場合、トランジスタＰ２は、スイッチオンされノード４２５をハイに充電する。ノード４２５に関するハイの電圧は、次に、ＣＬＫＹ信号をローに駆動するようにインバータ４３０を通して反転される。同様に、ＣＫＬＹクロック信号がハイにパルスされた場合、ＣｏｍｍＹノードはローであり、それは、ノード４３５をハイに引き上げるようにトランジスタＰ１をスイッチオンする。このハイの電圧は、ＣＬＫＸ信号をローに駆動するようにインバータ４４５を通して反転される。
[0043]ＣｏｍｍＸまたはＣｏｍｍＹのうちの１つがローにパルスされているときはいつも、バッファ２２０を通したループ遅延Ｄ２に再び関連して、それは、それぞれのデータワードに関する単位間隔の１／２以下である必要はないことに留意されたい。対照的に、信号生成器２００は、ループ遅延２００と単位間隔との間のそのような関係が必要とされる。しかし、ハーフレートクロック生成器４００は、説明したようにクロックが互いにリセットするために、この必要条件を緩和しうる。例えば、代わりに後続のデータワードがＣｏｍｍＹを放電するために使用されることになるので、後続のデータワードが受信される前にＣｏｍｍＸノードはＶＤＤに再充電される必要はない従って、バッファ２２０は、ループ遅延Ｄ２が、単に、単位間隔以下である必要がある程度に比較的遅いことがあり得る。
[0044]ハーフレートクロック生成器４００は、他の機能し得るクロックレートを生成するような代わりの実施形態において一般化され得る。Ｐ１およびＰ２トランジスタを通したフィードバックループに再び関して、ノード４２５と４３５とがパルスすることは、トークンリングの中のトークンをパッシングすることと考え得る。前記ノードのうちの１つがローにパルスされた場合、トークンリングの中の次のノードは、ハイにパルスされる。このトークンリングの中の後続するノードは、次のデータワードの受信で、次に、放電されることとなり、それは、後続するステージからステージへとトークンがパスされるいたるところで行われる。例えば、３つのそのようなステージがある場合、それぞれのステージは、１／３レートクロックを生成できる。
[0045]図５Ａに示されるフローチャートに関して、クロックを生成するための方法が、ここで説明されることになる。ステップ５００は、スキューを有するデジタルワードの中の最初に到達するビットのバイナリの変化に応答する最初の時間において第１のプルダウン信号をアサートすることと、スキューを有するデジタルワードの中の後続して到達するビットのバイナリの変化に応答する後続する時間で第２のプルダウン信号をアサートすること、ここで、後続する時間は、スキューを有するデジタルワードに関するスキュー時間によって最初の時間に関して遅延される、とのためにスキューを有するデジタルワードに関するビットのペアを処理することを備える。第１のプルダウン信号の例は、［１１０］として受信されると想定されるが、スキューのために［１００］として最初に受信されたデータワードの受信に関して上記で説明されている。ビットＢおよびＣのＮＯＲをとることは、ビットＣがローに遷移したとき、最初に第１のプルダウン信号をトリガし、それに、第２のプルダウン信号をトリガするようにビットＢが最後にハイに遷移するときに、ビットＡおよびＢのＡＮＤをとることが後に続くことになる。
[0046]方法はまた、第１のプルダウン信号のアサーションに応答し、最初の時間の後第１の遅延期間の間にノードを放電することを備える、動作５０５を含む。図３に関して説明された、期間Ｄ１に関するデータワードＵ１０の最初のＣｏｍｍノード電圧の放電は、動作５０５の一例である。
[0047]方法はまた、第２のプルダウン信号のアサーションに応答し、スキュー時間によって第１の遅延期間が過ぎてノードの放電が延長することを備える、動作５１０を含む。このスキュー時間は、図３Ａに関して説明されたようにＴＳとして示され、動作５１０の一例である。
[0048]方法はまた、第２の遅延期間が、最初の時間でノードの放電を満了した後、ノードを電力供給電圧へ充電することの動作５１５を含む。図３Ａに関して上で説明されたＤ２遅延期間の満了の後Ｃｏｍｍノードの電圧をＶＤＤへ充電することは、動作５１５の一例である。
[0049]最後に、方法は、ノードの充電および放電からクロック信号を生成することの動作５２０を含む。図２Ｂのクロック生成器２００においてクロックを生成することは、動作５２０の一例である。
[0050]多くの変更、置換および変形が、本開示の趣旨および範囲から逸脱することなく本開示のデバイスの材料、装置、構成および使用方法においてかつそれに対してなされもよい。これに照らして、本明細書で例示されかつ述べられた特定の実施形態は、単にそのいくつかの例としてのものであるので、本開示の範囲は、その特定の実施形態の範囲に限定されるべきでなく、むしろこの後に添付される請求項およびそれらの機能的等価物の範囲に完全に相応であるべきである。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
回路であって、前記回路は下記を備える、
複数のデジタルワードに対応する複数のプルダウン信号を生成するように構成されたプルダウン信号生成器と、
前記複数のプルダウン信号に対応する複数のプルダウン回路、それぞれのプルダウン回路は、前記プルダウン信号生成器による前記対応するプルダウン信号のアサーションに応答して第１の遅延に関して共通ノードを放電するように構成される、と、
前記共通ノードの前記放電から第２の遅延の後に、電力供給電圧へ前記共通ノードをバイアスするように構成されたプルアップ回路。
［Ｃ２］
Ｃ１に記載された回路であって、前記プルダウン信号生成器が、受信された前記デジタルワードの複数のうちからのビットのペアを処理するように構成された複数のロジックゲートを備える、回路。
［Ｃ３］
Ｃ２に記載された回路であって、前記複数のロジックゲートは、第１の複数のＡＮＤゲートと、第２の複数のＮＯＲゲートとを備える、回路。
［Ｃ４］
Ｃ１に記載された回路であって、それぞれのプルダウン回路は、接地と前記共通ノードとの間に直列に結合されたＮＭＯＳトランジスタのペアを備える、回路。
［Ｃ５］
Ｃ４に記載された回路であって、それぞれのプルダウン回路の中の前記ＮＭＯＳトランジスタのうちの第１の１つは、前記対応するプルダウン信号に結合されたゲートと前記共通ノードに結合されたドレインとを有する、回路。
［Ｃ６］
Ｃ５に記載された回路であって、それぞれのプルダウン回路は、前記対応するプルダウン信号を遅延されたプルダウン信号に反転するように構成されたインバータをさらに備え、それぞれのプルダウン回路の中の前記ＮＭＯＳトランジスタのうちの第２の１つは、前記遅延されたプルダウン信号によって駆動されるゲートと接地に結合されたソースとを備える、回路。
［Ｃ７］
Ｃ６に記載された回路であって、それぞれのプルダウン回路のインバータは、前記第１の遅延期間が前記デジタルワードの中のビットの間の予期されたスキュー以上であるように前記遅延されたプルダウン信号を遅延させるように構成されたバッファをさらに備える、回路。
［Ｃ８］
Ｃ７に記載された回路であって、前記プルアップ回路は、電力供給ノードと前記共通ノードとの間に結合されたＰＭＯＳトランジスタを備え、前記プルアップ回路は、前記共通ノードに結合された少なくとも１つのバッファをさらに備え、前記少なくとも１つのバッファは、前記共通ノードの前記放電の後に前記第２の遅延期間の満了で遅延された信号を放電するように構成される、回路。
［Ｃ９］
Ｃ８に記載された回路であって、前記少なくとも１つのバッファは、前記第２の遅延期間が前記第１の遅延期間の２倍以上であるように構成された複数のバッファを備える、回路。
［Ｃ１０］
Ｃ１に記載された回路であって、前記回路は、それぞれのデジタルワードに応答して前記共通ノードの前記放電とバイアスとから得られたクロック信号を使用するように構成された受信機内に設置されている、回路。
［Ｃ１１］
Ｃ１０に記載された回路であって、前記受信機は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のための集積回路の一部である、回路。
［Ｃ１２］
Ｃ８に記載された回路であって、前記遅延された信号の前記放電に応答して、前記共通ノードを前記電力供給電圧へ弱く充電するように構成された、ウィークキーパー・デバイスをさらに備える、回路。
［Ｃ１３］
Ｃ１２に記載された回路であって、前記ウィークキーパー・デバイスは、ＰＭＯＳトランジスタを備える、回路。
［Ｃ１４］
Ｃ１３に記載された回路であって、前記ＰＭＯＳトランジスタのゲートを駆動する反転された信号へ前記遅延された信号を反転するように構成されたインバータをさらに備える、回路。
［Ｃ１５］
方法であって、前記方法は下記を備える、
スキューを有するデジタルワードの中の最初に到達するビットのバイナリの変化に応答して最初の時間で第１のプルダウン信号をアサートすることと、前記スキューを有するデジタルワードの中の後続して到達するビットのバイナリの変化に応答して後続の時間で第２のプルダウン信号をアサートすること、前記後続の時間は、前記スキューを有するデジタルワードに関するスキュー時間によって前記最初の時間に対して遅延される、とのために前記スキューを有するデジタルワードに関するビットのペアを処理することと、
前記第１のプルダウン信号のアサーションに応答して、前記最初の時間の後に第１の遅延期間に関してノードを放電することと、
前記第２のプルダウン信号のアサーションに応答して、前記スキュー時間による前記第１の遅延期間を超えて前記ノードの前記放電を延長することと、
第２の遅延期間が、前記最初の時間で前記ノードの放電から満了した後に前記ノードを電力供給電圧へ充電することと、
前記ノードの前記放電と充電とからクロック信号を生成すること。
［Ｃ１６］
Ｃ１５に記載された方法であって、前記スキューを有するデジタルワードは、ビットＡ、Ｂ、およびＣを有する３ビットデジタルワードであり、それぞれの受信されたデジタルワードに関するビットのペアを処理することは、前記ＡおよびＢビットのペア、前記ＢおよびＣビットのペア、並びに前記ＡおよびＣビットのペアを処理することを備える、方法。
［Ｃ１７］
Ｃ１５に記載された方法であって、それぞれのビットのペアを処理することは、ビットの前記ペアの積を形成することとビットの前記ペアの相補和を形成することとを備える、方法。
［Ｃ１８］
Ｃ１５に記載された方法であって、前記第１の遅延期間の間に前記ノードを放電することは、第２のトランジスタを通して前記ノードを接地に結合するように前記選択されたプルダウン信号の前記アサーションに応答して、第１のトランジスタをオンにすることを備える、方法。
［Ｃ１９］
Ｃ１８に記載された方法であって、前記第１の遅延期間の間に前記ノードを放電することは、前記ノードの放電をさらに妨げるために前記第２のトランジスタをスイッチオフする遅延されたプルダウン信号を作り出すために前記第１の遅延期間によって前記アサートされたプルダウン信号を反転させることと遅延させることを備える、方法。
［Ｃ２０］
Ｃ１５に記載された方法であって、前記ノードを前記電力供給電圧に充電することは、前記ノードを前記電力供給電圧を供給する電力供給ノードへ結合するように、前記第２の遅延期間の満了の後にスイッチをスイッチオンする遅延され放電された信号をつくるために、少なくとも１つのバッファを通して前記ノードに関する電圧をバッファすることを備える、方法。
［Ｃ２１］
回路であって、前記回路は下記を備える、
複数のデジタルワードに対応する複数のプルダウン信号を生成するように構成されたプルダウン信号生成器、前記プルダウン信号生成器は、受信された前記デジタルワードの１つに対応する前記プルダウン信号をアサートするようにさらに構成される、と、
それぞれのアサートされたプルダウン信号に対応する第１の遅延期間に関して共通ノードを放電するための手段と、
前記共通ノードの前記放電から第２の遅延期間の後に前記共通ノードを電力供給電圧へ充電するための手段と、
前記共通ノードの前記充電と放電とに応答してクロックを生成するための手段。
［Ｃ２２］
Ｃ２１に記載された回路であって、クロックを生成するための前記手段は、分数レートのクロックを生成するための手段を備える、回路。
［Ｃ２３］
Ｃ２１に記載された回路であって、クロックを生成するための前記手段は、ハーフレートクロックを生成するための手段を備える、回路。

Claims (15)

  1. 回路であって、前記回路は下記を備える、
    複数のプルダウン信号に対応する複数のロジックゲートを含むプルダウン信号生成器、それぞれのロジックゲートは、前記対応するプルダウン信号をアサートするように受信されたデジタルワードからのビットのペアを処理するように構成される、と、
    前記複数のプルダウン信号に対応する複数のプルダウン回路、ここにおいて、それぞれのプルダウン回路は、
    前記対応するプルダウン信号によって駆動されるゲートと共通ノードに結合されたドレインを有する第１のＮＭＯＳトランジスタと、
    前記対応するプルダウン信号を遅延されたプルダウン信号に反転するように構成されたインバータと、
    前記第１のＮＭＯＳトランジスタの接地とドレインとの間に結合され、前記遅延されたプルダウン信号によって駆動されたゲートを有する第２のＮＭＯＳトランジスタ、ここにおいて、前記インバータは、前記プルダウン回路が前記対応するプルダウン信号のアサーションの後に第１の遅延期間の間前記共通ノードを放電するように構成されるように、前記遅延されたプルダウン信号を遅延させるように構成される、と、
    を含み、
    ここにおいて、前記回路はさらに、電力供給電圧を供給する電力供給ノードと前記共通ノードとの間に結合されたＰＭＯＳトランジスタを含むプルアップ回路を備え、前記プルアップ回路はまた、前記ＰＭＯＳトランジスタのゲートと前記共通ノードとの間に結合された少なくとも１つのバッファを含み、前記少なくとも１つのバッファは、前記共通ノードの前記放電から第２の遅延期間の後に、前記電力供給電圧へ前記共通ノードをバイアスする前記ＰＭＯＳトランジスタをスイッチオンするように構成され、前記第２の遅延期間は、前記受信されたデジタルワードに関する予期されたスキュー時間および前記第１の遅延期間の合計以上であり、
    ここにおいて、前記回路は、それぞれのデジタルワードに応答して前記共通ノードの前記放電とバイアスとから得られたクロック信号を使用するように構成された受信機内に設置されている。
  2. 請求項１に記載された回路であって、前記複数のロジックゲートは、第１の複数のＡＮＤゲートと、第２の複数のＮＯＲゲートとを備える、回路。
  3. 請求項１に記載された回路であって、それぞれのプルダウン回路のインバータは、前記第１の遅延期間が前記デジタルワードの中のビットの間の予期されたスキュー以上であるように前記インバータの遅延されたプルダウン信号を遅延させるように構成されたバッファをさらに備える、回路。
  4. 請求項１に記載された回路であって、前記少なくとも１つのバッファは、前記第２の遅延期間が前記第１の遅延期間の２倍以上であるように構成された複数のバッファを備える、回路。
  5. 請求項１に記載された回路であって、前記受信機は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のための集積回路の一部である、回路。
  6. 請求項１に記載された回路であって、前記遅延された信号の前記放電に応答して、前記共通ノードを前記電力供給電圧へ充電するように構成された、キーパー・デバイスをさらに備える、回路。
  7. 請求項６に記載された回路であって、前記キーパー・デバイスは、キーパー・デバイスＰＭＯＳトランジスタを備える、回路。
  8. 請求項７に記載された回路であって、前記キーパー・デバイスＰＭＯＳトランジスタのゲートを駆動する反転された信号へ前記遅延された信号を反転するように構成されたインバータをさらに備える、回路。
  9. 方法であって、前記方法は下記を備える、
    第１のビットおよび第３のビットの両方が最初の時間においてバイナリの変化を有し、第２のビットが後続の時間においてバイナリの変化を有するデジタルワードを受信すること、前記後続の時間は、前記受信されたデジタルワードに関するスキュー時間によって前記最初の時間に対して遅延される、と、
    前記最初の時間において前記第３のビットの前記バイナリの変化に応答して、第１のプルダウン信号をアサートするように第１のロジックゲートを通して前記受信されたデジタルワードの中の前記第２のビットおよび前記第３のビットを処理することと、
    前記後続の時間において前記第２のビットの前記バイナリの変化に応答して、第２のプルダウン信号をアサートするように第２のロジックゲートを通して前記受信されたデジタルワードの中の前記第１のビットおよび前記第２のビットを処理することと、
    前記第１のプルダウン信号のアサーションに応答して、前記最初の時間の後に第１の遅延期間の間ノードを放電することと、
    前記第２のプルダウン信号のアサーションに応答して、前記スキュー時間による前記第１の遅延期間を超えて前記ノードの前記放電を維持することと、
    第２の遅延期間が、前記最初の時間で前記ノードの放電から満了した後に前記ノードを電力供給電圧へ充電すること、前記第２の遅延期間は、前記スキュー時間および前記第１の遅延期間の合計より大きい、と、
    前記ノードの前記放電と充電とからクロック信号を生成すること。
  10. 請求項９に記載された方法であって、前記第１の遅延期間の間に前記ノードを放電することは、第２のトランジスタを通して前記ノードを接地に結合するように前記選択されたプルダウン信号の前記アサーションに応答して、第１のトランジスタをオンにすることを備える、方法。
  11. 請求項１０に記載された方法であって、前記第１の遅延期間の間に前記ノードを放電することは、前記ノードの放電をさらに妨げるために前記第２のトランジスタをスイッチオフする遅延されたプルダウン信号を作り出すために前記第１の遅延期間によって前記アサートされたプルダウン信号を反転させることと遅延させることをさらに備える、方法。
  12. 請求項９に記載された方法であって、前記ノードを前記電力供給電圧に充電することは、前記ノードを前記電力供給電圧を供給する電力供給ノードへ結合するように、前記第２の遅延期間の満了の後にスイッチをスイッチオンする遅延され放電された信号をつくるために、少なくとも１つのバッファを通して前記ノードに関する電圧をバッファすることを備える、方法。
  13. 回路であって、前記回路は下記を備える、
    複数のプルダウン信号に対応する複数のロジックゲートを含むプルダウン信号生成器、それぞれのロジックゲートは、前記対応するプルダウン信号をアサートするように受信されたデジタルワードからのビットのペアを処理するように構成される、と、
    複数のプルダウン信号に対応する複数のロジックゲートを含むプルダウン信号生成器、それぞれのロジックゲートは、前記対応するプルダウン信号をアサートするように受信されたデジタルワードからのビットのペアを処理するように構成される、と、
    前記複数のプルダウン信号に対応する複数のプルダウン回路、ここにおいて、それぞれのプルダウン回路は、
    前記対応するプルダウン信号によって駆動されるゲートと共通ノードに結合されたドレインとを有する第１のＮＭＯＳトランジスタと、
    前記対応するプルダウン信号を遅延されたプルダウン信号に反転するように構成されたインバータと、
    前記第１のＮＭＯＳトランジスタの接地とドレインとの間に結合され、前記遅延されたプルダウン信号によって駆動されたゲートを有する第２のＮＭＯＳトランジスタ、ここにおいて、前記インバータは、前記プルダウン回路が前記対応するプルダウン信号のアサーションの後に第１の遅延期間の間前記共通ノードを放電するように構成されるように、前記遅延されたプルダウン信号を遅延させるように構成される、と、
    を含む、と、
    前記共通ノードの前記放電から第２の遅延期間の後に前記共通ノードを電力供給電圧へ充電するための手段と、
    前記共通ノードの前記充電と放電とに応答してクロックを生成するための手段。
  14. 請求項１３に記載された回路であって、クロックを生成するための前記手段は、分数レートのクロックを生成するための手段を備える、回路。
  15. 請求項１３に記載された回路であって、クロックを生成するための前記手段は、ハーフレートクロックを生成するための手段を備える、回路。
JP2016557578A 2014-03-17 2015-03-12 マルチフェーズ・シグナリングのためのクロックパルス生成器 Active JP6174273B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201461954483P 2014-03-17 2014-03-17
US61/954,483 2014-03-17
US14/496,129 US9459650B2 (en) 2014-03-17 2014-09-25 Clock pulse generator for multi-phase signaling
US14/496,129 2014-09-25
PCT/US2015/020234 WO2015142620A1 (en) 2014-03-17 2015-03-12 Clock pulse generator for multi-phase signaling

Publications (2)

Publication Number Publication Date
JP2017513341A JP2017513341A (ja) 2017-05-25
JP6174273B2 true JP6174273B2 (ja) 2017-08-02

Family

ID=54068804

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016557578A Active JP6174273B2 (ja) 2014-03-17 2015-03-12 マルチフェーズ・シグナリングのためのクロックパルス生成器

Country Status (6)

Country Link
US (1) US9459650B2 (ja)
EP (1) EP3120513B1 (ja)
JP (1) JP6174273B2 (ja)
KR (1) KR101759681B1 (ja)
CN (1) CN106105035A (ja)
WO (1) WO2015142620A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6990014B2 (ja) 2015-09-03 2022-01-12 日本製鉄株式会社 回転電機

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2013333882B2 (en) 2012-10-17 2019-05-16 Enterome Gene signatures of inflammatory disorders that relate to the liver
US9413140B2 (en) * 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4236208A (en) 1978-10-31 1980-11-25 Honeywell Information Systems Inc. Test mode control logic system
US4677618A (en) 1985-04-04 1987-06-30 International Business Machines Corporation Method and apparatus for deskewing WDM data transmitted through a dispersive medium
US5604712A (en) * 1995-09-13 1997-02-18 Lsi Logic Corporation Fast word line decoder for memory devices
US5905769A (en) 1996-05-07 1999-05-18 Silicon Image, Inc. System and method for high-speed skew-insensitive multi-channel data transmission
JP3327256B2 (ja) 1999-06-17 2002-09-24 日本電気株式会社 クロックリカバリ回路及び位相比較方法
US6377079B1 (en) * 2000-10-02 2002-04-23 Lsi Logic Corporation Data serializer with slew-rate control
JP4063001B2 (ja) 2002-07-19 2008-03-19 日本電気株式会社 多相クロック生成回路
US7389194B2 (en) * 2005-07-06 2008-06-17 Rambus Inc. Driver calibration methods and circuits
JP2009055289A (ja) * 2007-08-27 2009-03-12 Fujitsu Microelectronics Ltd インタフェース回路およびインタフェース方法
KR100967103B1 (ko) 2008-06-30 2010-07-05 주식회사 하이닉스반도체 클럭생성회로 및 클럭생성방법
EP2351037A4 (en) 2009-01-12 2011-12-28 Rambus Inc MESOCHRONIC SIGNALING SYSTEM WITH CORE ACTIVE SYNCHRONIZATION
US8686781B2 (en) * 2010-10-19 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage-mode driver with controllable output swing
US8988954B2 (en) * 2012-09-13 2015-03-24 Arm Limited Memory device and method of performing a read operation within such a memory device
US8885435B2 (en) * 2012-09-18 2014-11-11 Silicon Image, Inc. Interfacing between integrated circuits with asymmetric voltage swing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6990014B2 (ja) 2015-09-03 2022-01-12 日本製鉄株式会社 回転電機

Also Published As

Publication number Publication date
WO2015142620A1 (en) 2015-09-24
EP3120513B1 (en) 2018-04-25
JP2017513341A (ja) 2017-05-25
US20150261249A1 (en) 2015-09-17
EP3120513A1 (en) 2017-01-25
KR20160133456A (ko) 2016-11-22
CN106105035A (zh) 2016-11-09
US9459650B2 (en) 2016-10-04
KR101759681B1 (ko) 2017-07-19

Similar Documents

Publication Publication Date Title
US9203606B2 (en) Clock recovery circuit, data receiving device, and data sending and receiving system
US8278969B2 (en) Method and apparatus for voltage level shifting with concurrent synchronization
JP6185171B2 (ja) 多相クロック生成方法
ID26398A (id) Pensinyalan kecepatan tinggi untuk antar-muka sirkuit vlsi cmos
US7772883B2 (en) Level shifter
US6828837B2 (en) Low power flip-flop circuit
JP2006287797A (ja) レベル変換回路
US9984655B2 (en) Apparatus and method for transmitting display signal having a protocol including a dummy signal and a clock signal
US20160285453A1 (en) Driver using pull-up nmos transistor
JP6174273B2 (ja) マルチフェーズ・シグナリングのためのクロックパルス生成器
US9449676B2 (en) Driver circuit
US9300506B2 (en) Clock synchronization circuit and semiconductor device
US10355672B2 (en) Semiconductor device with power gating scheme
KR20130072874A (ko) 신호 출력 회로 및 이를 포함하는 반도체 장치
US20140197976A1 (en) Bus signal encoded with data and clock signals
JP6127759B2 (ja) 伝送回路および出力回路
JP2018082226A (ja) データ通信システム及び半導体装置
KR101636497B1 (ko) 클럭 전달회로 및 반도체 장치
US11303278B1 (en) Circuits for level shifting of voltage of data in transmitting apparatus, and methods thereof
EP1028529B1 (en) Synchronized data capturing circuits using reduced voltage levels and methods therefor
KR20090115008A (ko) 멀티플랙서
KR20080035366A (ko) 반도체 메모리 장치의 데이터 래치 회로
JP6059956B2 (ja) 多相クロック生成回路及びこれを含むｄｌｌ回路
WO2019049198A1 (ja) 通信回路、通信システム及び通信方法
JP2011250295A (ja) データ伝送システムと装置と方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170310

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170310

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170310

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20170405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170705

R150 Certificate of patent or registration of utility model

Ref document number: 6174273

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250