JP4063001B2 - 多相クロック生成回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は多相クロック信号を生成する多相クロック生成回路に係わり、特に多相クロック信号をクロック信号を分周して生成する多相クロック生成回路に関する。
【０００２】
【従来の技術】
近年のインターネットや各種通信ネットワークの普及に伴って、通信量が爆発的に増加している。膨大な情報量に対応するために、これらの情報を処理するルータやサーバ等の通信装置は、それらを構成する半導体素子あるいは半導体装置（チップ）間あるいは筐体間で大容量の通信が要求されている。このような大容量の通信を実現するためには、通信用ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）における１チャネル当たりの伝送速度を、マルチギガビット相当に高速化した高速シリアル伝送の技術が使用されている。
【０００３】
このような高速シリアル伝送を行う通信用ＬＳＩには、通常の場合、ＣＤＲ（Clock Data Recovery）回路と呼ばれるクロック信号のリカバリのための回路が搭載されており、これを用いてリカバリを行うようになっている。クロックデータのリカバリを実行するためには、受信データからそのデータに同期したクロックを抽出し、データをリタイミングする必要がある。このためＣＤＲ回路では位相が複数に変化した多相クロック信号を予め用意しておくことが必要となる。従来からこのような多相クロック信号はＰＬＬ（Phase Locked Loop）回路を使用して生成している。
【０００４】
図１２は、ＰＬＬ回路の概要を表わしたものである。ＰＬＬ回路１０１は、基準クロック信号１０４と、１／Ｎ分周回路１０５の分周出力１０６を入力してこれらの位相を比較する位相比較回路１０７と、この位相比較回路１０７の比較結果１０８に応じて１／Ｎ分周回路１０５への出力信号１０９の周波数を変化させる電圧制御発振器（ＶＣＯ（Voltage Controlled Oscillator））１１０とから原理的に構成されている。位相比較回路１０７の比較結果１０８としての位相差がなくなった状態で周波数が安定し、基準クロック信号１０４の周波数のＮ倍となる。
【０００５】
このＰＬＬ回路１０１から出力される多相クロック信号１１２をクロックリカバリ回路１１３に供給するようになっている。
【０００６】
ところで、高速伝送用の通信用ＬＳＩでは、シリアルデータの伝送レートを伝送距離や適応装置の状態に応じて切り替えるようにしたものがある。たとえば高速シリアルデータ伝送回路の動作周波数は、６２５ＭＨｚ（メガヘルツ）、１．２５ＧＨｚ（ギガヘルツ）、２．５ＧＨｚといったように非常に広範囲にわたって切り替えるようにしたものがある。このような様々な要求の伝送レートに対応させるためには、図１２に示した多相クロック信号１１２の動作周波数の変化に応じて電圧制御発振器１１０の発振周波数を変化させる必要がある。この場合に、多相クロック信号１１２が前記した例で示したように超高速で動作周波数の変化幅が広範囲になると、安定した性能を得るためのＰＬＬ回路１０１の設計、特に電圧制御発振器１１０の設計が非常に困難になるといった問題があった。
【０００７】
図１３は、このような問題を解決するものとして提案された多相クロック生成回路の概要を表わしたものである。この図１３で図１２と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この提案の多相クロック生成回路１２１は、図１２に示したＰＬＬ回路１０１の出力１２３を多相クロック分周回路１２４に入力して分周し、多相クロック信号１２５を作成して、これをクロックリカバリ回路１１３に供給するようにしている。すなわち、この提案の多相クロック生成回路１２１では、電圧制御発振器１１０をある一定周波数で発振させ、外付けされた多相クロック分周回路１２４で分周後の多相クロック信号１２５を得るようにしている。
【０００８】
図１４は、図１３に示した多相クロック分周回路として従来提案された第１の例を示したものである。特開２００１−３１８７３１号公報に示されたこの多相クロック生成回路１４１は、第１相〜第８相の８相のクロック出力端子１４２1〜１４２8と、これらに対応した第１〜第８のＤ型フリップフロップ回路１４３1〜１４３8からなる直列回路を備えている。第１〜第８のＤ型フリップフロップ回路１４３1〜１４３8のクロック入力端子ＣＫには、第１相〜第８相の８相のクロック出力端子１４２1〜１４２8から出力するクロック信号の周波数を８逓倍した８逓倍クロック信号１４５が８逓倍クロック発生回路１４４から供給されている。また、この８逓倍クロック信号１４５は１／８分周回路１４６に入力されて、本来の周波数のクロック信号１４７が出力されるようになっている。
【０００９】
このクロック信号１４７は、前記した直列回路の第１段目の第１のＤ型フリップフロップ回路１４３1の入力端子Ｄに入力されている。第１のＤ型フリップフロップ回路１４３1の出力端子Ｑからは第１のクロック信号１４９1が出力され、第１相のクロック出力端子１４２1に出力されると共に、第２のＤ型フリップフロップ回路１４３2の入力端子Ｄに入力されている。以下同様に、一般に第ｎのＤ型フリップフロップ回路１４３nの出力端子Ｑからは第ｎのクロック信号１４９nが出力され、第ｎ相のクロック出力端子１４２nに出力されると共に、第ｎ＋１のＤ型フリップフロップ回路１４３n+1の入力端子Ｄに入力される。
【００１０】
このような多相クロック生成回路１４１では、第１〜第７のＤ型フリップフロップ回路１４３1〜１４３7が１クロックずつクロック信号をシフトさせてそれぞれ次段のＤ型フリップフロップ回路１４３2〜１４３8に供給している。この結果、第１相〜第８相の８相のクロック出力端子１４２1〜１４２8から、所望の周波数のクロック信号で位相が４５°ずつシフトした第１〜第８のクロック信号１４９1〜１４９8が得られることになる。しかしながら、この提案された多相クロック生成回路では、８逓倍クロック発生回路１４４あるいは一般的にはｎ逓倍クロック発生回路１４４を必要とする。既に説明したようにクロック信号の周波数は極めて高速化しており、このよう状況でその周波数を更にｎ倍に高めることは非常に困難となる場合が多い。
【００１１】
図１５は、このような問題を解決するものとして提案された他の多相クロック分周回路を示したものである。この図１５で図１４と同一部分には同一の符号を付しており、これらの説明は適宜省略する。同じく特開２００１−３１８７３１号公報に示されたこの多相クロック生成回路１６１では、基準クロック発生回路１６２から出力される基準クロック信号１６３を２逓倍回路１６４に入力することによって倍の周波数のクロック信号１６５を作成している。基準クロック信号１６３は最終的に得られる第１相〜第８相の８相のクロック出力端子１４２1〜１４２8と同一の周波数の信号である。２逓倍回路１６４から出力されるクロック信号１６５はｎ／４相クロック回路１６６に入力されるようになっている。ｎ／４相クロック回路１６６における値ｎは相の数である。ここでは８相のクロック信号１４９1〜１４９8が生成されるので、値ｎは８であり、２相クロック回路となる。２相クロック回路１６６は合計で２相となる第１のクロック１６７と第２のクロック１６８を発生させる。第１のクロック１６７に対して第２のクロック１６８は８相のクロック信号１４９1〜１４９8が出力される際の相間の周期（４５°相当）に等しい遅延時間だけずれて出力される。
【００１２】
第１のクロック１６７は第１のインバータ１６９で信号状態を反転され、その出力としての第３のクロック１７２が第３および第７のＤ型フリップフロップ回路１４３3、１４３7のクロック入力端子ＣＫに供給されるようになっている。また、第２のクロック１６８は第２のインバータ１７０で信号状態を反転され、その出力としての第４のクロック１７３が第４および第８のＤ型フリップフロップ回路１４３4、１４３8のクロック入力端子ＣＫに供給されるようになっている。また、反転前の第１のクロック１６７は第１および第５のＤ型フリップフロップ回路１４３1、１４３5のクロック入力端子ＣＫに供給される。反転前の第２のクロック１６８の方は第２および第６のＤ型フリップフロップ回路１４３2、１４３6のクロック入力端子ＣＫに供給される。第２のクロック１６８は更に２分周回路１７５に入力されて２分周されその出力１７６が第１のＤ型フリップフロップ回路１４３1の入力端子Ｄに供給される。第１〜第８のＤ型フリップフロップ回路１４３1〜１４３8は、図１４に示した多相クロック生成回路１４１の場合と同様に直列接続されており、それぞれ対応する出力端子Ｑから第１〜第８のクロック信号１４９1〜１４９8が得られる。
【００１３】
【発明が解決しようとする課題】
この図１５に示した多相クロック生成回路１６１では、ｎ／４相クロック回路１６６における値ｎが“８”の場合（８相の場合）の回路構成を示している。しかし、これらの従来技術では、次のような問題点があった。その問題点は、同一回路で多相クロックの分周数を変化したクロックを出力できないことである。その理由は、シフトレジスタを用いて多相クロックを生成しているためである。シフトレジスタを用いた場合、図１４に示した多相クロック生成回路１４１では、シフトレジスタに供給するクロックは、ｎ相クロックの場合、１／ｎ分周回路によりｎ分周されたクロックを供給する必要がある。また、図１５に示した多相クロック１６１では、ｎ相クロックの場合、ｎ／４相クロック発生回路と２分周回路が必要となる。したがって、同一回路で２分周、４分周、８分周など分周数を自由に切り替えた多相クロックを出力することができない。
【００１４】
図１６は、図１５の提案を基にして、２分周、４分周および８分周の多相クロックを切り替えて生成することのできる多相クロック生成回路を作成した場合を示したものである。この多相クロック生成回路１８１では、図１５に示した多相クロック生成回路１６１におけるＰＬＬ回路に代表される基準クロック発生回路１６２を用意し、これから出力される基準クロック信号をそれぞれ後段の２分周回路部分１８２、４分周回路部分１８３、８分周回路部分１８４に入力する。２分周回路部分１８２は、２分周回路１８０2Aと２逓倍回路１８０2Bおよび図１５に示した残りの回路あるいはこれと対応する回路が配置されている。４分周回路部分１８３は、４分周回路１８０4Aと２逓倍回路１８０4Bおよび図１５に示した残りの回路あるいはこれと対応する回路が配置されている。８分周回路部分１８４は、８分周回路１８０8Aと２逓倍回路１８０8Bおよび図１５に示した残りの回路あるいはこれと対応する回路が配置されている。
【００１５】
これら２分周回路部分１８２、４分周回路部分１８３および８分周回路部分１８４からそれぞれ出力される２分周多相クロック信号１８５、４分周多相クロック信号１８６および８分周多相クロック信号１８７は、セレクタ１８８に入力される。セレクタ１８８には相数選択信号１８９が供給されるようになっており、希望する分周数に対応した多相クロック信号１９０が選択されて出力されることになる。
【００１６】
このように図１５に示した多相クロック生成回路１６１で分周数を変化した多相クロックを選択しようとすると、たとえば図１６に示したような回路構成を採用する必要があり、回路規模が増大してしまうという問題があった。
【００１７】
そこで本発明の目的は、比較的簡単な回路構成で多相クロックの分周比や位相を選択できる多相クロック生成回路を提供することにある。
【００１８】
【課題を解決するための手段】
請求項１記載の発明では、（イ）同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通り（ただし値ｎは正の整数）の基準クロック信号を発生する基準クロック信号発生手段と、（ロ）この基準クロック信号発生手段の発生した任意の基準クロック信号を入力し、これをそれぞれ２分周して位相の１８０°異なるクロック信号を生成する第１の分周手段と、（ハ）この第１の分周手段の分周後のクロック信号と基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第１のクロック選択手段と、（ニ）前段のクロック選択手段の選択したクロック信号を入力し、それぞれ２分周して位相の１８０°異なるクロック信号を生成する第２〜第ｎの分周手段と、（ホ）第２〜第ｎの分周手段のうち該当するものの分周後のクロック信号と基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第２〜第ｎのクロック選択手段と、（ヘ）これら第１〜第ｎのクロック選択手段の選択を制御して第ｎのクロック選択手段から選択されて出力されるクロック信号の分周数を設定するクロック選択手段制御手段とを多相クロック生成回路に具備させる。
【００１９】
すなわち請求項１記載の発明では、基準クロック信号発生手段が同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通り（ただし値ｎは正の整数）の基準クロック信号を発生し、このうちの１つの基準クロックを第１の分周手段が入力してそれぞれ２分周して位相の１８０°異なる２種類のクロック信号を生成する。これらのクロック信号は、第１のクロック選択手段に入力されて、それぞれが基準クロックの１つずつと２者択一で選択される。そして、選択された２通りのクロック信号が第２の分周手段で第１の分周手段と同様にそれぞれを基にして２分周し位相の１８０°異なる２種類のクロック信号を生成する。そして、第２のクロック選択手段がこれらと基準クロックの１つずつと２者択一で選択する。以下同様にｎ段だけ鼠算式に分周とクロックの選択を行う回路構成とする。クロック選択手段制御手段は、要求された分周比に応じて各クロック選択手段が基準クロックを選択するか分周後のクロックを選択するかを制御する。これにより、最終段のクロック選択手段から所望の分周比のクロック信号を得ることができ、かつ複数得られたこれらのクロック信号から所望の位相のものを選択することができる。しかも本発明の場合には、第１段の分周手段が１つの基準クロックを選択し、それ以後は鼠算式に回路構成を拡張しているので、回路構成に無駄がなく、シンプルな回路構成とすることができる。
【００２０】
請求項２記載の発明では、（イ）同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通りの基準クロック信号を発生する基準クロック信号発生手段と、（ロ）この基準クロック信号発生手段の発生した任意の基準クロック信号を入力し、これを２分周したクロック信号を生成する初段分周手段と、（ハ）この初段分周手段の分周したクロック信号を入力し、これをそれぞれ２分周して位相の１８０°異なるクロック信号を生成する第１の分周手段と、（ニ）この第１の分周手段の分周後のクロック信号と基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第１のクロック選択手段と、（ホ）前段のクロック選択手段の選択したクロック信号を入力し、それぞれ２分周して位相の１８０°異なるクロック信号を生成する第２〜第ｎの分周手段と、（ヘ）第２〜第ｎの分周手段のうち該当するものの分周後のクロック信号と基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第２〜第ｎのクロック選択手段と、（ト）これら第１〜第ｎのクロック選択手段の選択を制御して第ｎのクロック選択手段から選択されて出力されるクロック信号の分周数を設定するクロック選択手段制御手段とを多相クロック生成回路に具備させる。
【００２１】
すなわち請求項２記載の発明では、基準クロック信号発生手段が同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通り（ただし値ｎは正の整数）の基準クロック信号を発生し、このうちの１つの基準クロックを初段分周手段に入力して２分周する。この２分周したクロック信号を第１の分周手段が入力してそれぞれ２分周して位相の１８０°異なる２種類のクロック信号を生成する。これらのクロック信号は、第１のクロック選択手段に入力されて、それぞれが基準クロックの１つずつと２者択一で選択される。そして、選択された２通りのクロック信号が第２の分周手段で第１の分周手段と同様にそれぞれを基にして２分周し位相の１８０°異なる２種類のクロック信号を生成する。そして、第２のクロック選択手段がこれらと基準クロックの１つずつと２者択一で選択する。以下同様にｎ段だけ鼠算式に分周とクロックの選択を行う回路構成とする。クロック選択手段制御手段は、要求された分周比に応じて各クロック選択手段が基準クロックを選択するか分周後のクロックを選択するかを制御する。これにより、最終段のクロック選択手段から所望の分周比のクロック信号を得ることができ、かつ複数得られたこれらのクロック信号から所望の位相のものを選択することができる。しかも本発明の場合には、第１段の分周手段以降が鼠算式に回路構成を拡張しているので、回路構成に無駄がなく、シンプルな回路構成とすることができる。また、第１段の分周手段の手前に初段分周手段を配置して第１段の分周手段に入力するクロック信号を基準クロック信号を２分周したものとしたので、簡単に分周数を増加させることができる。
【００２２】
請求項３記載の発明では、請求項１または請求項２記載の多相クロック生成回路で、第１〜第ｎの分周手段はＤ型フリップフロップ回路とインバータによって構成されていることを特徴としている。
【００２３】
すなわち請求項３記載の発明では、第１〜第ｎの分周手段をＤ型フリップフロップ回路とインバータによって構成することで、回路動作の高速化を実現している。
【００２４】
請求項４記載の発明では、請求項３記載の多相クロック生成回路で、分周手段を構成する複数のＤ型フリップフロップ回路のうちのいずれか所定のＤ型フリップフロップ回路の出力データとしてのクロック信号を、この所定のＤ型フリップフロップ回路に入力しているクロックと同一のクロックで再度この分周手段を構成する他のＤ型フリップフロップ回路で取り込み直すように回路が構成されていることを特徴としている。
【００２５】
すなわち請求項４記載の発明では、１相のクロックで取り込んだＤ型フリップフロップ回路の出力データをもう１相のクロック入力で取り込むことは、クロックが高速化しその周期が短くなると非常に困難になるので、Ｄ型フリップフロップ回路を１組ずつ多く配置して高速処理を可能にしている。これにより、多相クロック生成回路の取り扱う基準クロックの高速化を達成することができる。
【００２６】
請求項５記載の発明では、請求項１または請求項２記載の多相クロック生成回路が、クロック選択手段制御手段が設定した分周数に応じて未使用となった分周手段に入力する少なくとも一部のクロックを遮断するクロック遮断手段を具備することを特徴とする
【００２７】
本発明では鼠算式の回路構成で各分周手段等を構成することで消費電力の節約を図っているが、更に請求項５記載の発明では要求された分周比で使用されない回路部分へ入力される少なくとも一部のクロックを遮断するクロック遮断手段を備えることで、更なる消費電力の節約を図っている。
【００２８】
請求項６記載の発明では、請求項１または請求項２記載の多相クロック生成回路で、初段分周手段はＤ型フリップフロップ回路とインバータによって構成されていることを特徴としている。
【００２９】
すなわち請求項６記載の発明では、請求項３記載の発明と同様の観点で、初段分周手段をＤ型フリップフロップ回路とインバータによって構成することで、回路動作の高速化を実現している。
【００３０】
請求項７記載の発明では、請求項１または請求項２記載の多相クロック生成回路で、基準クロック信号発生手段はＰＬＬ回路によって構成されていることを特徴としている。
【００３１】
すなわち請求項７記載の発明では、基準クロック信号発生手段をＰＬＬ回路によって構成することで、出力する基準クロック信号自体の周波数を簡易に変更することができる。
【００３２】
請求項８記載の発明では、請求項１または請求項２記載の多相クロック生成回路で、第１の分周手段の入力する基準クロック信号を任意に選択する基準クロック信号選択手段を具備することを特徴としている。
【００３３】
すなわち請求項８記載の発明では、第１の分周手段の入力する基準クロック信号を任意に選択できるようにして、出力クロックにおいて所望の位相を設定できるようにしている。
【００３４】
請求項９記載の発明では、請求項６記載の多相クロック生成回路が、初段分周手段の入力する基準クロック信号を任意に選択する基準クロック信号選択手段を具備することを特徴としている。
【００３５】
すなわち請求項９記載の発明では、請求項８記載の発明と同様の観点で、初段分周手段の入力する基準クロック信号を任意に選択できるようにして、出力クロックにおいて所望の位相を設定できるようにしている。
【００３６】
【発明の実施の形態】
【００３７】
【実施例】
以下実施例につき本発明を詳細に説明する。
【００３８】
図１は本発明の一実施例における多相クロック生成回路を示したものである。本実施例の多相クロック生成回路２０１は、先の図１６で説明した回路と同様に、８相クロックを８分周、４分周および２分周するようになっている。多相クロック生成回路２０１は、多相クロック信号を発生させるクロック発生回路２０２と、このクロック発生回路２０２の出力するクロック信号を分周する分周回路部２０３と、分周後のクロック信号を選択する最終段クロック選択回路２０４とから構成されている。
【００３９】
このうちのクロック発生回路２０２は、通常、ＰＬＬ回路によって構成される。分周回路部２０３は、クロック発生回路２０２の出力側と最終段クロック選択回路２０４の間に配置されており、クロック発生回路２０２の出力側から最終段クロック選択回路２０４の方向に、第１の分周回路２１１とその出力側を選択する第１のクロック選択回路２１２と、第２の分周回路２１３とその出力側を選択する第２のクロック選択回路２１４と、第３の分周回路２１５とが順に配置されている。第３の分周回路２１５の出力側は最終段クロック選択回路２０４によって選択される。本実施例のクロック発生回路２０２を構成する回路素子は複数個のＤ型フリップフロップ回路と複数個のインバータのみであり、これにより高速動作が可能となっている。
【００４０】
クロック発生回路２０２は、第１〜第８相の基準クロック信号２２１〜２２８を出力するようになっている。このようなクロック発生回路２０２は、たとえばＰＬＬ回路を用いて第１〜第８相の基準クロック信号２２１〜２２８を出力することで実現することができる。ＰＬＬ回路を用いないで同様の回路を作成してもよい。クロック発生回路２０２から出力される第１相の基準クロック信号２２１はそのまま最終段クロック選択回路２０４に入力され、第３の分周回路２１５の第１相用の出力信号２３１と二者択一されて第１のクロック出力端子から第１の出力クロック２４１として出力されるようになっている。第２相の基準クロック信号２２２はそのまま最終段クロック選択回路２０４に入力され、第３の分周回路２１５の第２相用の出力信号２３２と二者択一されて第２のクロック出力端子から第２の出力クロック２４２として出力されるようになっている。以下同様にして、第８相の基準クロック信号２２８はそのまま最終段クロック選択回路２０４に入力され、第３の分周回路２１５の第８相用の出力信号２３８と二者択一されて第８のクロック出力端子から第８出力クロック２４８として出力されるようになっている。
【００４１】
図２は、クロック発生回路から出力される第１〜第８相のクロック信号の波形を示したものである。同図（ａ）は第１相の基準クロック信号２２１を示しており、これが基準となる位相０°のクロック信号である。同図（ｂ）〜（ｈ）は第２〜第８相の基準クロック信号２２２〜２２８を順に示しており、位相が４５°ずつ３１５°までずれている。これら第１〜第８相の基準クロック信号２２１〜２２８の周波数は、クロック発生回路２０２の図示しないＰＬＬ回路等によって、最終的に得られるクロック信号（第１〜第８の出力クロック２４１〜２４８の全部または一部）の周波数に予め調整されている。
【００４２】
すなわち、本実施例の多相クロック生成回路２０１では、図１に示した最終段クロック選択回路２０４が後に説明するようにクロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８をすべて選択すると、図１に示した８相の基準クロック信号２２１〜２２８が第１〜第８の出力クロック２４１〜２４８として、そのまま出力されることになる。これに対して、８分周を行う場合には、クロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８のうちの任意の１相のみを第１の分周回路２１１に与えるようにしている。また、４分周を行う場合には、クロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８のうちの任意の２相を第２の分周回路２１３に与えるようにしている。また、２分周を行う場合には、クロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８のうちの任意の４相を第３の分周回路２１５に与えるようにしている。
【００４３】
図３は、第１の分周回路とその出力側を選択する第１のクロック選択回路を具体的に表わしたものである。第１の分周回路２１１は、第１−１および第１−２のＤ型フリップフロップ回路２５１1、２５１2と第１のインバータ２５２とによって構成されている。第１−１および第１−２のＤ型フリップフロップ回路２５１1、２５１2のクロック入力端子ＣＫには、前記した任意の１相として第７相の基準クロック信号２２７が供給されている。第１−１のＤ型フリップフロップ回路２５１1の入力端子Ｄには、第１−２のＤ型フリップフロップ回路２５１2の出力端子Ｑと第１のインバータ２５２の入力側が接続されている。第１のインバータ２５２の出力側は第１−２のＤ型フリップフロップ回路２５１2の入力端子Ｄに接続されている。
【００４４】
第１のクロック選択回路２１２は、第１−１および第１−２のスイッチ２５３1、２５３2で構成されている。第１−１のスイッチ２５３1は、第４相の基準クロック信号２２４と第１−１のＤ型フリップフロップ回路２５１1の出力端子Ｑから出力される第１の２相クロック信号２５５1を入力して、これらの一方を選択して第１の２相用クロック２５６1として第２の分周回路２１３に送出するようになっている。第１−２のスイッチ２５３2は、第８相の基準クロック信号２２８と第１−２のＤ型フリップフロップ回路２５１2の出力端子Ｑから出力される第１の２相クロック信号２５５2を入力して、これらの一方を選択し第２の２相用クロック２５６2として第２の分周回路２１３に送出するようになっている。
【００４５】
第１の分周回路２１１は、それぞれ第１−１および第１−２のＤ型フリップフロップ回路２５１1、２５１2によって第７相の基準クロック信号２２７を２分周し、互いに位相が１８０°異なる２相用クロック２５５1、２５５2を第１のクロック選択回路２１２に出力するようになっている。
【００４６】
図４は、これに対して第２の分周回路とその出力側を選択する第２のクロック選択回路を具体的に表わしたものである。第２の分周回路２１３は、第２−１〜第２−４のＤ型フリップフロップ回路２６１1〜２６１4と第２〜第４のインバータ２６２〜２６４を備えている。図３に示した第１のクロック選択回路２１２から出力される第１の２相用クロック２５６1は第２−１および第２−３のＤ型フリップフロップ回路２６１1、２６１3のクロック入力端子ＣＫに入力され、第１のクロック選択回路２１２から出力される第２の２相用クロック２５６2は第２−２および第２−４のＤ型フリップフロップ回路２６１2、２６１4のクロック入力端子ＣＫに入力されるようになっている。第２のインバータ２６２は第２−２のＤ型フリップフロップ回路２６１2の出力端子Ｑに入力側を接続され、その出力側を第２−１のＤ型フリップフロップ回路２６１1の入力端子Ｄに接続されている。第３のインバータ２６３は第２−３のＤ型フリップフロップ回路２６１3の出力端子Ｑに入力側を接続され、その出力側を第２−２のＤ型フリップフロップ回路２６１2の入力端子Ｄに接続されている。第４のインバータ２６４は第２−４のＤ型フリップフロップ回路２６１4の出力端子Ｑに入力側を接続され、その出力側を第２−３のＤ型フリップフロップ回路２６１3ならびに第２−４のＤ型フリップフロップ回路２６１4の入力端子Ｄに接続されている。
【００４７】
第２のクロック選択回路２１４は第２−１〜第２−４のスイッチ２６５1〜２６５4で構成されている。第２−１のスイッチ２６５1は、図１のクロック発生回路２０２から出力される第２相の基準クロック信号２２２と第２−１のＤ型フリップフロップ回路２６１1の出力端子Ｑから出力される第１の４相クロック信号２６６1を入力して、これらの一方を選択して第１の４相用クロック２６７1として第３の分周回路２１５（図１）に送出するようになっている。第２−２のスイッチ２６５2は、図１のクロック発生回路２０２から出力される第４相の基準クロック信号２２４と第２−２のＤ型フリップフロップ回路２６１2の出力端子Ｑから出力される第２の４相クロック信号２６６2を入力して、これらの一方を選択して第２の４相用クロック２６７2として第３の分周回路２１５（図１）に送出するようになっている。第２−３のスイッチ２６５3は、図１のクロック発生回路２０２から出力される第６相の基準クロック信号２２６と第２−３のＤ型フリップフロップ回路２６１3の出力端子Ｑから出力される第３の４相クロック信号２６６3を入力して、これらの一方を選択して第３の４相用クロック２６７3として第３の分周回路２１５（図１）に送出するようになっている。第２−４のスイッチ２６５4は、図１のクロック発生回路２０２から出力される第８相の基準クロック信号２２８と第２−４のＤ型フリップフロップ回路２６１4の出力端子Ｑから出力される第４の４相クロック信号２６６4を入力して、これらの一方を選択して第４の４相用クロック２６７4として第３の分周回路２１５（図１）に送出するようになっている。
【００４８】
第２の分周回路２１３は、図３に示した第１のクロック選択回路２１２の選択によって、互いに位相が１８０°異なる２相用クロック２５６1、２５６2を入力して、それぞれを更に２分周し、位相が９０°ずつ異なる４相用クロック２６６1〜２６６4を第２のクロック選択回路２１４に出力するようになっている。
【００４９】
図５は、第３の分周回路とその出力側を選択する最終段クロック選択回路を具体的に表わしたものである。第３の分周回路２１５は、第３−１〜第３−８のＤ型フリップフロップ回路２７１1〜２７１8と第５〜第１１のインバータ２７２〜２７８を備えている。図４に示した第２のクロック選択回路２１４から出力される第１の４相用クロック２６７1は第３−１および第３−５のＤ型フリップフロップ回路２７１1、２７１5のクロック入力端子ＣＫに入力され、第２のクロック選択回路２１４から出力される第２の４相用クロック２６７2は第３−２および第３−６のＤ型フリップフロップ回路２７１2、２７１6のクロック入力端子ＣＫに入力される。同様に、第２のクロック選択回路２１４から出力される第３の４相用クロック２６７3は第３−３および第３−７のＤ型フリップフロップ回路２７１3、２７１7のクロック入力端子ＣＫに入力され、第２のクロック選択回路２１４から出力される第４の４相用クロック２６７4は第３−４および第３−８のＤ型フリップフロップ回路２７１4、２７１8のクロック入力端子ＣＫに入力されるようになっている。
【００５０】
第５のインバータ２７２は第３−２のＤ型フリップフロップ回路２７２2の出力端子Ｑに入力側を接続され、その出力側を第３−１のＤ型フリップフロップ回路２７１1の入力端子Ｄに接続されている。第６のインバータ２７３は第３−３のＤ型フリップフロップ回路２７１3の出力端子Ｑに入力側を接続され、その出力側を第３−２のＤ型フリップフロップ回路２７１2の入力端子Ｄに接続されている。以下同様である。ただし、第１１のインバータ２７８は第３−８のＤ型フリップフロップ回路２７１8の出力端子Ｑに入力側を接続され、その出力側を第３−７のＤ型フリップフロップ回路２７１7の入力端子Ｄならびに第３−８のＤ型フリップフロップ回路２７１8の入力端子Ｄに接続されている。
【００５１】
最終段クロック選択回路２０４は第３−１〜第３−８のスイッチ２７９1〜２７９8で構成されている。第３−１のスイッチ２７９1は、図１のクロック発生回路２０２から出力される第１相の基準クロック信号２２１と第３−１のＤ型フリップフロップ回路２７１1の出力端子Ｑから出力される第１の８相クロック信号２３１を入力して、これらの一方を選択して第１の出力クロック２４１として第１の出力端子２８１に出力するようになっている。第３−２のスイッチ２７９2は、図１のクロック発生回路２０２から出力される第２相の基準クロック信号２２２と第３−２のＤ型フリップフロップ回路２７１2の出力端子Ｑから出力される第２の８相クロック信号２３２を入力して、これらの一方を選択して第２の出力クロック２４２として第２の出力端子２８２に出力するようになっている。以下同様にして、第３−８のスイッチ２７９8は、図１のクロック発生回路２０２から出力される第８相の基準クロック信号２２８と第３−８のＤ型フリップフロップ回路２７１8の出力端子Ｑから出力される第８の８相クロック信号２３８を入力して、これらの一方を選択して第８の出力クロック２４８として第８の出力端子２８８に出力するようになっている。
【００５２】
第３の分周回路２１５は、図４に示した第２のクロック選択回路２１４の選択によって、互いに位相が９０°異なる４相用クロック２６７1〜２６７4を入力して、それぞれを更に２分周し、位相が４５°ずつ異なる８相クロック２３１〜２３８を最終段クロック選択回路２０４に出力するようになっている。
【００５３】
図６は、以上説明した第１および第２のクロック選択回路ならびに最終段クロック選択回路内の各スイッチを制御するスイッチ制御回路とスイッチの１つを表わしたものである。ここでは代表的に第１−１のスイッチ２５３1とスイッチ制御回路３００を説明する。第１および第２のクロック選択回路２１２、２１４、ならびに最終段クロック選択回路２０４の他のスイッチ２５３2、２６５1〜２６５4および２７９1〜２７９8も第１−１のスイッチ２５３1と同一の回路構成をしているので、それらの図示および説明は省略する。
【００５４】
第１−１のスイッチ２５３1は、第１〜第３の２入力ナンド回路３０１〜３０３で構成されている。第１の２入力ナンド回路３０１の第１の入力端子は図１のクロック発生回路２０２から出力される第４相の基準クロック信号２２４を入力するようになっている。第２の２入力ナンド回路３０２の第１の入力端子は第１の２相クロック信号２５５1を入力するようになっている。第１の２入力ナンド回路３０１の第２の入力端子および第２の２入力ナンド回路３０２の第２の入力端子には、スイッチ制御回路３００からそれぞれスイッチオン・オフ制御信号３１１、３１２が供給されるようになっている。第１の２入力ナンド回路３０１の出力と第２の２入力ナンド回路３０２の出力は、第３の２入力ナンド回路３０３の入力となっており、第３の２入力ナンド回路３０３からは第１の２相用クロック２５６1が出力されるようになっている。
【００５５】
スイッチ制御回路３００は、第４相の基準クロック信号２２４を第１の２相用クロック２５６1として出力するときにはスイッチオン・オフ制御信号３１１をハイレベルとし、他方のスイッチオン・オフ制御信号３１２をローレベルとする。これに対して、第１の２相クロック信号２５５1を第１の２相用クロック２５６1として出力するときにはスイッチオン・オフ制御信号３１２をハイレベルとし、スイッチオン・オフ制御信号３１１の方をローレベルにすることになる。クロックを遮断、すなわち第４相の基準クロック信号２２４、第１の２相クロック信号２５５1ともに２５６1へ出力しない場合は、スイッチオン・オフ制御信号３１１、３１２を共にローレベルとする。この場合、２５６1へのクロックは遮断され、ローレベルに固定されたままとなる。スイッチ制御回路３００には第１および第２のクロック選択回路２１２、２１４ならびに最終段クロック選択回路２０４の他のスイッチ２５３2、２６５1〜２６５4および２７９1〜２７９8のためにも図示しない１対ずつのオン・オフ制御信号を与えるようになっており、これにより、多相クロック生成回路２０１から各種の多相クロックを出力させることができる。また、スイッチ制御回路はそれぞれ同一動作をする場合は、回路をひとまとめとすることで回路の簡素化をすることも可能である。
【００５６】
図７は、本実施例の多相クロック生成回路において８分周を行う場合に出力されるクロック信号の波形を示したものである。同図（ａ）が基準クロック信号を示したものである。同図（ｂ）は２分周をした場合の、同図（ｃ）は４分周をした場合の、そして同図（ｄ）は８分周をした場合のクロック信号をそれぞれ示している。
【００５７】
まず、１分周を行う場合には、図１に示した最終段クロック選択回路２０４の第３−１〜第３−８のスイッチ２７９1〜２７９8を図１のクロック発生回路２０２から出力される２２１〜２２８を選択するように制御させ、これらが出力端子２８１〜２８８へ出力される。これにより、図２に示した各位相のそれぞれ位相が４５°異なる基準クロック信号２２１〜２２８が得られる。
【００５８】
なお、１分周を行う場合には、第１のクロック選択回路２１２および第２のクロック選択回路２１４により、第２のクロック分周回路２１３および第３のクロック分周回路２１５へ供給されるクロックを遮断しておくことができる。これにより、無駄な消費電力を生じさせない。
【００５９】
次に２分周を行う場合を説明する。２分周を行うためには第２のクロック選択回路２１４内の第２−１〜第２−４のスイッチ２６５1〜２６５4を、クロック発生回路２０２から出力される４種類の基準クロック信号２２２、２２４、２２６、２２８を選択するように制御させ、これらが第１〜第４の４相用クロック２６７1〜２６７4として第３の分周回路２１５に入力するようにする。そして、これら２分周されたクロック信号２３１〜２３８を最終段クロック選択回路２０４の第３−１〜第３−８のスイッチ２７９1〜２７９8で選択し、出力端子２８１〜２８８へ出力させればよい。これにより、クロック発生回路２０２から出力される基準クロックに対し２分周されたそれぞれ位相が４５°異なる８相クロックが得られる。
【００６０】
なお、２分周を行う場合には、これに使用しない回路部分にクロックを供給しないようにすることで、消費電力を節約することができる。この場合には、第１のクロック選択回路２１２により、第２のクロック分周回路２１３へ供給されるクロックを遮断しておくことにより、無駄な消費電力を生じさせない。
【００６１】
次に４分周を行う場合を説明する。４分周を行うためには第１のクロック選択回路２１２内の第１−１および第１−２のスイッチ２５３1、２５３2を、クロック発生回路２０２から出力される２種類の基準クロック信号２２４、２２８を選択するように制御させ、これらが第１および第２の２相用クロック２５６1、２５６2として第２の分周回路２１３に入力するようにする。そして、更に第２のクロック選択回路２１４内の第２−１〜第２−４のスイッチ２６５1〜２６５4を、第２の分周回路２１３から出力される４相クロック信号２６６1、２６６2、２６６3、２６６4を選択するように制御させ、これらが第１〜第４の４相用クロック２６７1〜２６７4として第３の分周回路２１５に入力するようにする。そして、これらの更に２分周されたクロック信号２３１〜２３８を最終段クロック選択回路２０４の第３−１〜第３−８のスイッチ２７９1〜２７９8で選択し、出力端子２８１〜２８８へ出力させればよい。これにより、クロック発生回路２０２から出力される基準クロックに対し４分周されたそれぞれ位相が４５°異なる８相クロックが得られる。
【００６２】
次に８分周を行う場合を説明する。８分周を行うためには第１の分周回路２１１から順に分周と、それらの分周出力を第１および第２のクロック選択回路２１２、２１４ならびに最終段クロック選択回路２０４で選択するようにスイッチ制御すればよい。これにより、第１の分周回路２１１で１８０°ずつ位相の異なる２分周出力が得られ、これが第２の分周回路２１３で更に２分周されて９０°ずつ位相の異なる４分周出力が得られ、最後に第３の分周回路２１５で更に２分周されて４５°ずつ位相の異なる８分周出力が得られることになる。これにより、第１〜第８の出力端子２８１〜２８８からは図７（ｄ1）〜（ｄ8）に示すようにそれぞれ位相が４５°異なる８分周のクロック信号を出力させることができる。
【００６３】
この例の場合にも、第１のクロック選択回路２１２は、図１のクロック発生回路２０２から出力される第１相〜第８相の基準クロック信号２２１〜２２８のうちの１つのクロック信号（実施例では第７の基準クロック信号２２７）のみを選択しているので、第１の分周回路２１１が８相全部の基準クロック信号２２１〜２２８を選択する場合と比べて消費電力を節約している。
【００６４】
なお、本実施例の多相クロック生成回路２０１で第１〜第８の出力端子２８１〜２８８から出力される８分周のクロック信号の位相を変化させる必要がある場合には、第１の分周回路２１１が入力として選択する基準となる基準クロック信号２２１〜２２８の中から所望のものを選択して入力するようにすればよい。
【００６５】
第１の変形例
【００６６】
図８は本発明の第１の変形例における多相クロック生成回路の概要を表わしたものである。この図８で図１と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この第１の変形例の多相クロック生成回路４０１では、第１の分周回路２１１とクロック発生回路２０２の間に初段分周回路４０２が配置されている。
【００６７】
図９は、初段分周回路とこの次の段に配置された第１の分周回路の部分を具体的に表わしたものである。初段分周回路４０２は、Ｄ型フリップフロップ回路４１１と初段インバータ４１２とによって構成されている。図８のクロック発生回路２０２から出力される第５相の基準クロック信号２２５は、Ｄ型フリップフロップ回路４１１のクロック入力端子ＣＫに入力されるようになっている。また、Ｄ型フリップフロップ回路４１１の出力端子Ｑから出力される初段クロック信号４１３は、初段インバータ４１２を介してＤ型フリップフロップ回路４１１の入力端子Ｄに入力されると共に、第１の分周回路２１１の第１−１および第１−２のＤ型フリップフロップ回路２５１1、２５１2のクロック入力端子ＣＫに入力されるようになっている。
【００６８】
すなわち先の実施例では第１の分周回路２１１が図１のクロック発生回路２０２から第７相の基準クロック信号２２７を入力していたのに対して、第１の変形例では初段分周回路４０２の出力としての初段クロック信号４１３を入力している。このように初段分周回路４０２が多相クロック生成回路４０１の初段部分に存在するので、ここで２分周したクロック信号を更に第１の分周回路２１１以降で分周していくことになり、分周数を図１に示した実施例と比べて増加させることができる。
【００６９】
第２の変形例
【００７０】
図１０は、本発明の第２の変形例における多相クロック生成回路の概要を表わしたものである。図１０で図１と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この第２の変形例の多相クロック生成回路５０１では、第１のクロック選択回路２１２と第２のクロック選択回路２１４の間の第２の分周回路２１３Ａが実施例の図１および図４に示した第２の分周回路２１３よりも複雑な回路構造となっている。
【００７１】
図１１は、第１のクロック選択回路と第２の分周回路とその出力側を選択する第２のクロック選択回路の部分を具体的に表わしたものである。第２の分周回路２１３Ａは、第２−１〜第２−７のＤ型フリップフロップ回路５１１1〜５１１7と第１２〜第１７のインバータ５１２〜５１７を備えている。第１のクロック選択回路２１２から出力される第１の２相用クロック２５６1は第２−１、第２−４および第２−５のＤ型フリップフロップ回路５１１1、５１１4、５１１5のクロック入力端子ＣＫに入力され、第１のクロック選択回路２１２から出力される第２の２相用クロック２５６2は第２−２、第２−３、第２−６および第２−７のＤ型フリップフロップ回路５１１2、５１１3、５１１6、５１１7のクロック入力端子ＣＫに入力されるようになっている。
【００７２】
第１２のインバータ５１２は第２−２のＤ型フリップフロップ回路５１１2の出力端子Ｑに入力側を接続され、その出力側を第２−１のＤ型フリップフロップ回路５１１1の入力端子Ｄに接続されている。第１３のインバータ５１３は第２−３のＤ型フリップフロップ回路５１１3の出力端子Ｑに入力側を接続され、その出力側を第２−２のＤ型フリップフロップ回路５１１2の入力端子Ｄに接続されている。以下同様にして、第１７のインバータ５１７は第２−７のＤ型フリップフロップ回路５１１7の出力端子Ｑに入力側を接続され、その出力側を第２−６のＤ型フリップフロップ回路５１１6および第２−７のＤ型フリップフロップ回路５１１7の入力端子Ｄに接続されている。
【００７３】
第２のクロック選択回路２１４の第２−１のスイッチ２６５1は、図１０のクロック発生回路２０２から出力される第２相の基準クロック信号２２２と第２−１のＤ型フリップフロップ回路５１１1の出力端子Ｑから出力される第１の４相クロック信号５２１1を入力して、これらの一方を選択して第１の４相用クロック２６７1として第３の分周回路２１５（図１０）に送出するようになっている。第２−２のスイッチ２６５2は、図１０のクロック発生回路２０２から出力される第４相の基準クロック信号２２４と第２−３のＤ型フリップフロップ回路５１１3の出力端子Ｑから出力される第２の４相クロック信号５２１2を入力して、これらの一方を選択して第２の４相用クロック２６７2として第３の分周回路２１５（図１０）に送出するようになっている。第２−３のスイッチ２６５3は、図１０のクロック発生回路２０２から出力される第６相の基準クロック信号２２６と第２−５のＤ型フリップフロップ回路５１１5の出力端子Ｑから出力される第３の４相クロック信号５２１3を入力して、これらの一方を選択して第３の４相用クロック２６７3として第３の分周回路２１５（図１０）に送出するようになっている。第２−４のスイッチ２６５4は、図１０のクロック発生回路２０２から出力される第８相の基準クロック信号２２８と第２−７のＤ型フリップフロップ回路５１１7の出力端子Ｑから出力される第４の４相クロック信号５２１4を入力して、これらの一方を選択して第４の４相用クロック２６７4として第３の分周回路２１５（図１０）に送出するようになっている。
【００７４】
このように第２の変形例の多相クロック生成回路５０１では、Ｄ型フリップフロップ回路の個数に関して、第２の分周回路２１３Ａが実施例の図１および図４に示した第２の分周回路２１３の４個よりも３個増えて７個となっている。先の第１の実施例では、第１のクロック選択回路２１２から出力される２相用クロック２５６1、２５６2のうちのある１相のクロックで取り込んだＤ型フリップフロップ回路２６１の出力データをもう１相のクロック入力で取り込むことは、非常に困難となる。これは、分周回路がＧＨｚ以上の高速動作を行う場合には、クロックの周期間隔が非常に短くなるからである。
【００７５】
そこで第２の変形例では、図１１に示したように第２−７のＤ型フリップフロップ回路５１１7からの出力データとしての第４の４相クロック信号５２１4を、第２−７のＤ型フリップフロップ回路５１１7に入力しているクロックとしての２相用クロック２５６2と同一のクロックで再度第２−６のＤ型フリップフロップ回路５１１6で取り込み直している。これにより、動作速度に余裕が生じて、高速動作が可能になる。したがって、第２の変形例の多相クロック生成回路５０１によれば、ＧＨｚ以上の高速クロックの分周を行うことができるという効果を奏することになる。
【００７６】
なお、実施例では第１の分周回路２１１が第７相の基準クロック信号２２７の選択を行ったが、クロック発生回路２０２と第１の分周回路２１１の間に第１相〜第８相の基準クロック信号２２１〜２２８のうちから所望の位相のものを選択するスイッチ回路を配置してもよい。第１の変形例におけるクロック発生回路２０２と初段分周回路４０２の間についても同様である。
【００７７】
更に実施例および変形例ではクロック発生回路２０２が第１相〜第８相の基準クロック信号２２１〜２２８を発生させる場合（２のｎ乗における値ｎが３の場合）を説明したが、値ｎはこれ以外の任意の整数値を採り得ることは当然である。
【００７８】
【発明の効果】
以上説明したように請求項１記載の発明によれば、クロック選択手段制御手段が、要求された分周比に応じて各クロック選択手段が基準クロックを選択するか分周後のクロックを選択するかを制御するので、最終段のクロック選択手段から所望の分周比のクロック信号を得ることができ、かつ複数得られたこれらのクロック信号から所望の位相のものを選択することができる。しかも本発明の場合には、第１段の分周手段が１つの基準クロックを選択し、それ以後は鼠算式に回路構成を拡張しているので、回路構成に無駄がなく、シンプルな回路構成とすることができ、回路規模の縮小と消費電力の節減にも貢献する。また、基準クロック信号の作成にＰＬＬ回路を使用した場合に電圧制御発振器の調整を行う必要なく所望の分周のクロック信号を得ることができるので、ＰＬＬ回路の設計が容易になる。
【００７９】
また、請求項２記載の発明によれば請求項１記載の発明と同様の効果を得ることができるだけでなく、第１段の分周手段の手前に初段分周手段を配置して第１段の分周手段に入力するクロック信号を基準クロック信号を２分周したものとしたので、簡単に分周数を増加させることができる。
【００８０】
更に請求項３または請求項６記載の発明によれば、回路をＤ型フリップフロップ回路とインバータによって構成したので、回路動作の高速化が可能である。
【００８１】
また、請求項４記載の発明によれば、請求項３記載の多相クロック生成回路で、分周手段を構成する複数のＤ型フリップフロップ回路のうちのいずれか所定のＤ型フリップフロップ回路の出力データとしてのクロック信号を、この所定のＤ型フリップフロップ回路に入力しているクロックと同一のクロックで再度この分周手段を構成する他のＤ型フリップフロップ回路で取り込み直すように回路を構成したので、多相クロック生成回路の取り扱う基準クロックの高速化を達成することができる。
【００８２】
更に請求項５記載の発明によれば、クロック選択手段制御手段が設定した分周数に応じて未使用となった分周手段に入力する少なくとも一部のクロックを遮断するクロック遮断手段を具備させたので、更なる低消費電力化を図ることができる。
【００８３】
また、請求項７記載の発明によれば、基準クロック信号発生手段をＰＬＬ回路で構成したので、出力する基準クロック信号自体の周波数を簡易に変更することができる。
【００８４】
更に請求項８または請求項９記載の発明では、最初に入力する基準クロック信号を任意に選択する基準クロック信号選択手段を具備させたので、簡単に所望の位相を設定できるだけでなく、すべての位相の基準クロックを処理する回路部分を備える場合と比べて回路規模の縮小と消費電力の節減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例における多相クロック生成回路の概要を示したブロック図である。
【図２】本実施例でクロック発生回路から出力される第１〜第８相のクロック信号の波形を示した波形図である。
【図３】本実施例の第１の分周回路と第１のクロック選択回路を具体的に表わしたブロック図である。
【図４】本実施例の第２の分周回路と第２のクロック選択回路を具体的に表わしたブロック図である。
【図５】本実施例の第３の分周回路と最終段クロック選択回路を具体的に表わしたブロック図である。
【図６】本実施例の第１および第２のクロック選択回路ならびに最終段クロック選択回路内の各スイッチを制御するスイッチ制御回路とスイッチの１つを表わしたブロック図である。
【図７】本実施例の多相クロック生成回路の各スイッチを制御することで出力されるクロック信号の波形を示した波形図である。
【図８】本発明の第１の変形例における多相クロック生成回路の概要を表わしたブロック図である。
【図９】第１の変形例における初段分周回路とこの次の段に配置された第１の分周回路の部分を具体的に表わしたブロック図である。
【図１０】本発明の第２の変形例における多相クロック生成回路の概要を表わしたブロック図である。
【図１１】第２の変形例で第１のクロック選択回路と第２の分周回路とその出力側を選択する第２のクロック選択回路の部分を具体的に表わしたブロック図である。
【図１２】ＰＬＬ回路を使用した従来の多相クロック生成回路の概要を表わしたブロック図である。
【図１３】図１２に示した回路を改良した従来の多相クロック生成回路の概要を表わしたブロック図である。
【図１４】図１３に示した多相クロック分周回路として従来提案された第１の例を示したブロック図である。
【図１５】図１４に示した回路を改良した従来の多相クロック生成回路の概要を表わしたブロック図である。
【図１６】図１５に示した回路を用いて複数の多相クロックを生成するようにした多相クロック生成回路の概要を表わしたブロック図である。
【符号の説明】
２０１、４０１、５０１ 多相クロック生成回路
２０２ クロック発生回路
２０４ 最終段クロック選択回路
２１１ 第１の分周回路
２１２ 第１のクロック選択回路
２１３、２１３Ａ 第２の分周回路
２１４ 第２のクロック選択回路
２１５ 第３の分周回路
２２１ 第１相の基準クロック信号
２２２ 第２相の基準クロック信号
２２３ 第３相の基準クロック信号
２２４ 第４相の基準クロック信号
２２５ 第５相の基準クロック信号
２２６ 第６相の基準クロック信号
２２７ 第７相の基準クロック信号
２２８ 第８相の基準クロック信号
３００ スイッチ制御回路
４０２ 初段分周回路
【発明の属する技術分野】
本発明は多相クロック信号を生成する多相クロック生成回路に係わり、特に多相クロック信号をクロック信号を分周して生成する多相クロック生成回路に関する。
【０００２】
【従来の技術】
近年のインターネットや各種通信ネットワークの普及に伴って、通信量が爆発的に増加している。膨大な情報量に対応するために、これらの情報を処理するルータやサーバ等の通信装置は、それらを構成する半導体素子あるいは半導体装置（チップ）間あるいは筐体間で大容量の通信が要求されている。このような大容量の通信を実現するためには、通信用ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）における１チャネル当たりの伝送速度を、マルチギガビット相当に高速化した高速シリアル伝送の技術が使用されている。
【０００３】
このような高速シリアル伝送を行う通信用ＬＳＩには、通常の場合、ＣＤＲ（Clock Data Recovery）回路と呼ばれるクロック信号のリカバリのための回路が搭載されており、これを用いてリカバリを行うようになっている。クロックデータのリカバリを実行するためには、受信データからそのデータに同期したクロックを抽出し、データをリタイミングする必要がある。このためＣＤＲ回路では位相が複数に変化した多相クロック信号を予め用意しておくことが必要となる。従来からこのような多相クロック信号はＰＬＬ（Phase Locked Loop）回路を使用して生成している。
【０００４】
図１２は、ＰＬＬ回路の概要を表わしたものである。ＰＬＬ回路１０１は、基準クロック信号１０４と、１／Ｎ分周回路１０５の分周出力１０６を入力してこれらの位相を比較する位相比較回路１０７と、この位相比較回路１０７の比較結果１０８に応じて１／Ｎ分周回路１０５への出力信号１０９の周波数を変化させる電圧制御発振器（ＶＣＯ（Voltage Controlled Oscillator））１１０とから原理的に構成されている。位相比較回路１０７の比較結果１０８としての位相差がなくなった状態で周波数が安定し、基準クロック信号１０４の周波数のＮ倍となる。
【０００５】
このＰＬＬ回路１０１から出力される多相クロック信号１１２をクロックリカバリ回路１１３に供給するようになっている。
【０００６】
ところで、高速伝送用の通信用ＬＳＩでは、シリアルデータの伝送レートを伝送距離や適応装置の状態に応じて切り替えるようにしたものがある。たとえば高速シリアルデータ伝送回路の動作周波数は、６２５ＭＨｚ（メガヘルツ）、１．２５ＧＨｚ（ギガヘルツ）、２．５ＧＨｚといったように非常に広範囲にわたって切り替えるようにしたものがある。このような様々な要求の伝送レートに対応させるためには、図１２に示した多相クロック信号１１２の動作周波数の変化に応じて電圧制御発振器１１０の発振周波数を変化させる必要がある。この場合に、多相クロック信号１１２が前記した例で示したように超高速で動作周波数の変化幅が広範囲になると、安定した性能を得るためのＰＬＬ回路１０１の設計、特に電圧制御発振器１１０の設計が非常に困難になるといった問題があった。
【０００７】
図１３は、このような問題を解決するものとして提案された多相クロック生成回路の概要を表わしたものである。この図１３で図１２と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この提案の多相クロック生成回路１２１は、図１２に示したＰＬＬ回路１０１の出力１２３を多相クロック分周回路１２４に入力して分周し、多相クロック信号１２５を作成して、これをクロックリカバリ回路１１３に供給するようにしている。すなわち、この提案の多相クロック生成回路１２１では、電圧制御発振器１１０をある一定周波数で発振させ、外付けされた多相クロック分周回路１２４で分周後の多相クロック信号１２５を得るようにしている。
【０００８】
図１４は、図１３に示した多相クロック分周回路として従来提案された第１の例を示したものである。特開２００１−３１８７３１号公報に示されたこの多相クロック生成回路１４１は、第１相〜第８相の８相のクロック出力端子１４２1〜１４２8と、これらに対応した第１〜第８のＤ型フリップフロップ回路１４３1〜１４３8からなる直列回路を備えている。第１〜第８のＤ型フリップフロップ回路１４３1〜１４３8のクロック入力端子ＣＫには、第１相〜第８相の８相のクロック出力端子１４２1〜１４２8から出力するクロック信号の周波数を８逓倍した８逓倍クロック信号１４５が８逓倍クロック発生回路１４４から供給されている。また、この８逓倍クロック信号１４５は１／８分周回路１４６に入力されて、本来の周波数のクロック信号１４７が出力されるようになっている。
【０００９】
このクロック信号１４７は、前記した直列回路の第１段目の第１のＤ型フリップフロップ回路１４３1の入力端子Ｄに入力されている。第１のＤ型フリップフロップ回路１４３1の出力端子Ｑからは第１のクロック信号１４９1が出力され、第１相のクロック出力端子１４２1に出力されると共に、第２のＤ型フリップフロップ回路１４３2の入力端子Ｄに入力されている。以下同様に、一般に第ｎのＤ型フリップフロップ回路１４３nの出力端子Ｑからは第ｎのクロック信号１４９nが出力され、第ｎ相のクロック出力端子１４２nに出力されると共に、第ｎ＋１のＤ型フリップフロップ回路１４３n+1の入力端子Ｄに入力される。
【００１０】
このような多相クロック生成回路１４１では、第１〜第７のＤ型フリップフロップ回路１４３1〜１４３7が１クロックずつクロック信号をシフトさせてそれぞれ次段のＤ型フリップフロップ回路１４３2〜１４３8に供給している。この結果、第１相〜第８相の８相のクロック出力端子１４２1〜１４２8から、所望の周波数のクロック信号で位相が４５°ずつシフトした第１〜第８のクロック信号１４９1〜１４９8が得られることになる。しかしながら、この提案された多相クロック生成回路では、８逓倍クロック発生回路１４４あるいは一般的にはｎ逓倍クロック発生回路１４４を必要とする。既に説明したようにクロック信号の周波数は極めて高速化しており、このよう状況でその周波数を更にｎ倍に高めることは非常に困難となる場合が多い。
【００１１】
図１５は、このような問題を解決するものとして提案された他の多相クロック分周回路を示したものである。この図１５で図１４と同一部分には同一の符号を付しており、これらの説明は適宜省略する。同じく特開２００１−３１８７３１号公報に示されたこの多相クロック生成回路１６１では、基準クロック発生回路１６２から出力される基準クロック信号１６３を２逓倍回路１６４に入力することによって倍の周波数のクロック信号１６５を作成している。基準クロック信号１６３は最終的に得られる第１相〜第８相の８相のクロック出力端子１４２1〜１４２8と同一の周波数の信号である。２逓倍回路１６４から出力されるクロック信号１６５はｎ／４相クロック回路１６６に入力されるようになっている。ｎ／４相クロック回路１６６における値ｎは相の数である。ここでは８相のクロック信号１４９1〜１４９8が生成されるので、値ｎは８であり、２相クロック回路となる。２相クロック回路１６６は合計で２相となる第１のクロック１６７と第２のクロック１６８を発生させる。第１のクロック１６７に対して第２のクロック１６８は８相のクロック信号１４９1〜１４９8が出力される際の相間の周期（４５°相当）に等しい遅延時間だけずれて出力される。
【００１２】
第１のクロック１６７は第１のインバータ１６９で信号状態を反転され、その出力としての第３のクロック１７２が第３および第７のＤ型フリップフロップ回路１４３3、１４３7のクロック入力端子ＣＫに供給されるようになっている。また、第２のクロック１６８は第２のインバータ１７０で信号状態を反転され、その出力としての第４のクロック１７３が第４および第８のＤ型フリップフロップ回路１４３4、１４３8のクロック入力端子ＣＫに供給されるようになっている。また、反転前の第１のクロック１６７は第１および第５のＤ型フリップフロップ回路１４３1、１４３5のクロック入力端子ＣＫに供給される。反転前の第２のクロック１６８の方は第２および第６のＤ型フリップフロップ回路１４３2、１４３6のクロック入力端子ＣＫに供給される。第２のクロック１６８は更に２分周回路１７５に入力されて２分周されその出力１７６が第１のＤ型フリップフロップ回路１４３1の入力端子Ｄに供給される。第１〜第８のＤ型フリップフロップ回路１４３1〜１４３8は、図１４に示した多相クロック生成回路１４１の場合と同様に直列接続されており、それぞれ対応する出力端子Ｑから第１〜第８のクロック信号１４９1〜１４９8が得られる。
【００１３】
【発明が解決しようとする課題】
この図１５に示した多相クロック生成回路１６１では、ｎ／４相クロック回路１６６における値ｎが“８”の場合（８相の場合）の回路構成を示している。しかし、これらの従来技術では、次のような問題点があった。その問題点は、同一回路で多相クロックの分周数を変化したクロックを出力できないことである。その理由は、シフトレジスタを用いて多相クロックを生成しているためである。シフトレジスタを用いた場合、図１４に示した多相クロック生成回路１４１では、シフトレジスタに供給するクロックは、ｎ相クロックの場合、１／ｎ分周回路によりｎ分周されたクロックを供給する必要がある。また、図１５に示した多相クロック１６１では、ｎ相クロックの場合、ｎ／４相クロック発生回路と２分周回路が必要となる。したがって、同一回路で２分周、４分周、８分周など分周数を自由に切り替えた多相クロックを出力することができない。
【００１４】
図１６は、図１５の提案を基にして、２分周、４分周および８分周の多相クロックを切り替えて生成することのできる多相クロック生成回路を作成した場合を示したものである。この多相クロック生成回路１８１では、図１５に示した多相クロック生成回路１６１におけるＰＬＬ回路に代表される基準クロック発生回路１６２を用意し、これから出力される基準クロック信号をそれぞれ後段の２分周回路部分１８２、４分周回路部分１８３、８分周回路部分１８４に入力する。２分周回路部分１８２は、２分周回路１８０2Aと２逓倍回路１８０2Bおよび図１５に示した残りの回路あるいはこれと対応する回路が配置されている。４分周回路部分１８３は、４分周回路１８０4Aと２逓倍回路１８０4Bおよび図１５に示した残りの回路あるいはこれと対応する回路が配置されている。８分周回路部分１８４は、８分周回路１８０8Aと２逓倍回路１８０8Bおよび図１５に示した残りの回路あるいはこれと対応する回路が配置されている。
【００１５】
これら２分周回路部分１８２、４分周回路部分１８３および８分周回路部分１８４からそれぞれ出力される２分周多相クロック信号１８５、４分周多相クロック信号１８６および８分周多相クロック信号１８７は、セレクタ１８８に入力される。セレクタ１８８には相数選択信号１８９が供給されるようになっており、希望する分周数に対応した多相クロック信号１９０が選択されて出力されることになる。
【００１６】
このように図１５に示した多相クロック生成回路１６１で分周数を変化した多相クロックを選択しようとすると、たとえば図１６に示したような回路構成を採用する必要があり、回路規模が増大してしまうという問題があった。
【００１７】
そこで本発明の目的は、比較的簡単な回路構成で多相クロックの分周比や位相を選択できる多相クロック生成回路を提供することにある。
【００１８】
【課題を解決するための手段】
請求項１記載の発明では、（イ）同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通り（ただし値ｎは正の整数）の基準クロック信号を発生する基準クロック信号発生手段と、（ロ）この基準クロック信号発生手段の発生した任意の基準クロック信号を入力し、これをそれぞれ２分周して位相の１８０°異なるクロック信号を生成する第１の分周手段と、（ハ）この第１の分周手段の分周後のクロック信号と基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第１のクロック選択手段と、（ニ）前段のクロック選択手段の選択したクロック信号を入力し、それぞれ２分周して位相の１８０°異なるクロック信号を生成する第２〜第ｎの分周手段と、（ホ）第２〜第ｎの分周手段のうち該当するものの分周後のクロック信号と基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第２〜第ｎのクロック選択手段と、（ヘ）これら第１〜第ｎのクロック選択手段の選択を制御して第ｎのクロック選択手段から選択されて出力されるクロック信号の分周数を設定するクロック選択手段制御手段とを多相クロック生成回路に具備させる。
【００１９】
すなわち請求項１記載の発明では、基準クロック信号発生手段が同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通り（ただし値ｎは正の整数）の基準クロック信号を発生し、このうちの１つの基準クロックを第１の分周手段が入力してそれぞれ２分周して位相の１８０°異なる２種類のクロック信号を生成する。これらのクロック信号は、第１のクロック選択手段に入力されて、それぞれが基準クロックの１つずつと２者択一で選択される。そして、選択された２通りのクロック信号が第２の分周手段で第１の分周手段と同様にそれぞれを基にして２分周し位相の１８０°異なる２種類のクロック信号を生成する。そして、第２のクロック選択手段がこれらと基準クロックの１つずつと２者択一で選択する。以下同様にｎ段だけ鼠算式に分周とクロックの選択を行う回路構成とする。クロック選択手段制御手段は、要求された分周比に応じて各クロック選択手段が基準クロックを選択するか分周後のクロックを選択するかを制御する。これにより、最終段のクロック選択手段から所望の分周比のクロック信号を得ることができ、かつ複数得られたこれらのクロック信号から所望の位相のものを選択することができる。しかも本発明の場合には、第１段の分周手段が１つの基準クロックを選択し、それ以後は鼠算式に回路構成を拡張しているので、回路構成に無駄がなく、シンプルな回路構成とすることができる。
【００２０】
請求項２記載の発明では、（イ）同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通りの基準クロック信号を発生する基準クロック信号発生手段と、（ロ）この基準クロック信号発生手段の発生した任意の基準クロック信号を入力し、これを２分周したクロック信号を生成する初段分周手段と、（ハ）この初段分周手段の分周したクロック信号を入力し、これをそれぞれ２分周して位相の１８０°異なるクロック信号を生成する第１の分周手段と、（ニ）この第１の分周手段の分周後のクロック信号と基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第１のクロック選択手段と、（ホ）前段のクロック選択手段の選択したクロック信号を入力し、それぞれ２分周して位相の１８０°異なるクロック信号を生成する第２〜第ｎの分周手段と、（ヘ）第２〜第ｎの分周手段のうち該当するものの分周後のクロック信号と基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第２〜第ｎのクロック選択手段と、（ト）これら第１〜第ｎのクロック選択手段の選択を制御して第ｎのクロック選択手段から選択されて出力されるクロック信号の分周数を設定するクロック選択手段制御手段とを多相クロック生成回路に具備させる。
【００２１】
すなわち請求項２記載の発明では、基準クロック信号発生手段が同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通り（ただし値ｎは正の整数）の基準クロック信号を発生し、このうちの１つの基準クロックを初段分周手段に入力して２分周する。この２分周したクロック信号を第１の分周手段が入力してそれぞれ２分周して位相の１８０°異なる２種類のクロック信号を生成する。これらのクロック信号は、第１のクロック選択手段に入力されて、それぞれが基準クロックの１つずつと２者択一で選択される。そして、選択された２通りのクロック信号が第２の分周手段で第１の分周手段と同様にそれぞれを基にして２分周し位相の１８０°異なる２種類のクロック信号を生成する。そして、第２のクロック選択手段がこれらと基準クロックの１つずつと２者択一で選択する。以下同様にｎ段だけ鼠算式に分周とクロックの選択を行う回路構成とする。クロック選択手段制御手段は、要求された分周比に応じて各クロック選択手段が基準クロックを選択するか分周後のクロックを選択するかを制御する。これにより、最終段のクロック選択手段から所望の分周比のクロック信号を得ることができ、かつ複数得られたこれらのクロック信号から所望の位相のものを選択することができる。しかも本発明の場合には、第１段の分周手段以降が鼠算式に回路構成を拡張しているので、回路構成に無駄がなく、シンプルな回路構成とすることができる。また、第１段の分周手段の手前に初段分周手段を配置して第１段の分周手段に入力するクロック信号を基準クロック信号を２分周したものとしたので、簡単に分周数を増加させることができる。
【００２２】
請求項３記載の発明では、請求項１または請求項２記載の多相クロック生成回路で、第１〜第ｎの分周手段はＤ型フリップフロップ回路とインバータによって構成されていることを特徴としている。
【００２３】
すなわち請求項３記載の発明では、第１〜第ｎの分周手段をＤ型フリップフロップ回路とインバータによって構成することで、回路動作の高速化を実現している。
【００２４】
請求項４記載の発明では、請求項３記載の多相クロック生成回路で、分周手段を構成する複数のＤ型フリップフロップ回路のうちのいずれか所定のＤ型フリップフロップ回路の出力データとしてのクロック信号を、この所定のＤ型フリップフロップ回路に入力しているクロックと同一のクロックで再度この分周手段を構成する他のＤ型フリップフロップ回路で取り込み直すように回路が構成されていることを特徴としている。
【００２５】
すなわち請求項４記載の発明では、１相のクロックで取り込んだＤ型フリップフロップ回路の出力データをもう１相のクロック入力で取り込むことは、クロックが高速化しその周期が短くなると非常に困難になるので、Ｄ型フリップフロップ回路を１組ずつ多く配置して高速処理を可能にしている。これにより、多相クロック生成回路の取り扱う基準クロックの高速化を達成することができる。
【００２６】
請求項５記載の発明では、請求項１または請求項２記載の多相クロック生成回路が、クロック選択手段制御手段が設定した分周数に応じて未使用となった分周手段に入力する少なくとも一部のクロックを遮断するクロック遮断手段を具備することを特徴とする
【００２７】
本発明では鼠算式の回路構成で各分周手段等を構成することで消費電力の節約を図っているが、更に請求項５記載の発明では要求された分周比で使用されない回路部分へ入力される少なくとも一部のクロックを遮断するクロック遮断手段を備えることで、更なる消費電力の節約を図っている。
【００２８】
請求項６記載の発明では、請求項１または請求項２記載の多相クロック生成回路で、初段分周手段はＤ型フリップフロップ回路とインバータによって構成されていることを特徴としている。
【００２９】
すなわち請求項６記載の発明では、請求項３記載の発明と同様の観点で、初段分周手段をＤ型フリップフロップ回路とインバータによって構成することで、回路動作の高速化を実現している。
【００３０】
請求項７記載の発明では、請求項１または請求項２記載の多相クロック生成回路で、基準クロック信号発生手段はＰＬＬ回路によって構成されていることを特徴としている。
【００３１】
すなわち請求項７記載の発明では、基準クロック信号発生手段をＰＬＬ回路によって構成することで、出力する基準クロック信号自体の周波数を簡易に変更することができる。
【００３２】
請求項８記載の発明では、請求項１または請求項２記載の多相クロック生成回路で、第１の分周手段の入力する基準クロック信号を任意に選択する基準クロック信号選択手段を具備することを特徴としている。
【００３３】
すなわち請求項８記載の発明では、第１の分周手段の入力する基準クロック信号を任意に選択できるようにして、出力クロックにおいて所望の位相を設定できるようにしている。
【００３４】
請求項９記載の発明では、請求項６記載の多相クロック生成回路が、初段分周手段の入力する基準クロック信号を任意に選択する基準クロック信号選択手段を具備することを特徴としている。
【００３５】
すなわち請求項９記載の発明では、請求項８記載の発明と同様の観点で、初段分周手段の入力する基準クロック信号を任意に選択できるようにして、出力クロックにおいて所望の位相を設定できるようにしている。
【００３６】
【発明の実施の形態】
【００３７】
【実施例】
以下実施例につき本発明を詳細に説明する。
【００３８】
図１は本発明の一実施例における多相クロック生成回路を示したものである。本実施例の多相クロック生成回路２０１は、先の図１６で説明した回路と同様に、８相クロックを８分周、４分周および２分周するようになっている。多相クロック生成回路２０１は、多相クロック信号を発生させるクロック発生回路２０２と、このクロック発生回路２０２の出力するクロック信号を分周する分周回路部２０３と、分周後のクロック信号を選択する最終段クロック選択回路２０４とから構成されている。
【００３９】
このうちのクロック発生回路２０２は、通常、ＰＬＬ回路によって構成される。分周回路部２０３は、クロック発生回路２０２の出力側と最終段クロック選択回路２０４の間に配置されており、クロック発生回路２０２の出力側から最終段クロック選択回路２０４の方向に、第１の分周回路２１１とその出力側を選択する第１のクロック選択回路２１２と、第２の分周回路２１３とその出力側を選択する第２のクロック選択回路２１４と、第３の分周回路２１５とが順に配置されている。第３の分周回路２１５の出力側は最終段クロック選択回路２０４によって選択される。本実施例のクロック発生回路２０２を構成する回路素子は複数個のＤ型フリップフロップ回路と複数個のインバータのみであり、これにより高速動作が可能となっている。
【００４０】
クロック発生回路２０２は、第１〜第８相の基準クロック信号２２１〜２２８を出力するようになっている。このようなクロック発生回路２０２は、たとえばＰＬＬ回路を用いて第１〜第８相の基準クロック信号２２１〜２２８を出力することで実現することができる。ＰＬＬ回路を用いないで同様の回路を作成してもよい。クロック発生回路２０２から出力される第１相の基準クロック信号２２１はそのまま最終段クロック選択回路２０４に入力され、第３の分周回路２１５の第１相用の出力信号２３１と二者択一されて第１のクロック出力端子から第１の出力クロック２４１として出力されるようになっている。第２相の基準クロック信号２２２はそのまま最終段クロック選択回路２０４に入力され、第３の分周回路２１５の第２相用の出力信号２３２と二者択一されて第２のクロック出力端子から第２の出力クロック２４２として出力されるようになっている。以下同様にして、第８相の基準クロック信号２２８はそのまま最終段クロック選択回路２０４に入力され、第３の分周回路２１５の第８相用の出力信号２３８と二者択一されて第８のクロック出力端子から第８出力クロック２４８として出力されるようになっている。
【００４１】
図２は、クロック発生回路から出力される第１〜第８相のクロック信号の波形を示したものである。同図（ａ）は第１相の基準クロック信号２２１を示しており、これが基準となる位相０°のクロック信号である。同図（ｂ）〜（ｈ）は第２〜第８相の基準クロック信号２２２〜２２８を順に示しており、位相が４５°ずつ３１５°までずれている。これら第１〜第８相の基準クロック信号２２１〜２２８の周波数は、クロック発生回路２０２の図示しないＰＬＬ回路等によって、最終的に得られるクロック信号（第１〜第８の出力クロック２４１〜２４８の全部または一部）の周波数に予め調整されている。
【００４２】
すなわち、本実施例の多相クロック生成回路２０１では、図１に示した最終段クロック選択回路２０４が後に説明するようにクロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８をすべて選択すると、図１に示した８相の基準クロック信号２２１〜２２８が第１〜第８の出力クロック２４１〜２４８として、そのまま出力されることになる。これに対して、８分周を行う場合には、クロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８のうちの任意の１相のみを第１の分周回路２１１に与えるようにしている。また、４分周を行う場合には、クロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８のうちの任意の２相を第２の分周回路２１３に与えるようにしている。また、２分周を行う場合には、クロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８のうちの任意の４相を第３の分周回路２１５に与えるようにしている。
【００４３】
図３は、第１の分周回路とその出力側を選択する第１のクロック選択回路を具体的に表わしたものである。第１の分周回路２１１は、第１−１および第１−２のＤ型フリップフロップ回路２５１1、２５１2と第１のインバータ２５２とによって構成されている。第１−１および第１−２のＤ型フリップフロップ回路２５１1、２５１2のクロック入力端子ＣＫには、前記した任意の１相として第７相の基準クロック信号２２７が供給されている。第１−１のＤ型フリップフロップ回路２５１1の入力端子Ｄには、第１−２のＤ型フリップフロップ回路２５１2の出力端子Ｑと第１のインバータ２５２の入力側が接続されている。第１のインバータ２５２の出力側は第１−２のＤ型フリップフロップ回路２５１2の入力端子Ｄに接続されている。
【００４４】
第１のクロック選択回路２１２は、第１−１および第１−２のスイッチ２５３1、２５３2で構成されている。第１−１のスイッチ２５３1は、第４相の基準クロック信号２２４と第１−１のＤ型フリップフロップ回路２５１1の出力端子Ｑから出力される第１の２相クロック信号２５５1を入力して、これらの一方を選択して第１の２相用クロック２５６1として第２の分周回路２１３に送出するようになっている。第１−２のスイッチ２５３2は、第８相の基準クロック信号２２８と第１−２のＤ型フリップフロップ回路２５１2の出力端子Ｑから出力される第１の２相クロック信号２５５2を入力して、これらの一方を選択し第２の２相用クロック２５６2として第２の分周回路２１３に送出するようになっている。
【００４５】
第１の分周回路２１１は、それぞれ第１−１および第１−２のＤ型フリップフロップ回路２５１1、２５１2によって第７相の基準クロック信号２２７を２分周し、互いに位相が１８０°異なる２相用クロック２５５1、２５５2を第１のクロック選択回路２１２に出力するようになっている。
【００４６】
図４は、これに対して第２の分周回路とその出力側を選択する第２のクロック選択回路を具体的に表わしたものである。第２の分周回路２１３は、第２−１〜第２−４のＤ型フリップフロップ回路２６１1〜２６１4と第２〜第４のインバータ２６２〜２６４を備えている。図３に示した第１のクロック選択回路２１２から出力される第１の２相用クロック２５６1は第２−１および第２−３のＤ型フリップフロップ回路２６１1、２６１3のクロック入力端子ＣＫに入力され、第１のクロック選択回路２１２から出力される第２の２相用クロック２５６2は第２−２および第２−４のＤ型フリップフロップ回路２６１2、２６１4のクロック入力端子ＣＫに入力されるようになっている。第２のインバータ２６２は第２−２のＤ型フリップフロップ回路２６１2の出力端子Ｑに入力側を接続され、その出力側を第２−１のＤ型フリップフロップ回路２６１1の入力端子Ｄに接続されている。第３のインバータ２６３は第２−３のＤ型フリップフロップ回路２６１3の出力端子Ｑに入力側を接続され、その出力側を第２−２のＤ型フリップフロップ回路２６１2の入力端子Ｄに接続されている。第４のインバータ２６４は第２−４のＤ型フリップフロップ回路２６１4の出力端子Ｑに入力側を接続され、その出力側を第２−３のＤ型フリップフロップ回路２６１3ならびに第２−４のＤ型フリップフロップ回路２６１4の入力端子Ｄに接続されている。
【００４７】
第２のクロック選択回路２１４は第２−１〜第２−４のスイッチ２６５1〜２６５4で構成されている。第２−１のスイッチ２６５1は、図１のクロック発生回路２０２から出力される第２相の基準クロック信号２２２と第２−１のＤ型フリップフロップ回路２６１1の出力端子Ｑから出力される第１の４相クロック信号２６６1を入力して、これらの一方を選択して第１の４相用クロック２６７1として第３の分周回路２１５（図１）に送出するようになっている。第２−２のスイッチ２６５2は、図１のクロック発生回路２０２から出力される第４相の基準クロック信号２２４と第２−２のＤ型フリップフロップ回路２６１2の出力端子Ｑから出力される第２の４相クロック信号２６６2を入力して、これらの一方を選択して第２の４相用クロック２６７2として第３の分周回路２１５（図１）に送出するようになっている。第２−３のスイッチ２６５3は、図１のクロック発生回路２０２から出力される第６相の基準クロック信号２２６と第２−３のＤ型フリップフロップ回路２６１3の出力端子Ｑから出力される第３の４相クロック信号２６６3を入力して、これらの一方を選択して第３の４相用クロック２６７3として第３の分周回路２１５（図１）に送出するようになっている。第２−４のスイッチ２６５4は、図１のクロック発生回路２０２から出力される第８相の基準クロック信号２２８と第２−４のＤ型フリップフロップ回路２６１4の出力端子Ｑから出力される第４の４相クロック信号２６６4を入力して、これらの一方を選択して第４の４相用クロック２６７4として第３の分周回路２１５（図１）に送出するようになっている。
【００４８】
第２の分周回路２１３は、図３に示した第１のクロック選択回路２１２の選択によって、互いに位相が１８０°異なる２相用クロック２５６1、２５６2を入力して、それぞれを更に２分周し、位相が９０°ずつ異なる４相用クロック２６６1〜２６６4を第２のクロック選択回路２１４に出力するようになっている。
【００４９】
図５は、第３の分周回路とその出力側を選択する最終段クロック選択回路を具体的に表わしたものである。第３の分周回路２１５は、第３−１〜第３−８のＤ型フリップフロップ回路２７１1〜２７１8と第５〜第１１のインバータ２７２〜２７８を備えている。図４に示した第２のクロック選択回路２１４から出力される第１の４相用クロック２６７1は第３−１および第３−５のＤ型フリップフロップ回路２７１1、２７１5のクロック入力端子ＣＫに入力され、第２のクロック選択回路２１４から出力される第２の４相用クロック２６７2は第３−２および第３−６のＤ型フリップフロップ回路２７１2、２７１6のクロック入力端子ＣＫに入力される。同様に、第２のクロック選択回路２１４から出力される第３の４相用クロック２６７3は第３−３および第３−７のＤ型フリップフロップ回路２７１3、２７１7のクロック入力端子ＣＫに入力され、第２のクロック選択回路２１４から出力される第４の４相用クロック２６７4は第３−４および第３−８のＤ型フリップフロップ回路２７１4、２７１8のクロック入力端子ＣＫに入力されるようになっている。
【００５０】
第５のインバータ２７２は第３−２のＤ型フリップフロップ回路２７２2の出力端子Ｑに入力側を接続され、その出力側を第３−１のＤ型フリップフロップ回路２７１1の入力端子Ｄに接続されている。第６のインバータ２７３は第３−３のＤ型フリップフロップ回路２７１3の出力端子Ｑに入力側を接続され、その出力側を第３−２のＤ型フリップフロップ回路２７１2の入力端子Ｄに接続されている。以下同様である。ただし、第１１のインバータ２７８は第３−８のＤ型フリップフロップ回路２７１8の出力端子Ｑに入力側を接続され、その出力側を第３−７のＤ型フリップフロップ回路２７１7の入力端子Ｄならびに第３−８のＤ型フリップフロップ回路２７１8の入力端子Ｄに接続されている。
【００５１】
最終段クロック選択回路２０４は第３−１〜第３−８のスイッチ２７９1〜２７９8で構成されている。第３−１のスイッチ２７９1は、図１のクロック発生回路２０２から出力される第１相の基準クロック信号２２１と第３−１のＤ型フリップフロップ回路２７１1の出力端子Ｑから出力される第１の８相クロック信号２３１を入力して、これらの一方を選択して第１の出力クロック２４１として第１の出力端子２８１に出力するようになっている。第３−２のスイッチ２７９2は、図１のクロック発生回路２０２から出力される第２相の基準クロック信号２２２と第３−２のＤ型フリップフロップ回路２７１2の出力端子Ｑから出力される第２の８相クロック信号２３２を入力して、これらの一方を選択して第２の出力クロック２４２として第２の出力端子２８２に出力するようになっている。以下同様にして、第３−８のスイッチ２７９8は、図１のクロック発生回路２０２から出力される第８相の基準クロック信号２２８と第３−８のＤ型フリップフロップ回路２７１8の出力端子Ｑから出力される第８の８相クロック信号２３８を入力して、これらの一方を選択して第８の出力クロック２４８として第８の出力端子２８８に出力するようになっている。
【００５２】
第３の分周回路２１５は、図４に示した第２のクロック選択回路２１４の選択によって、互いに位相が９０°異なる４相用クロック２６７1〜２６７4を入力して、それぞれを更に２分周し、位相が４５°ずつ異なる８相クロック２３１〜２３８を最終段クロック選択回路２０４に出力するようになっている。
【００５３】
図６は、以上説明した第１および第２のクロック選択回路ならびに最終段クロック選択回路内の各スイッチを制御するスイッチ制御回路とスイッチの１つを表わしたものである。ここでは代表的に第１−１のスイッチ２５３1とスイッチ制御回路３００を説明する。第１および第２のクロック選択回路２１２、２１４、ならびに最終段クロック選択回路２０４の他のスイッチ２５３2、２６５1〜２６５4および２７９1〜２７９8も第１−１のスイッチ２５３1と同一の回路構成をしているので、それらの図示および説明は省略する。
【００５４】
第１−１のスイッチ２５３1は、第１〜第３の２入力ナンド回路３０１〜３０３で構成されている。第１の２入力ナンド回路３０１の第１の入力端子は図１のクロック発生回路２０２から出力される第４相の基準クロック信号２２４を入力するようになっている。第２の２入力ナンド回路３０２の第１の入力端子は第１の２相クロック信号２５５1を入力するようになっている。第１の２入力ナンド回路３０１の第２の入力端子および第２の２入力ナンド回路３０２の第２の入力端子には、スイッチ制御回路３００からそれぞれスイッチオン・オフ制御信号３１１、３１２が供給されるようになっている。第１の２入力ナンド回路３０１の出力と第２の２入力ナンド回路３０２の出力は、第３の２入力ナンド回路３０３の入力となっており、第３の２入力ナンド回路３０３からは第１の２相用クロック２５６1が出力されるようになっている。
【００５５】
スイッチ制御回路３００は、第４相の基準クロック信号２２４を第１の２相用クロック２５６1として出力するときにはスイッチオン・オフ制御信号３１１をハイレベルとし、他方のスイッチオン・オフ制御信号３１２をローレベルとする。これに対して、第１の２相クロック信号２５５1を第１の２相用クロック２５６1として出力するときにはスイッチオン・オフ制御信号３１２をハイレベルとし、スイッチオン・オフ制御信号３１１の方をローレベルにすることになる。クロックを遮断、すなわち第４相の基準クロック信号２２４、第１の２相クロック信号２５５1ともに２５６1へ出力しない場合は、スイッチオン・オフ制御信号３１１、３１２を共にローレベルとする。この場合、２５６1へのクロックは遮断され、ローレベルに固定されたままとなる。スイッチ制御回路３００には第１および第２のクロック選択回路２１２、２１４ならびに最終段クロック選択回路２０４の他のスイッチ２５３2、２６５1〜２６５4および２７９1〜２７９8のためにも図示しない１対ずつのオン・オフ制御信号を与えるようになっており、これにより、多相クロック生成回路２０１から各種の多相クロックを出力させることができる。また、スイッチ制御回路はそれぞれ同一動作をする場合は、回路をひとまとめとすることで回路の簡素化をすることも可能である。
【００５６】
図７は、本実施例の多相クロック生成回路において８分周を行う場合に出力されるクロック信号の波形を示したものである。同図（ａ）が基準クロック信号を示したものである。同図（ｂ）は２分周をした場合の、同図（ｃ）は４分周をした場合の、そして同図（ｄ）は８分周をした場合のクロック信号をそれぞれ示している。
【００５７】
まず、１分周を行う場合には、図１に示した最終段クロック選択回路２０４の第３−１〜第３−８のスイッチ２７９1〜２７９8を図１のクロック発生回路２０２から出力される２２１〜２２８を選択するように制御させ、これらが出力端子２８１〜２８８へ出力される。これにより、図２に示した各位相のそれぞれ位相が４５°異なる基準クロック信号２２１〜２２８が得られる。
【００５８】
なお、１分周を行う場合には、第１のクロック選択回路２１２および第２のクロック選択回路２１４により、第２のクロック分周回路２１３および第３のクロック分周回路２１５へ供給されるクロックを遮断しておくことができる。これにより、無駄な消費電力を生じさせない。
【００５９】
次に２分周を行う場合を説明する。２分周を行うためには第２のクロック選択回路２１４内の第２−１〜第２−４のスイッチ２６５1〜２６５4を、クロック発生回路２０２から出力される４種類の基準クロック信号２２２、２２４、２２６、２２８を選択するように制御させ、これらが第１〜第４の４相用クロック２６７1〜２６７4として第３の分周回路２１５に入力するようにする。そして、これら２分周されたクロック信号２３１〜２３８を最終段クロック選択回路２０４の第３−１〜第３−８のスイッチ２７９1〜２７９8で選択し、出力端子２８１〜２８８へ出力させればよい。これにより、クロック発生回路２０２から出力される基準クロックに対し２分周されたそれぞれ位相が４５°異なる８相クロックが得られる。
【００６０】
なお、２分周を行う場合には、これに使用しない回路部分にクロックを供給しないようにすることで、消費電力を節約することができる。この場合には、第１のクロック選択回路２１２により、第２のクロック分周回路２１３へ供給されるクロックを遮断しておくことにより、無駄な消費電力を生じさせない。
【００６１】
次に４分周を行う場合を説明する。４分周を行うためには第１のクロック選択回路２１２内の第１−１および第１−２のスイッチ２５３1、２５３2を、クロック発生回路２０２から出力される２種類の基準クロック信号２２４、２２８を選択するように制御させ、これらが第１および第２の２相用クロック２５６1、２５６2として第２の分周回路２１３に入力するようにする。そして、更に第２のクロック選択回路２１４内の第２−１〜第２−４のスイッチ２６５1〜２６５4を、第２の分周回路２１３から出力される４相クロック信号２６６1、２６６2、２６６3、２６６4を選択するように制御させ、これらが第１〜第４の４相用クロック２６７1〜２６７4として第３の分周回路２１５に入力するようにする。そして、これらの更に２分周されたクロック信号２３１〜２３８を最終段クロック選択回路２０４の第３−１〜第３−８のスイッチ２７９1〜２７９8で選択し、出力端子２８１〜２８８へ出力させればよい。これにより、クロック発生回路２０２から出力される基準クロックに対し４分周されたそれぞれ位相が４５°異なる８相クロックが得られる。
【００６２】
次に８分周を行う場合を説明する。８分周を行うためには第１の分周回路２１１から順に分周と、それらの分周出力を第１および第２のクロック選択回路２１２、２１４ならびに最終段クロック選択回路２０４で選択するようにスイッチ制御すればよい。これにより、第１の分周回路２１１で１８０°ずつ位相の異なる２分周出力が得られ、これが第２の分周回路２１３で更に２分周されて９０°ずつ位相の異なる４分周出力が得られ、最後に第３の分周回路２１５で更に２分周されて４５°ずつ位相の異なる８分周出力が得られることになる。これにより、第１〜第８の出力端子２８１〜２８８からは図７（ｄ1）〜（ｄ8）に示すようにそれぞれ位相が４５°異なる８分周のクロック信号を出力させることができる。
【００６３】
この例の場合にも、第１のクロック選択回路２１２は、図１のクロック発生回路２０２から出力される第１相〜第８相の基準クロック信号２２１〜２２８のうちの１つのクロック信号（実施例では第７の基準クロック信号２２７）のみを選択しているので、第１の分周回路２１１が８相全部の基準クロック信号２２１〜２２８を選択する場合と比べて消費電力を節約している。
【００６４】
なお、本実施例の多相クロック生成回路２０１で第１〜第８の出力端子２８１〜２８８から出力される８分周のクロック信号の位相を変化させる必要がある場合には、第１の分周回路２１１が入力として選択する基準となる基準クロック信号２２１〜２２８の中から所望のものを選択して入力するようにすればよい。
【００６５】
第１の変形例
【００６６】
図８は本発明の第１の変形例における多相クロック生成回路の概要を表わしたものである。この図８で図１と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この第１の変形例の多相クロック生成回路４０１では、第１の分周回路２１１とクロック発生回路２０２の間に初段分周回路４０２が配置されている。
【００６７】
図９は、初段分周回路とこの次の段に配置された第１の分周回路の部分を具体的に表わしたものである。初段分周回路４０２は、Ｄ型フリップフロップ回路４１１と初段インバータ４１２とによって構成されている。図８のクロック発生回路２０２から出力される第５相の基準クロック信号２２５は、Ｄ型フリップフロップ回路４１１のクロック入力端子ＣＫに入力されるようになっている。また、Ｄ型フリップフロップ回路４１１の出力端子Ｑから出力される初段クロック信号４１３は、初段インバータ４１２を介してＤ型フリップフロップ回路４１１の入力端子Ｄに入力されると共に、第１の分周回路２１１の第１−１および第１−２のＤ型フリップフロップ回路２５１1、２５１2のクロック入力端子ＣＫに入力されるようになっている。
【００６８】
すなわち先の実施例では第１の分周回路２１１が図１のクロック発生回路２０２から第７相の基準クロック信号２２７を入力していたのに対して、第１の変形例では初段分周回路４０２の出力としての初段クロック信号４１３を入力している。このように初段分周回路４０２が多相クロック生成回路４０１の初段部分に存在するので、ここで２分周したクロック信号を更に第１の分周回路２１１以降で分周していくことになり、分周数を図１に示した実施例と比べて増加させることができる。
【００６９】
第２の変形例
【００７０】
図１０は、本発明の第２の変形例における多相クロック生成回路の概要を表わしたものである。図１０で図１と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この第２の変形例の多相クロック生成回路５０１では、第１のクロック選択回路２１２と第２のクロック選択回路２１４の間の第２の分周回路２１３Ａが実施例の図１および図４に示した第２の分周回路２１３よりも複雑な回路構造となっている。
【００７１】
図１１は、第１のクロック選択回路と第２の分周回路とその出力側を選択する第２のクロック選択回路の部分を具体的に表わしたものである。第２の分周回路２１３Ａは、第２−１〜第２−７のＤ型フリップフロップ回路５１１1〜５１１7と第１２〜第１７のインバータ５１２〜５１７を備えている。第１のクロック選択回路２１２から出力される第１の２相用クロック２５６1は第２−１、第２−４および第２−５のＤ型フリップフロップ回路５１１1、５１１4、５１１5のクロック入力端子ＣＫに入力され、第１のクロック選択回路２１２から出力される第２の２相用クロック２５６2は第２−２、第２−３、第２−６および第２−７のＤ型フリップフロップ回路５１１2、５１１3、５１１6、５１１7のクロック入力端子ＣＫに入力されるようになっている。
【００７２】
第１２のインバータ５１２は第２−２のＤ型フリップフロップ回路５１１2の出力端子Ｑに入力側を接続され、その出力側を第２−１のＤ型フリップフロップ回路５１１1の入力端子Ｄに接続されている。第１３のインバータ５１３は第２−３のＤ型フリップフロップ回路５１１3の出力端子Ｑに入力側を接続され、その出力側を第２−２のＤ型フリップフロップ回路５１１2の入力端子Ｄに接続されている。以下同様にして、第１７のインバータ５１７は第２−７のＤ型フリップフロップ回路５１１7の出力端子Ｑに入力側を接続され、その出力側を第２−６のＤ型フリップフロップ回路５１１6および第２−７のＤ型フリップフロップ回路５１１7の入力端子Ｄに接続されている。
【００７３】
第２のクロック選択回路２１４の第２−１のスイッチ２６５1は、図１０のクロック発生回路２０２から出力される第２相の基準クロック信号２２２と第２−１のＤ型フリップフロップ回路５１１1の出力端子Ｑから出力される第１の４相クロック信号５２１1を入力して、これらの一方を選択して第１の４相用クロック２６７1として第３の分周回路２１５（図１０）に送出するようになっている。第２−２のスイッチ２６５2は、図１０のクロック発生回路２０２から出力される第４相の基準クロック信号２２４と第２−３のＤ型フリップフロップ回路５１１3の出力端子Ｑから出力される第２の４相クロック信号５２１2を入力して、これらの一方を選択して第２の４相用クロック２６７2として第３の分周回路２１５（図１０）に送出するようになっている。第２−３のスイッチ２６５3は、図１０のクロック発生回路２０２から出力される第６相の基準クロック信号２２６と第２−５のＤ型フリップフロップ回路５１１5の出力端子Ｑから出力される第３の４相クロック信号５２１3を入力して、これらの一方を選択して第３の４相用クロック２６７3として第３の分周回路２１５（図１０）に送出するようになっている。第２−４のスイッチ２６５4は、図１０のクロック発生回路２０２から出力される第８相の基準クロック信号２２８と第２−７のＤ型フリップフロップ回路５１１7の出力端子Ｑから出力される第４の４相クロック信号５２１4を入力して、これらの一方を選択して第４の４相用クロック２６７4として第３の分周回路２１５（図１０）に送出するようになっている。
【００７４】
このように第２の変形例の多相クロック生成回路５０１では、Ｄ型フリップフロップ回路の個数に関して、第２の分周回路２１３Ａが実施例の図１および図４に示した第２の分周回路２１３の４個よりも３個増えて７個となっている。先の第１の実施例では、第１のクロック選択回路２１２から出力される２相用クロック２５６1、２５６2のうちのある１相のクロックで取り込んだＤ型フリップフロップ回路２６１の出力データをもう１相のクロック入力で取り込むことは、非常に困難となる。これは、分周回路がＧＨｚ以上の高速動作を行う場合には、クロックの周期間隔が非常に短くなるからである。
【００７５】
そこで第２の変形例では、図１１に示したように第２−７のＤ型フリップフロップ回路５１１7からの出力データとしての第４の４相クロック信号５２１4を、第２−７のＤ型フリップフロップ回路５１１7に入力しているクロックとしての２相用クロック２５６2と同一のクロックで再度第２−６のＤ型フリップフロップ回路５１１6で取り込み直している。これにより、動作速度に余裕が生じて、高速動作が可能になる。したがって、第２の変形例の多相クロック生成回路５０１によれば、ＧＨｚ以上の高速クロックの分周を行うことができるという効果を奏することになる。
【００７６】
なお、実施例では第１の分周回路２１１が第７相の基準クロック信号２２７の選択を行ったが、クロック発生回路２０２と第１の分周回路２１１の間に第１相〜第８相の基準クロック信号２２１〜２２８のうちから所望の位相のものを選択するスイッチ回路を配置してもよい。第１の変形例におけるクロック発生回路２０２と初段分周回路４０２の間についても同様である。
【００７７】
更に実施例および変形例ではクロック発生回路２０２が第１相〜第８相の基準クロック信号２２１〜２２８を発生させる場合（２のｎ乗における値ｎが３の場合）を説明したが、値ｎはこれ以外の任意の整数値を採り得ることは当然である。
【００７８】
【発明の効果】
以上説明したように請求項１記載の発明によれば、クロック選択手段制御手段が、要求された分周比に応じて各クロック選択手段が基準クロックを選択するか分周後のクロックを選択するかを制御するので、最終段のクロック選択手段から所望の分周比のクロック信号を得ることができ、かつ複数得られたこれらのクロック信号から所望の位相のものを選択することができる。しかも本発明の場合には、第１段の分周手段が１つの基準クロックを選択し、それ以後は鼠算式に回路構成を拡張しているので、回路構成に無駄がなく、シンプルな回路構成とすることができ、回路規模の縮小と消費電力の節減にも貢献する。また、基準クロック信号の作成にＰＬＬ回路を使用した場合に電圧制御発振器の調整を行う必要なく所望の分周のクロック信号を得ることができるので、ＰＬＬ回路の設計が容易になる。
【００７９】
また、請求項２記載の発明によれば請求項１記載の発明と同様の効果を得ることができるだけでなく、第１段の分周手段の手前に初段分周手段を配置して第１段の分周手段に入力するクロック信号を基準クロック信号を２分周したものとしたので、簡単に分周数を増加させることができる。
【００８０】
更に請求項３または請求項６記載の発明によれば、回路をＤ型フリップフロップ回路とインバータによって構成したので、回路動作の高速化が可能である。
【００８１】
また、請求項４記載の発明によれば、請求項３記載の多相クロック生成回路で、分周手段を構成する複数のＤ型フリップフロップ回路のうちのいずれか所定のＤ型フリップフロップ回路の出力データとしてのクロック信号を、この所定のＤ型フリップフロップ回路に入力しているクロックと同一のクロックで再度この分周手段を構成する他のＤ型フリップフロップ回路で取り込み直すように回路を構成したので、多相クロック生成回路の取り扱う基準クロックの高速化を達成することができる。
【００８２】
更に請求項５記載の発明によれば、クロック選択手段制御手段が設定した分周数に応じて未使用となった分周手段に入力する少なくとも一部のクロックを遮断するクロック遮断手段を具備させたので、更なる低消費電力化を図ることができる。
【００８３】
また、請求項７記載の発明によれば、基準クロック信号発生手段をＰＬＬ回路で構成したので、出力する基準クロック信号自体の周波数を簡易に変更することができる。
【００８４】
更に請求項８または請求項９記載の発明では、最初に入力する基準クロック信号を任意に選択する基準クロック信号選択手段を具備させたので、簡単に所望の位相を設定できるだけでなく、すべての位相の基準クロックを処理する回路部分を備える場合と比べて回路規模の縮小と消費電力の節減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例における多相クロック生成回路の概要を示したブロック図である。
【図２】本実施例でクロック発生回路から出力される第１〜第８相のクロック信号の波形を示した波形図である。
【図３】本実施例の第１の分周回路と第１のクロック選択回路を具体的に表わしたブロック図である。
【図４】本実施例の第２の分周回路と第２のクロック選択回路を具体的に表わしたブロック図である。
【図５】本実施例の第３の分周回路と最終段クロック選択回路を具体的に表わしたブロック図である。
【図６】本実施例の第１および第２のクロック選択回路ならびに最終段クロック選択回路内の各スイッチを制御するスイッチ制御回路とスイッチの１つを表わしたブロック図である。
【図７】本実施例の多相クロック生成回路の各スイッチを制御することで出力されるクロック信号の波形を示した波形図である。
【図８】本発明の第１の変形例における多相クロック生成回路の概要を表わしたブロック図である。
【図９】第１の変形例における初段分周回路とこの次の段に配置された第１の分周回路の部分を具体的に表わしたブロック図である。
【図１０】本発明の第２の変形例における多相クロック生成回路の概要を表わしたブロック図である。
【図１１】第２の変形例で第１のクロック選択回路と第２の分周回路とその出力側を選択する第２のクロック選択回路の部分を具体的に表わしたブロック図である。
【図１２】ＰＬＬ回路を使用した従来の多相クロック生成回路の概要を表わしたブロック図である。
【図１３】図１２に示した回路を改良した従来の多相クロック生成回路の概要を表わしたブロック図である。
【図１４】図１３に示した多相クロック分周回路として従来提案された第１の例を示したブロック図である。
【図１５】図１４に示した回路を改良した従来の多相クロック生成回路の概要を表わしたブロック図である。
【図１６】図１５に示した回路を用いて複数の多相クロックを生成するようにした多相クロック生成回路の概要を表わしたブロック図である。
【符号の説明】
２０１、４０１、５０１ 多相クロック生成回路
２０２ クロック発生回路
２０４ 最終段クロック選択回路
２１１ 第１の分周回路
２１２ 第１のクロック選択回路
２１３、２１３Ａ 第２の分周回路
２１４ 第２のクロック選択回路
２１５ 第３の分周回路
２２１ 第１相の基準クロック信号
２２２ 第２相の基準クロック信号
２２３ 第３相の基準クロック信号
２２４ 第４相の基準クロック信号
２２５ 第５相の基準クロック信号
２２６ 第６相の基準クロック信号
２２７ 第７相の基準クロック信号
２２８ 第８相の基準クロック信号
３００ スイッチ制御回路
４０２ 初段分周回路
Claims (9)
- 同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通りの基準クロック信号を発生する基準クロック信号発生手段と、
この基準クロック信号発生手段の発生した任意の基準クロック信号を入力し、これをそれぞれ２分周して位相の１８０°異なるクロック信号を生成する第１の分周手段と、
この第１の分周手段の分周後のクロック信号と前記基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第１のクロック選択手段と、
前段のクロック選択手段の選択したクロック信号を入力し、それぞれ２分周して位相の１８０°異なるクロック信号を生成する第２〜第ｎの分周手段と、
第２〜第ｎの分周手段のうち該当するものの分周後のクロック信号と前記基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第２〜第ｎのクロック選択手段と、
これら第１〜第ｎのクロック選択手段の選択を制御して第ｎのクロック選択手段から選択されて出力されるクロック信号の分周数を設定するクロック選択手段制御手段
とを具備することを特徴とする多相クロック生成回路。 - 同一周波数でそれぞれ異なった位相からなる基準となる周波数で２のｎ乗通りの基準クロック信号を発生する基準クロック信号発生手段と、
この基準クロック信号発生手段の発生した任意の基準クロック信号を入力し、これを２分周したクロック信号を生成する初段分周手段と、
この初段分周手段の分周したクロック信号を入力し、これをそれぞれ２分周して位相の１８０°異なるクロック信号を生成する第１の分周手段と、
この第１の分周手段の分周後のクロック信号と前記基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第１のクロック選択手段と、
前段のクロック選択手段の選択したクロック信号を入力し、それぞれ２分周して位相の１８０°異なるクロック信号を生成する第２〜第ｎの分周手段と、
第２〜第ｎの分周手段のうち該当するものの分周後のクロック信号と前記基準クロック信号発生手段の発生した基準クロックを１つずつ入力してそれらの一方を選択する第２〜第ｎのクロック選択手段と、
これら第１〜第ｎのクロック選択手段の選択を制御して第ｎのクロック選択手段から選択されて出力されるクロック信号の分周数を設定するクロック選択手段制御手段
とを具備することを特徴とする多相クロック生成回路。 - 前記第１〜第ｎの分周手段はＤ型フリップフロップ回路とインバータによって構成されていることを特徴とする請求項１または請求項２記載の多相クロック生成回路。
- 前記分周手段を構成する複数のＤ型フリップフロップ回路のうちのいずれか所定のＤ型フリップフロップ回路の出力データとしてのクロック信号を、この所定のＤ型フリップフロップ回路に入力しているクロックと同一のクロックで再度この分周手段を構成する他のＤ型フリップフロップ回路で取り込み直すように回路が構成されていることを特徴とする請求項３記載の多相クロック生成回路。
- 前記クロック選択手段制御手段が設定した分周数に応じて未使用となった前記分周手段に入力する少なくとも一部のクロックを遮断するクロック遮断手段を具備することを特徴とする請求項１または請求項２記載の多相クロック生成回路。
- 前記初段分周手段はＤ型フリップフロップ回路とインバータによって構成されていることを特徴とする請求項２記載の多相クロック生成回路。
- 前記基準クロック信号発生手段はＰＬＬ回路によって構成されていることを特徴とする請求項１または請求項２記載の多相クロック生成回路。
- 前記第１の分周手段の入力する基準クロック信号を任意に選択する基準クロック信号選択手段を具備することを特徴とする請求項１または請求項２記載の多相クロック生成回路。
- 前記初段分周手段の入力する基準クロック信号を任意に選択する基準クロック信号選択手段を具備することを特徴とする請求項６記載の多相クロック生成回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002211637A JP4063001B2 (ja) | 2002-07-19 | 2002-07-19 | 多相クロック生成回路 |
| US10/617,825 US6844765B2 (en) | 2002-07-19 | 2003-07-14 | Multi-phase clock generation circuit |
| TW092119221A TWI226524B (en) | 2002-07-19 | 2003-07-15 | Multi-phase clock generation circuit |
| EP03015660A EP1383024A3 (en) | 2002-07-19 | 2003-07-17 | Multi-phase clock generation circuit |
| EP09164769A EP2113820A1 (en) | 2002-07-19 | 2003-07-17 | Multi-phase clock generation circuit |
| KR1020030049270A KR100593308B1 (ko) | 2002-07-19 | 2003-07-18 | 다상 클록 생성 회로 |
| CN031786839A CN1216324C (zh) | 2002-07-19 | 2003-07-21 | 多相时钟发生电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002211637A JP4063001B2 (ja) | 2002-07-19 | 2002-07-19 | 多相クロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004054632A JP2004054632A (ja) | 2004-02-19 |
| JP4063001B2 true JP4063001B2 (ja) | 2008-03-19 |
Family
ID=29774687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002211637A Expired - Fee Related JP4063001B2 (ja) | 2002-07-19 | 2002-07-19 | 多相クロック生成回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6844765B2 (ja) |
| EP (2) | EP2113820A1 (ja) |
| JP (1) | JP4063001B2 (ja) |
| KR (1) | KR100593308B1 (ja) |
| CN (1) | CN1216324C (ja) |
| TW (1) | TWI226524B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7319345B2 (en) * | 2004-05-18 | 2008-01-15 | Rambus Inc. | Wide-range multi-phase clock generator |
| CN1770634B (zh) * | 2004-10-26 | 2010-04-28 | 大唐移动通信设备有限公司 | 时钟锁相环装置 |
| TWI266485B (en) * | 2005-02-18 | 2006-11-11 | Realtek Semiconductor Corp | Multi-phase clock generator and generating method for network controller |
| US20060215296A1 (en) * | 2005-03-24 | 2006-09-28 | Gennum Corporation | Bidirectional referenceless communication circuit |
| US7599457B2 (en) * | 2005-08-08 | 2009-10-06 | Lattice Semiconductor Corporation | Clock-and-data-recovery system having a multi-phase clock generator for one or more channel circuits |
| KR100666492B1 (ko) * | 2005-08-11 | 2007-01-09 | 삼성전자주식회사 | 타이밍 생성기 및 그 동작 방법 |
| EP1964261B1 (en) * | 2005-12-12 | 2011-03-02 | Nxp B.V. | Electric circuit for and method of generating a clock signal |
| US7636803B2 (en) * | 2006-09-28 | 2009-12-22 | Advanced Micro Devices, Inc. | Device and method for transferring data between devices |
| US8014485B2 (en) * | 2007-05-17 | 2011-09-06 | Advanced Micro Devices, Inc. | Techniques for integrated circuit clock management using multiple clock generators |
| JP4558028B2 (ja) * | 2007-11-06 | 2010-10-06 | ザインエレクトロニクス株式会社 | クロックデータ復元装置 |
| JP2009159296A (ja) * | 2007-12-26 | 2009-07-16 | Panasonic Corp | クロック信号生成装置及び方法 |
| JP5308510B2 (ja) * | 2009-02-26 | 2013-10-09 | パナソニック株式会社 | 位相調整回路 |
| US8575972B2 (en) * | 2009-03-23 | 2013-11-05 | Advanced Micro Devices, Inc. | Digital frequency synthesizer device and method thereof |
| WO2010131306A1 (ja) * | 2009-05-13 | 2010-11-18 | パナソニック株式会社 | ハイブリッド型データ送信回路 |
| CN102594307B (zh) * | 2011-01-17 | 2015-09-30 | 智原科技股份有限公司 | 信号延迟装置与方法及使用此信号延迟装置的存储器装置 |
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| CN103036537B (zh) * | 2011-10-09 | 2016-02-17 | 瑞昱半导体股份有限公司 | 相位内插器、多相位内插装置及内插时钟的产生方法 |
| JP6257126B2 (ja) * | 2012-01-12 | 2018-01-10 | エスアイアイ・セミコンダクタ株式会社 | タイミング発生回路 |
| CN102832929B (zh) * | 2012-09-17 | 2015-03-18 | 中国电子科技集团公司第十四研究所 | 一种同时实现奇数整数分频与选通信号的电路 |
| CN103840796B (zh) * | 2014-03-06 | 2016-08-24 | 上海华虹宏力半导体制造有限公司 | 一种多相时钟发生电路 |
| US9459650B2 (en) | 2014-03-17 | 2016-10-04 | Qualcomm Incorporated | Clock pulse generator for multi-phase signaling |
| TWI551054B (zh) * | 2014-09-23 | 2016-09-21 | 智原科技股份有限公司 | 時脈產生裝置與其小數除頻器 |
| KR102197065B1 (ko) | 2014-10-23 | 2020-12-30 | 삼성전자 주식회사 | 클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치 |
| JP6819219B2 (ja) * | 2016-10-28 | 2021-01-27 | 富士通株式会社 | クロック再生回路，半導体集積回路装置およびｒｆタグ |
| CN109101074B (zh) | 2018-07-24 | 2020-07-07 | 中国电子科技集团公司第二十四研究所 | 一种加入随机扰动的多相时钟生成电路 |
| CN110299911B (zh) * | 2019-06-11 | 2021-01-22 | 西安电子科技大学 | 一种多相时钟产生电路 |
| CN113612955A (zh) * | 2021-08-09 | 2021-11-05 | 北京数码视讯技术有限公司 | 多接口转换装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143549U (ja) * | 1977-04-18 | 1978-11-13 | ||
| US4700350A (en) * | 1986-10-07 | 1987-10-13 | Douglas Phillip N | Multiple phase CRC generator |
| JPH0429409A (ja) * | 1990-05-23 | 1992-01-31 | Sanyo Electric Co Ltd | クロック信号作成回路 |
| JPH10254587A (ja) * | 1997-03-14 | 1998-09-25 | Toshiba Corp | コンピュータシステム |
| US6043693A (en) * | 1998-06-01 | 2000-03-28 | 3Dfx Interactive, Incorporated | Multiplexed synchronization circuits for switching frequency synthesized signals |
| JP3993717B2 (ja) * | 1998-09-24 | 2007-10-17 | 富士通株式会社 | 半導体集積回路装置 |
| JP2001318731A (ja) | 2000-05-12 | 2001-11-16 | Matsushita Electric Ind Co Ltd | 多相クロック発生回路 |
| US6618462B1 (en) * | 2001-02-20 | 2003-09-09 | Globespanvirata, Inc. | Digital frequency divider |
| EP1241869B1 (en) * | 2001-03-14 | 2010-08-11 | Ricoh Company, Ltd. | Light-emission modulation having effective scheme of creating gray scale on image |
-
2002
- 2002-07-19 JP JP2002211637A patent/JP4063001B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-14 US US10/617,825 patent/US6844765B2/en not_active Expired - Fee Related
- 2003-07-15 TW TW092119221A patent/TWI226524B/zh not_active IP Right Cessation
- 2003-07-17 EP EP09164769A patent/EP2113820A1/en not_active Withdrawn
- 2003-07-17 EP EP03015660A patent/EP1383024A3/en not_active Withdrawn
- 2003-07-18 KR KR1020030049270A patent/KR100593308B1/ko not_active IP Right Cessation
- 2003-07-21 CN CN031786839A patent/CN1216324C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW200403556A (en) | 2004-03-01 |
| KR20040010255A (ko) | 2004-01-31 |
| US20040017243A1 (en) | 2004-01-29 |
| TWI226524B (en) | 2005-01-11 |
| EP2113820A1 (en) | 2009-11-04 |
| CN1216324C (zh) | 2005-08-24 |
| CN1480814A (zh) | 2004-03-10 |
| EP1383024A2 (en) | 2004-01-21 |
| EP1383024A3 (en) | 2009-07-29 |
| US6844765B2 (en) | 2005-01-18 |
| KR100593308B1 (ko) | 2006-06-26 |
| JP2004054632A (ja) | 2004-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071224 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |