JP2007215213A - 多相クロックを生成するためのシステム及び方法 - Google Patents

Abstract

【課題】多相クロックを生成する。
【解決手段】多相クロックを生成するためのシステムと方法が開示される。一実施形態において、多段電圧制御発振器（「VCO」）(302)が、所望の数のクロック位相出力を生成するクロック分周器(304)に複数のクロック位相(ck0−ck5)を伝達する。この実施形態のクロック分周器(304)は、ステートマシンを含み、それは、例えば複数の逓減されたクロック位相を提供する改良型ジョンソンカウンタ(316)であり、それらのクロックの各々は独立した改良型シフトレジスタ(306-314)に接続される。各改良型シフトレジスタは、D型フリップフロップを含み、各D型フリップフロップは別個のクロック位相出力を提供する。一実施形態において、多相クロックのクロック位相出力の数は、VCOのクロック位相の数に改良型ジョンソンカウンタの所望状態の数を掛け合わせる関数である。
【選択図】図４

Description

本発明は、多相クロックを生成するためのシステム及び方法に関する。

関連出願に対する相互参照
本願は、2001年4月9日出願の米国特許仮出願第60/282,672号の恩恵を請求しており、この仮出願は参照により本明細書に組入れられる。

デジタル回路は、かなり高速の処理速度を必要とすると思われる用途に使用されている。例えば、相補型金属酸化膜半導体(「CMOS」)デバイスは、高周波搬送変調信号をサンプリングして、そのような信号のデータを復元するために、通信装置の部品として使用されことが多い。信号の周波数が、任意の個々のCMOSデバイスで処理可能な速度をはるかに超えることも時としてあるため、多相(「multi-phase」)クロックによりクロックされる同様のサンプル回路のアレイによって信号をオーバーサンプリングして、単一の高速装置をシミュレートする。そのような高速信号のオーバーサンプリングは、並列で高速信号を処理するために多相クロックを用いることにより、通信及びコンピューティングなどの高速なアプリケーションに対して、比較的遅いCMOSデバイスを使用することを可能にする。それに対応して、基礎をなす信号周波数が増加すると、その信号周波数に対処するのに必要なクロック位相の数が増大する。

現在の多くの装置では、多相クロックを生成するのにリングオシレータを使用する。しかしながら、この技術は、上述した環境において多数の欠点を有する。具体的には、多相クロックの品質は、クロック位相の数の増加に伴って劣化する。さらに、より多数の多相クロックの生成により、集積回路チップにおけるレイアウトとルーティング（配線）が一層困難になる。

多相クロックを生成するのに用いられる別の技術は、カスケード接続された電圧制御発振器(「VCO」)のセル段を用いる。リングオシレータと同様に、波形サンプラーの数は、VCOセルの数と同じである。また、リングオシレータと同様に、セルの追加に伴って多相クロックの精度が下がり、それにより、セルを何個追加できるかということに実際的な制限が与えられる。例えば、図1には、カスケード接続されたリングオシレータ型VCOセルを有する従来技術の概略図が示されている。サンプラーの増加した数に対応する位相の数を増やすために、VCOセルの数も、より多くの段をリングに追加することにより増やさなくてはならない。一般に、VCOの段数は、受信されるべき波形の増大する周波数に比例して増加する。しかしながら、VCOセルの数が増えると、電力消費量及び多相バスのルーティングに必要なレイアウト領域も増加する。この結果、VCO及び他のサンプリング回路の最適なレイアウトが、セル数の増加に伴ってますます困難になる。

使用される別の技術はクロック補間であり、これは、任意の多相クロックからより多くの位相を生成する。例えば、図2には、クロック補間回路を有する従来技術の概略図が示されている。不都合なことに、この技術は、補間されたクロックにおいて位相エラーを生じる。例えば、クロック補間回路が、2つのクロック信号、すなわちクロックAとクロックBを受信する場合、結果としての出力はクロックAとクロックBの補間された値となる。残念なことに、この技術では、そのような補間されたクロック信号を理想値から外れた値にする誤差が生じる。クロック位相が短い立上がり／立下がり時間を有する場合、補間された値は理想値から外れるであろう。これは、クロック補間回路の入力が、補間時にすでに非線形領域にあるためである。これにより、線形法則がもはや有効でないことから、補間回路は理想位置から外れる。クロック補間回路に対するクロック位相がより大きな立上がり／立下がり時間を有する場合、補間された値は理想値に非常に近いが、これは補間回路のオフセットとノイズの影響を増大させ、最終的には、関連する位相ロックループ(「PLL」)によって生成される信号の質が劣化する。また、クロックのエッジが非常に急峻である場合、補間クロック信号は、使用された他の位相の正確な補間とはならない。ノイズの増加を補償するために、このデバイスの電力消費を増加させることができるが、デバイスを組み込んだシステム全体の電力消費が最終的に増大するという犠牲を払うことになる。従って、クロック補間を用いて広範囲の動作を実現することは、回路の複雑性と電力消費によって、ある点で実現不可能になる。

従って、追加の位相が生成される際に、他の多相クロックに固有の有害な影響を軽減する、多相クロックを生成するためのシステム及び方法を有することが望ましい。

実施形態の詳細な説明
さて、本発明を、様々な実施形態に関連して説明する。以下の説明は、本発明のこれらの実施形態を完全に理解し、その説明を容易にするための具体的な細部を提供する。しかしながら、本発明がこれらの細部なしで実施され得ることは、当業者には理解されよう。また、良く知られた構造及び機能は、本発明の実施形態の詳細を不必要に曖昧にするのを避けるために、詳細に図示したり又は説明したりしない。それぞれの実施形態に関して、同じ参照番号及び頭字語は、理解を容易にして簡便にするために、同じ又は類似の機能性を有する要素や動作を識別する。

本発明の実施形態により、前述の問題及び欠点が克服される。少なくとも1つの実施形態において、本発明は、ノイズが低減されて、チップレイアウト特性が簡略化された、多数のクロック位相を生成できる多相クロック回路を提供する。最初に、本発明は、クロック分周器に6つの出力クロック位相を提供する、3つのセルの電圧制御発振器(「VCO」)を有する実施形態に関して説明される。クロック分周器はさらに、改良型ジョンソンカウンタから構成され、このカウンタの出力は、VCOの出力と共に多数の改良型シフトレジスタに伝達される。改良型シフトレジスタは、それぞれの改良型シフトレジスタを構成するD型フリップフロップの数に対応した多数のクロック位相を生成する。しかしながら、本発明の他の実施形態は、3つより多い又は少ない段を含み、改良型ジョンソンカウンタと改良型シフトレジスタ中の段の総数が異なるVCOなど、様々な異なる構成が可能である。さらに、本発明の実施形態は、高速データリンク及びRFトランシーバ等で多相クロックを使用する様々な用途に適用することが可能である。例えば、無線装置は、多相クロックを組み込むことが多く、本発明の実施形態を含むことができる。

図3を参照すると、本発明の一実施形態の多相クロック回路300の高レベルな概略図が示されている。多相クロック回路300は、n個の出力を有する多相VCO302を含み、ここで、nは整数である。多相VCO302からのn個の出力は、m個の出力を生成するために同期クロック分周器回路304に供給され、ここでmも整数である。システムは、多相VCO302のn個の出力のそれぞれから多数の位相を生成する。一実施形態において、同期クロック分周器回路304からのm個の出力は、本明細書でより詳細に説明されるような同期クロック分周器回路304のカウンタ段数cとnとの積である。

多相クロック回路300は、信号処理ブロックからのノイズを低減するように、外部の電気環境と様々な手段からの利益に対してより敏感であってよい。多相クロック回路300は、他の回路から容易に分離され得る。保護環、遮蔽、電源レギュレータ及び結合コンデンサの使用など、ノイズを低減するのに様々な分離方法を利用できる。これは、VCOのノイズ性能を強化する。さらに、VCOブロックはより少ない数のエッジを有するので、VCOの段に必要な領域はより小さい。より少数の出力バスラインしかないので、信号処理ユニットにルーティングすることが比較的簡単である。また、多数の段を作るのに必要なバスワイヤの数を低減することにより、多数の位相を信号処理回路にルーティングするのに使用される貴重な集積回路(「IC」)チップの面積を減らすことができる。また、クロックルーティングバスへの、又はそれからの緩衝も低減される。

図4を参照すると、一実施形態における多相クロック回路300のより詳細な略図が示されている。一例として、多相VCO302は、ck0〜ck5で識別される6個の出力(n=6)を有する。この例では、VCO302は、3段全差動型VCOである。多相VCO302の６個の出力ck0〜ck5のそれぞれは、5つの改良型シフトレジスタ306、308、310、312、及び314のそれぞれにおける、6つのレジスタの1つに接続される。また、5つの改良型シフトレジスタ306〜314のそれぞれは、改良型ジョンソンカウンタ316から入力信号S0'、S6'、S12'、S18'及びS24'のそれぞれも受信する。この例において、全部で30個の位相を生成する同期分周器304に接続される6つの位相をVCOが生成する。多相クロック回路300の動作を、以下でより詳細に説明する。分周器304、即ち改良型ジョンソンカウンタ316と改良型シフトレジスタ306〜314は、高速フリップフロップから構成され得る。分周器304の各出力エッジは、分周器304の状態とVCO302の出力クロックエッジの1つの特定エッジの状態に依存する。これは、エッジの補間の必要性を排除する。さらに、改良型ジョンソンカウンタ316は、比較的より小さい立上がり／立下がり時間のクロックエッジで動作しており、この回路がより良好なクロック補間を得るのに、高速クロックエッジに依存しないので、これらの多相生成段により、ノイズをより簡単に最小化することができる。実施に際して、より均一に負荷を分散させて、所望の位相の数に依存したタイミングを等しくするために、ダミーの段を追加してもよい。

VCOの段数と分周比の組合せは多数ある。単に例示する目的で、6つの位相から30個の位相を生成するために、逓減係数5の回路304を使用する例を用いる。ジョンソンカウンタ316に類似したカウンタ、及び／又は改良型シフトレジスタ306〜314に類似した記憶素子を実現するために多数の他の態様もあることは、当業者には明らかであろう。ジョンソンカウンタ316は、分周器のフィードバック経路に簡単な論理回路の使用を可能にし、より高いクロック周波数でカウンタ機能を行うことを可能にする。分周器316の構造は、非常に規則正しいので、遅延を均一にすることができ、より良好な多相クロックを生成することができる。しかしながら、基本的なジョンソンカウンタは、本発明の一実施形態において克服される、いくつかの禁止状態に関連したいくつかの欠点を有する。具体的には、基本的なジョンソンカウンタの初期状態が所望な状態の一つに設定されている場合、これらの所望な状態が反復される。そうでない場合、基本的なジョンソンカウンタの初期状態が所望でない状態の一つに設定されている場合、周期が異なることになり、いくつかの再発生する所望でない状態を含む可能性があり、このことは、本発明のいくつかの実施形態において問題となり得る。

図5を参照すると、この問題に対する、抑止論理回路318を備えた改良型ジョンソンカウンタ316が示されている。前述した30個の位相の多相クロック回路300の例で続けると、改良型ジョンソンカウンタ316は、DFFO、DFF1、DFF2、DFF3及びDFF4と表示された5つのD型フリップフロップからなる。5つのフリップフロップDFF0〜DFF4のそれぞれは、次のように鎖状に接続される。即ち、DFF4のD入力がDFF3のQ出力に接続され、DFF3のD入力がDFF2のQ出力に接続され、DFF2のD入力がDFF1のQ出力に接続され、DFF1のD入力がDFF0のQ出力に接続され、そして、DFF0のD入力が、一実施形態においてNANDゲートである抑止論理回路318に接続される。NANDゲート318は、DFF1とDFF2のQ出力に接続される。DFF0〜DFF4のQ出力は、それぞれ、s0'、s6'、s12'、s18'及びs24'である。DFF0〜DFF4のQ出力の表記は、これらQ出力のそれぞれに接続された改良型シフトレジスタ306〜314の第一の位相の出力に対応する。改良型ジョンソンカウンタは、一般に、VCO302のクロック位相の1つでクロックされ、一実施形態においてck0が使用される。

図6を参照すると、改良型ジョンソンカウンタ316に関する状態図が示されている。DFF1、DFF2及びDFF3のそれぞれのQ出力s0'、s6'及びs12'が示されている。NANDゲート318は、DFF0がクロックされた際に、次のクロック期間中に出力sO'を生成するために、NAND関数で出力s6'とs12'を結合する。3つの異なる2値状態を共に考慮するため、23=8の異なる状態があり得る。8つの状態のうち、5つ(100、110、111、011と001)が、所望の5状態リングを形成する。ひとたび改良型ジョンソンカウンタ316が5状態リングに入ると、そのリングから出て行かずに、むしろクロック周期毎に異なる状態で、リングの周りに順に配列し続けるであろう。これは、事実上ck0の周波数を5分周する。残りの3つの状態(000、010と101)は、所望とされないが、改良型ジョンソンカウンタ316は、それが初期化された際に、せいぜい一度これらの状態のいくつかに遭遇する。この結果は抑止論理回路318から導出され、この抑止論理回路318は全ての所望でない状態を直接的に(000と101)又は間接的に(010)、所望の5状態リングに有効に供給する。

図7を参照すると、改良型ジョンソンカウンタ316の動作を示すタイミング図が示されている。この例では、改良型ジョンソンカウンタ316のクロック入力をクロックするのに、VCO302のクロック位相ck0が使用されている。ck0クロックエッジから、改良型ジョンソンカウンタ316によって生成されたs0'、s6'、s12'、s18'及びs24'出力の状態、及びこれら出力がck0とどのように関連するかがわかる。ここでは、例示のために、遅延はゼロであると見なされていることに留意されたい。改良型ジョンソンカウンタ316のD型フリップフロップDFF0〜DFF4は、正のエッジでトリガされる。この例では、s0'、s18'及びs24'は、時間ゼロにおいて、論理1の状態にあると見なされ、一方、s6'とs12'は、時間ゼロにおいて、論理0の状態にあると見なされる。図6に戻って見てみると、時間ゼロにおける初期のs0'/s6'/s12'の状態は100である。10回のクロック周期を通じてck0が進行すると、s0'/s6'/s12'の状態は、時間ゼロにおける100から、110、111、011、001、100、110、111、011及び001へと移る。図7を再び参照すると、各ck0クロック周期について、s0'、s6'、s12'、s18'及びs24'に対応するクロック周期がck0の速度の1/5にあり、且つ、出力s0'、s6'、s12'、s18'及びs24'のそれぞれが、1回のck0クロック周期によって互いから分離されるか、あるいはそれらのクロック周期の1/5で分離されているのが分かる。

図8を参照すると、電圧制御発振器302の概略図が示されており、この電圧制御発振器302は3つのVCOセルからなる。本発明のこの実施形態では、図示されるように、3つのVCOセルを、それぞれI0、I1及びI2と命名する。VCOセルI0は、クロック位相出力ck0とck3を生成する。VCOセルI1は、クロック位相出力ck1とck4を生成する。VCOセルI2は、クロック位相出力ck2とck5を生成する。3つのVCOセルI0、I1及びI2は、環状に接続され、本発明の一実施形態で使用される6つの異なるクロック位相ck0〜ck5を生成する。

図9を参照すると、本発明の一実施形態における改良型シフトレジスタ306の概略図が示されている。他の改良型シフトレジスタ308〜314と同様に、改良型シフトレジスタ306は、正のエッジでトリガされるD型フリップフロップからなる。具体的には、改良型シフトレジスタ306は、6つのD型フリップフロップ320、322、324、326、328及び330から構成される。改良型シフトレジスタ306は、逓減されたクロック位相s0'を第一のD型フリップフロップ320のD出力で受信する。D型フリップフロップ320、322、324、326及び328のQ出力は、図9に示されるように、D型フリップフロップ322、324、326、328及び330のD入力にそれぞれ接続される。非改良型シフトレジスタとは異なり、改良型レジスタ306の6つのD型フリップフロップ320、322、324、326、328及び330は、それぞれがクロック位相ck0、ck5、ck4、ck3、ck2及びck1によってクロックされる。クロック位相ck0〜ck5は、多相クロック回路300により生成された30個のクロック位相s0〜s29の特定の出力クロック位相を提供するように選択される。

図10を参照すると、本発明の一実地態様による30個の位相の多相クロックを図示するタイミング図が示されている。VCO302により生成された6つのクロック位相ck0〜ck5は、図10の上方に示されている。6つのクロック位相ck0〜ck5のそれぞれを使用して、改良型シフトレジスタ306〜314のそれぞれの1つのD型フリップフロップをクロックする。具体的には、ck0は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s0、s6、s12、s18及びs24のそれぞれを生成する。VCO302のクロック位相ck5は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s5、s11、s17、s23及びs29のそれぞれを生成する。VCO302のクロック位相ck4は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s10、s16、s22、s28及びs4のそれぞれを生成する。VCO302のクロック位相ck3は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s15、s21、s27、s3及びs9のそれぞれを生成する。VCO302のクロック位相ck2は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s20、s26、s2、s8及びs14のそれぞれを生成する。そして最後に、VCO302のクロック位相ck1が、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s25、s1、s7、s13及びs19のそれぞれを生成する。図面の明瞭化のために、図10では、改良型シフトレジスタ306と308についてのクロック位相出力だけが示されている。ck0は、一回のクロックスキュー遅延でck5まで遅延されるため、改良型シフトレジスタ306などにおける第2のD型フリップフロップの出力でs5を得る。上述したようにVCO302からの6つのクロック位相ck0〜ck5で改良型シフトレジスタ306〜314の30個のD型フリップフロップの全てをクロックすることにより、30個全部のクロック位相が生成される。

上記30個の位相の例において、多相VCO302からn=6の出力があり、それに対応して、各シフトレジスタ306〜314にn=6のD型フリップフロップがある。改良型ジョンソンカウンタ316はc=5のカウンタ段を有する。この例では、多相クロックの総数は、n×c＝m、即ち、6×5＝30のクロック位相が生成される。従って、位相の数を増やすには、VCO302のVCOセルの数、改良型ジョンソンカウンタ316の段数、又は改良型シフトレジスタ306〜314のレジスタの数を増やせばよい。数が乗算されることから、これらの素子のいずれかにおけるわずかな増加は、素子の長さ(を増大する場合)と比較して、生成されるクロック位相の数において、比例的に非常に大きな増大をもたらし、その結果、多相クロック回路300の実施形態のより規則正しい構造により、追加されたクロック位相に関連した追加ノイズが最小限にされ、チップレイアウトが単純化される。

このように、多相クロックを発生するためのシステム及び方法を説明してきた。多数の位相を発生させるために同期クロック分周器を使用することには多くの利点がある。例えば、リングオシレータ、VCOセルとクロック補間回路などの従来使用された回路の代わりに高速のD型フリップフロップを有することにより、本発明の回路は、追加の位相を提供するのに、ノイズ及びチップレイアウト等の観点から、簡素化されており、より簡単に拡張可能である。より多くの及び／又はより長い改良型シフトレジスタをチップに集積する際、チップ領域全体に多数の位相クロックを容易に分配できるため、1つのVCOと1つの改良型ジョンソンカウンタは、チップ全体で共有できる。また、2つのブロック、VCO及び同期クロック分周器が比較的互いに独立しているため、PLLと多数の位相クロックに基づく他の回路の最適化も可能である。

上記全ての参考文献、特許又は出願、及び本発明の譲受人に譲渡されている以下の米国特許出願は、参照により本明細書に組入れられる。即ち、「DATA SYNCHRONIZATION ACROSS AN ASYNCHRONOUS BOUNDARY USING, FOR EXAMPLE, MULTI-PHASE CLOCKS」と題する米国特許出願第 号(代理人整理番号No. 37179.8001)、「HIGH-SPEED BUS WITH EMBEDDED CLOCK SIGNALS」と題する米国特許出願第 号 (代理人整理番号No. 37179.8003)、「BIDIRECTIONAL BRIDGE CIRCUIT HAVING HIGH COMMON MODE REJECTION AND HIGH INPUT SENSITIVITY」と題する米国特許出願第 号 (代理人整理番号NO. 37179.8004)、「MULTI-PHASE VOLTAGE CONTROL OSCILLATOR (VCO) WITH COMMON MODE CONTROL」と題する米国特許出願第 号 (代理人整理番号No. 37179.8005)、及び「CLOCK AND DATA RECOVERY METHOD AND APPARATUS」と題する米国特許出願第 号 (代理人整理番号No. 34015.8011)。本発明の態様は、必要に応じて、上述した様々な特許及び出願のシステム、機能及び概念を使用して、本発明のさらなる実施形態を提供するように修正され得る。

本発明の実施形態は、システムだけでなく、サブシステム及びチップに使用され得る。いくつかの異なるクロックのもとで動作する多数のサブシステムを有する複合半導体チップは、そのようなチップサブシステムにわたってデータを伝送することを必要とされる場合が多い。本発明の実施形態は、伝送された波形から正確にデータを抽出することを可能にするため、そのようなチップにおけるビット誤り率を低減する。

本明細書及び特許請求の範囲全体にわたって、文脈が明らかに要求しない限り、用語「〜からなる、〜から構成される」などは、排他的または網羅的意味ではなく、包括的な意味で解釈されるべきである。即ち、「含んでいるが、それに限定されない」という意味である。また、単数又は複数の形で使用される単語も、それぞれが複数又は単数である場合も含む。さらに、「ここ」、「上」、「下」及び同様の意味を有する語は、本明細書で使用される場合、全体としての本明細書を指しており、本明細書の特定部分のいずれかを指すわけではない。特許請求の範囲において、2つ又はそれより多い要素のリストに関して単語「又は」が使用される場合、この単語は以下の解釈を全て網羅する。即ち、リストの要素のいずれか、リスト中の要素の全て、及びリスト中の要素の任意の組合せである。

本発明の実施形態に関する上述の詳細な説明は、本発明を網羅的に、又は上述した形態そのものに限定するように意図されていない。本発明の具体的な実施形態、及びそれらの例を例示目的で上に説明しているが、当業者によって認められるように、本発明の範囲内で様々な等価的な修正ができる。例えば、状態は所定の順序で呈示されているが、代替の実施形態は、異なる順序の状態を有するルーチンを実行できる。ここに提供される本発明の教示は、必ずしもここで説明されたシステムに対してだけでなく、他のシステムに適用することができる。この詳細な説明を考慮して、これら及び他の変更を本発明に対して行うことができる。さらなる実施形態を提供するために、上述した種々の実施形態の要素及び動作を組み合わせることができる。

この詳細な説明を考慮して、これら及び他の変更を本発明に対して行うことができる。概して、特許請求の範囲で使用される用語は、上記の詳細な説明で明確に定義していない限り、本発明を本明細書で開示された特定の実施形態に限定する意味に取られるべきではない。従って、本発明の実際の範囲は、開示された実施形態、及び特許請求の範囲に基づいて本発明を実施または実現する等価な態様の全てを包含する。

本発明のある態様は、特定の請求項で与えられるが、本発明者は、任意の数の請求項で本発明の様々な態様を企図する。例えば、本発明の一つの態様だけが、半導体チップに組込まれたものとして挙げられているが、他の態様も同様にチップに組込むことができる。従って、本発明者は、本願を出願した後も、本発明の他の態様に関するそのような追加の請求項を得るために、さらなる請求項を追加する権利を保有する。

従来技術の多相クロック回路である。 従来技術のクロック補間回路である。 本発明の一実施形態の多相クロックの高レベルな概略図である。 図3の実施形態のより詳細な概略図である。 改良型ジョンソンカウンタの概略図である。 改良型ジョンソンカウンタの状態図である。 改良型ジョンソンカウンタの動作を示すタイミング図である。 3段VCOの概略図である。 改良型シフトレジスタの概略図である。 図4の実施形態による多相クロックを示すタイミング図である。

Claims (25)

1. 多相クロックを生成するための回路であって、
   複数の発振器の段と、該複数の発振器の段によって生成される複数の発振器出力クロックとを有する発振器と、
   前記発振器出力クロックを受け取るためのクロック分周器
   とを備え、
   前記クロック分周器が、
   最終的に複数の段にわたって循環する複数のカウンタ出力を有するカウンタと、
   複数のディジタル記憶素子
   とを更に含み、
   前記ディジタル記憶素子の各々が、発振器出力クロックに結合されており、少なくとも１つのディジタル記憶素子が、カウンタ出力に接続されて、前記多相クロックが生成され、
   前記多相クロックの数が、前記発振器出力クロックの数よりも多いことからなる、回路。
2. 前記複数の発振器の段が、環状構造にカスケード接続される、請求項１に記載の回路。
3. 前記複数のディジタル記憶素子が、複数のシフトレジスタを含む、請求項１又は２に記載の回路。
4. 前記複数の多相クロックが、前記複数のシフトレジスタから生成される、請求項１乃至３の何れか１つに記載の回路。
5. 前記発振器が、電圧制御発振器（「ＶＣＯ」）を含み、前記クロック分周器が、該電圧制御発振器の出力クロックを受け取り、前記ディジタル記憶素子の各々が、前記電圧制御発振器の出力クロックに結合されていることからなる、請求項１乃至４の何れか１つに記載の回路。
6. 前記カウンタが、ｃ個のカウンタ出力を有し、前記ＶＣＯが、ｎ個のＶＣＯ出力クロックを有し、及び、前記多相クロックを生成するための回路が、ｃ×ｎに等しい数の多相クロックを生成することからなる、請求項５に記載の回路。
7. 前記カウンタが、ｃ個のカウンタ出力を有し、前記シフトレジスタの各々が、ｒ個のレジスタを含み、及び、前記多相クロックを生成するための回路が、ｃ×ｒに等しい数の多相クロックを生成することからなる、請求項５に記載の回路。
8. 前記多相クロックを生成するための回路が、前記複数のシフトレジスタ内に格納されたビットの総数よりも少ない数か、又は等しい数の多相クロックを生成する、請求項５に記載の回路。
9. 前記カウンタが、ジョンソン型カウンタである、請求項１乃至８の何れか１つに記載の回路。
10. 前記カウンタが、少なくとも１つのカウンタ状態の再発生を防止するための回路構成を有するジョンソン型カウンタである、請求項１乃至９の何れか１つに記載の回路。
11. 少なくとも３つの異なるクロック位相を生成する３つの演算増幅器を、前記発振器が有する、請求項１乃至１０の何れか１つに記載の回路。
12. ６つの異なるクロック位相を生成する３つの演算増幅器を、前記ＶＣＯが有する、
    、請求項１乃至１１の何れか１つに記載の回路。
13. 前記複数のディジタル記憶素子が、複数のシフトレジスタである、請求項１乃至１２の何れか１つに記載の回路。
14. 前記複数のディジタル記憶素子が、Ｄ型フリップフロップを含むシフトレジスタからなる、請求項１乃至１３の何れか１つに記載の回路。
15. 前記複数のディジタル記憶素子が、発振器出力クロックの数に対応する数のＤ型フリップフロップからなる、請求項１乃至１３の何れか１つに記載の回路。
16. 前記複数のシフトレジスタが、少なくとも３つのシフトレジスタからなる、請求項１３に記載の回路。
17. 前記複数のディジタル記憶素子が、５つのシフトレジスタからなり、各シフトレジスタが６つのＤ型フリップフロップを有する、請求項１に記載の回路。
18. 前記複数のディジタル記憶素子が、ｄ個の出力を有し、前記発振器が、ｎ個の発振器出力クロックを有し、及び、前記多相クロックを生成するための回路が、ｄ×ｎに等しい数の多相クロックを生成することからなる、請求項１に記載の回路。
19. 前記カウンタが、ｃ個のカウンタ出力を有し、前記複数のディジタル記憶素子が、カウンタ出力の各々に接続されるｄ個の記憶素子を有し、及び、前記多相クロックを生成するための回路が、ｃ×ｄに等しい数の多相クロックを生成することからなる、請求項１に記載の回路。
20. 前記多相クロックを生成するための回路が、前記複数のディジタル記憶素子内に格納されたビットの総数に等しい数の多相クロックを生成する、請求項１に記載の回路。
21. 複数の多相クロックを生成するための装置であって、
    複数の発振器出力クロックを生成するための発振器手段であって、環状構造にカスケード接続された複数の電圧制御発振器（ＶＣＯ）セルを含み、該複数の発振器出力クロックを生成する、発振器手段と、
    前記発振器出力クロックを受け取って、前記多相クロックを生成するためのクロック分周器手段
    とを備え、
    前記クロック分周器手段が、
    （i）最終的には複数の段にわたって循環する複数のカウンタ出力を有するカウンタ手段と、
    （ii）前記多相クロックに対応する複数のビットを格納するためのディジタル記憶手段であって、該ディジタル記憶手段が、前記複数の発振器出力クロックのうちの少なくともいくつかと、前記カウンタ出力のうちの少なくともいくつかとに結合されており、複数のレジスタを更に含み、該ディジタル記憶手段の各々が、発振器出力クロックに結合されており、該ディジタル記憶手段の各々内の少なくとも１つのレジスタが、前記カウンタ出力のうちの１つに結合されており、該ディジタル記憶手段から前記多相クロックが生成されることからなる、ディジタル記憶手段
    とを更に含み、
    前記複数の多相クロックの数が、前記複数の発振器出力クロックの数よりも多いことからなる、装置。
22. 複数の出力クロック信号を生成し、及び、
    前記複数の出力クロック信号を分周して、多相クロック信号を生成する
    ことを含み、
    前記複数の出力クロック信号を分周することが、
    多くの状態であって、該状態のうちの少なくともいくつかの状態が、関連付けられた出力カウント状態信号を有する、該多くの状態にわたってカウントを行い、
    前記出力クロック信号のうちの少なくともいくつかに基づき、複数のビットを格納し、及び、
    前記出力カウント状態信号のうちの前記少なくともいくつかに基づき、前記格納された複数のビットを出力する
    ことを更に含み、
    前記複数のビットは、前記多相クロックに対応することからなる、多相クロックを生成するための方法。
23. 複数の発振器の段と、該複数の発振器の段によって生成される複数の発振器出力クロックとを有する発振器と、
    前記発振器出力クロックを受け取るためのクロック分周器
    とを備え、
    前記クロック分周器が、
    最終的には複数の状態にわたって循環する複数のカウンタ出力を有するカウンタと、
    複数のディジタル記憶素子
    とを更に含み、
    前記ディジタル記憶素子の各々は、発振器出力クロックに結合されており、少なくとも１つのディジタル記憶素子が、カウンタ出力に結合されて、多相クロックが生成され、
    前記多相クロックの数は、前記発振器出力クロックの数よりも多いことからなる、無線通信装置。
24. 複数の発振器の段と、該複数の発振器の段によって生成される複数の発振器出力クロックとを有する発振器と、
    前記発振器出力クロックを受け取るためのクロック分周器
    とを備え、
    前記クロック分周器が、
    最終的には複数の状態にわたって循環する複数のカウンタ出力を有するカウンタと、
    複数のディジタル記憶素子
    とを更に含み、
    前記ディジタル記憶素子の各々は、発振器出力クロックに結合されており、少なくとも１つのディジタル記憶素子が、カウンタ出力に結合されて、多相クロックが生成され、
    前記多相クロックの数は、前記発振器出力クロックの数よりも多いことからなる、半導体チップ。
25. ２つか又は３つ以上のクロック信号を生成するよう構成されたクロック回路と、
    ３つか又は４つ以上の出力クロック信号を生成するために、前記２つか又は３つ以上のクロック信号を受け取り且つ分周するよう構成されたクロック分周器
    とを備え、
    前記クロック分周器が、
    複数の状態に応答して少なくともいくつかの出力状態信号を生成するために、前記複数の状態にわたって循環するよう構成されたカウンタと、
    複数のクロックド・サンプルアンドホールド回路であって、該クロックド・サンプルアンドホールド回路の各々が、前記２つか又は３つ以上のクロック信号のうちの１つを受け取り、その受け取った信号が、前記カウンタに結合されて、前記出力状態信号のうちの１つに基づいて、前記３つか又は４つ以上の出力クロック信号のうちの１つが生成されることからなる、複数のクロックド・サンプルアンドホールド回路
    とを更に含むことからなる、多相クロック信号を生成するための回路。

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