CN106209075B - 数字延迟单元与信号延迟电路 - Google Patents

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Abstract

本发明提供一种数字延迟单元与信号延迟电路，该数字延迟单元，由多个NAND栅所组成。该数字延迟单元包括一第一延迟路径与一第二延迟路径。该第一延迟路径，耦接在一第一输入端与一输出端之间，用以提供一个NAND栅的时间延迟。该第二延迟路径，耦接在一第二输入端与该输出端之间，可用以提供三个NAND栅的时间延迟。

Description

数字延迟单元与信号延迟电路
技术领域
本发明为一种信号延迟电路，特别是一种全数字式的信号延迟电路。
背景技术
随着半导体科技的进步，集成电路的操作频率也越来越快，集成电路内部的元件与外部元件之间不同步的情形也越来越严重。为了消除这种不同步，因此需要在集成电路内部设计一个锁相回路(phase locked loop,PLL)或延迟锁定回路(delay-locked loop,DLL)以进行时脉的校正，使得集成电路内部的所有元件的时脉相位皆能相同。一般而言，锁相回路内包含一电压控制振荡器(voltage controlled oscillator)，而此电压控制振荡器常会无法避免的累积抖动(jitter)，进而使得锁相回路的噪声抗扰性(noise immunity)低于延迟锁定回路。
延迟锁定回路包括了模拟式延迟锁定回路以及数字式延迟锁定回路。而在数字式延迟锁定回路中，通常会使用数字延迟线来进行相位延迟，但是已知的数字延迟线至少需要两个元件来进行相位延迟，因此在高速传输下，造成数字延迟线的一基本延迟时间过大，使得相位校正无法正确地被执行。
图1A为已知一数字延迟线的示意图。图1中的数字延迟线使用了3个NAND栅，其中每一个NAND栅的延迟时间为Td，因此图1中的数字延迟线最小的延迟时间为2Td。图1中的数字延迟线有两个延迟路径，分别是经由NAND栅11与13的第一延迟路径，以及经过NAND栅12与13的第二延迟路径。时脉信号CLKA经由第一延迟路径会产生2Td的相位延迟，同样地，时脉信号CLKB经由第一延迟路径会产生2Td的相位延迟。但是万一时脉信号CLKA或CLKB所需要的相位延迟小于2Td，则图1A中的数字延迟线并无法提供正确的相位延迟。
图1B为已知另一数字延迟线的示意图。在图1B中，假设NAND栅101与102的延迟时间为Td，反相器103的延迟时间为T，则图1中的数字延迟线的延迟时间可能为2Td或(Td+T)。同样地，万一遇到时脉信号CLKA或CLKB所需要的相位延迟小于2Td或(Td+T)，则图1B中的数字延迟线并无法提供正确的相位延迟。
发明内容
为了使全数字延迟线的效能更佳，本发明提供一种全数字延迟线，该全数字延迟线可提供最小为1个NAND栅的相位延迟时间。
本发明的一实施例为一种数字延迟单元，由多个NAND栅所组成。该数字延迟单元包括一第一延迟路径与一第二延迟路径。该第一延迟路径，耦接在一第一输入端与一输出端之间，用以提供一个NAND栅的时间延迟。该第二延迟路径，耦接在一第二输入端与该输出端之间，可用以提供三个NAND栅的时间延迟。
本发明的另一实施例提供一种数字延迟单元。该数字延迟单元包括一反相器、一第一信号输入端、一第一NAND栅、一第二NAND栅、一第三NAND栅、一第四NAND栅以及一第二信号输入端。该反相器用以接收一第一信号。第一信号输入端，耦接至第一NAND栅的一第一输入端。第一NAND栅的第二输入端耦接至该反相器的输出端。第二NAND栅的第一输入端耦接至该第一NAND栅的一输出端。第三NAND栅的第一输入端耦接至该第二NAND栅的一输出端，且第三NAND栅的第二输入端耦接至一第二信号输入端。第四NAND栅的一第一输入端接收一第一信号，第二输入端接收一第二信号且第四NAND栅的输出端耦接至该第二NAND栅的第二输入端。当第一信号输入端接收一输入信号时，该第一信号的逻辑电位被设为1。当第二信号输入端接收该输入信号时，该第一信号的逻辑电位被设为0，且该第一信号输入端的逻辑电位被设为1。
本发明的另一实施例提供一种信号延迟电路，包括一延迟控制电路以及一数字延迟电路。该延迟控制电路，根据一输入信号与一参考信号产生一控制信号。该数字延迟电路，由多个NAND栅所组成，接收该输入信号，并根据该控制信号延迟该输入信号以产生一延迟后的输入信号，其中该数字延迟电路的一最小延迟为一NAND栅的时间延迟。
附图说明
图1A为已知一数字延迟线的示意图。
图1B为已知另一数字延迟线的示意图。
图2为根据本发明的一数字延迟单元的一实施例的示意图。
图3为根据本发明的一数字延迟线的一实施例的示意图。
图4为根据本发明的一数字延迟线的另一实施例的示意图。
图5为根据本发明的一信号延迟电路的一实施例的示意图。
附图标记说明：
11，12，13，101，102，321～NAND栅；
21～第一NAND栅；
22～第二NAND栅；
23～第三NAND栅；
24～第四NAND栅；
103、25～反栅；
20～数字延迟单元；
30～数字延迟线；
31～第一数字延迟单元；
32～第二数字延迟单元；
40～数字延迟线；
41～第一数字延迟单元；
42～第二数字延迟单元；
43～多工器；
51～延迟控制电路；
52～数字延迟电路。
具体实施方式
图2为根据本发明的一数字延迟单元的一实施例的示意图。图2中的数字延迟单元20可以应用在一数字延迟线，且时脉信号可以输入时脉输入端A或B，以在输出端Y输出一延迟后的时脉信号。数字延迟单元20包括第一NAND栅21、第二NAND栅22、第三NAND栅23以及第四NAND栅24。第一NAND栅21具有一第一输入端，耦接至时脉输入端A，以及一第二输入端，耦接至反向器25的输出端，其中反向器25接收一信号T。第四NAND栅24具有一第一输入端，接收一信号P，以及一第二输入端，接收一信号T。第二NAND栅22的两个输入端分别耦接至第一NAND栅21的输出端与第四NAND栅24的输出端。第三NAND栅23的的两个输入端分别耦接至输入时脉输入端B与第二NAND栅22的输出端。
当一第一时脉信号选择时脉输入端A输入时，信号T的逻辑电位被设为0，以确保第二NAND栅22输出的信号是延迟后的第一时脉信号。此时时脉输入端B的逻辑电位被设为1，以确保第三NAND栅23输出的信号是延迟后的第一时脉信号。当第一时脉信号选择时脉输入端B输入时，信号T的逻辑电位被设为1，此时第二NAND栅22输出为逻辑电位1，以确保第三NAND栅23输出的信号是延迟后的第一时脉信号。因此，在使用数字延迟单元20时，必需额外的电路控制信号T、时脉输入端A与B的逻辑电位。
假设每一个NAND栅的延迟时间为Td，则数字延迟单元20可以提供Td与3Td的相位延迟时间。时脉输入端B经由第一延迟路径到达输出端Y，而时脉输入端A经由第二延迟路径到达输出端Y，其中第一延迟路径只经过第一NAND栅23，而第二延迟路径则经过第一NAND栅21、第二NAND栅22以及第三NAND栅23。
如果一时脉信号需要被延迟1个Td的相位延迟时间，则该时脉信号被注入(injected)到时脉输入端B，经由第一延迟路径使得输出端Y输出的时脉信号与原始的时脉信号具有1个Td的相位延迟时间。如果一时脉信号需要被延迟3个Td的相位延迟时间，则该时脉信号被注入(injected)到时脉输入端A，经由第二延迟路径使得输出端Y输出的时脉信号与原始的时脉信号具有3个Td的相位延迟时间。
与已知的数字延迟线相比，本发明的数字延迟单元的最小延迟时间可以缩短到一个NAND栅的相位延迟时间，大幅的提升了电路的可操作频率范围。
图3为根据本发明的一数字延迟线的一实施例的示意图。数字延迟线30包括了第一数字延迟单元31与第二数字延迟单元32。假设每一个NAND栅的延迟时间为Td，则第一数字延迟单元31可以提供Td与3Td的相位延迟时间。第二数字延迟单元32内具有多个NAND栅，其中NAND栅的数量是可以变动的。在另一个实施例中，NAND栅的数量是根据输入的时脉信号所需的相位延迟时间所决定。
虽然在图3中，时脉信号的输出端为端点Y，但是第二数字延迟单元32可以根据另一控制电路以及对应的控制信号，将第二数字延迟单元32内的任一NAND栅的输出端作为时脉信号的输出端。举例来说，假设时脉信号需要2Td的相位延迟时间，则控制电路就可以将时脉输入端B输入的时脉信号由NAND栅321的输出端来输出，使得输入的时脉信号与NAND栅321的输出端所输出的时脉信号具有2Td的相位延迟时间。
另外，在第二数字延迟单元32内的所有NAND栅的输入端除了耦接前一级的NAND栅的输出端外，另一个输入端则恒接收一逻辑电位1的信号。
另外，假设数字延迟线30为一16级的数字延迟线，则在本实施例中，最少只需要19个NAND栅即可完成，可大幅减少NAND栅的数量以及数字延迟线30所占的布线面积(layoutarea)。
图4为根据本发明的一数字延迟线的另一实施例的示意图。数字延迟线40包括第一数字延迟单元41与第二数字延迟单元42，其中第一数字延迟单元41与第二数字延迟单元42之间更耦接多个数字延迟单元。在本实施例中，第二数字延迟单元42与其他的数字延迟单元内的电路都与第一数字延迟单元41相同，且每一个数字延迟单元内的NAND栅的规格都是一样的。在本实施例中，每一个数字延迟单元提供了一个NAND栅的时间延迟Td，并通过控制信号决定输入信号的延迟时间。在本实施例中，需要被延迟的信号被输入到时脉输入端B，且信号T的逻辑电位被设为1。
数字延迟线40的输出信号被输出至多工器43的一输入端与一反相器44。多工器43的另一输入端耦接反相器44的输出端。因为本实施例中的每一个数字延迟单元实际上只通过一个NAND栅进行时间延迟，因此需要根据输入信号经过的NAND栅的数量来决定数字延迟线40的输出信号是否需要被反相。假设控制信号决定输入信号的延迟时间为奇数个时间延迟Td，则多工器43将反相器44的输出信号输出到输出端OUT。假设控制信号决定输入信号的延迟时间为偶数个时间延迟Td，则多工器43将数字延迟线40的输出信号输出到输出端OUT。此外，在本实施例中，多工器43也是以NAND栅所实现。
图5为根据本发明的一信号延迟电路的一实施例的示意图。信号延迟电路包含了一延迟控制电路51以及一数字延迟电路52。延迟控制电路51接收一参考时脉信号RCLK以及产生一控制信号Sc。在本实施例中，控制信号Sc为一数字码。控制信号Sc是根据参考时脉信号RCLK与输入信号CLK的一相位差所决定。数字延迟电路52用以根据控制信号Sc来延迟输入信号CLK以产生一输出信号CLK_d。在本实施例中，数字延迟电路52的实施方式可参考图2～图4的数字延迟单元与数字延迟线电路。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (2)

1.一种数字延迟单元，包括：
一反相器，接收一第一信号；
一第一信号输入端，作为一第一时脉输入端、并耦接至一第一NAND栅的一第一输入端；
该第一NAND栅，其第二输入端耦接至该反相器的输出端；
一第二NAND栅，其第一输入端耦接至该第一NAND栅的一输出端；
一第三NAND栅，其第一输入端耦接至该第二NAND栅的一输出端，其第二输入端耦接至作为一第二时脉输入端的一第二信号输入端；以及
一第四NAND栅，其一第一输入端接收该第一信号，一第二输入端接收一第二信号，且一输出端耦接至该第二NAND栅的一第二输入端；
其中当该第一信号输入端接收为时脉信号的一输入信号时，该第一信号的逻辑电位被设为0且该第二信号输入端的逻辑电位被设为1，以及当该第二信号输入端接收为时脉信号的该输入信号时，该第一信号的逻辑电位被设为1，且该第二信号的逻辑电位被设为1。
2.一种信号延迟电路，包括：
一延迟控制电路，根据一输入信号与一参考信号产生一控制信号；以及
一数字延迟电路，接收该输入信号，并根据该控制信号延迟该输入信号以产生一延迟后的输入信号，其中该数字延迟电路的一最小延迟为一NAND栅的时间延迟，
其中该数字延迟电路包括至少一数字延迟单元，且该数字延迟单元包括：
一反相器，接收一第一信号；
一第一信号输入端，作为一第一时脉输入端、并耦接至一第一NAND栅的一第一输入端；
该第一NAND栅，其第二输入端耦接至该反相器的输出端；
一第二NAND栅，其第一输入端耦接至该第一NAND栅的一输出端；
一第三NAND栅，其第一输入端耦接至该第二NAND栅的一输出端，其第二输入端耦接至作为一第二时脉输入端的一第二信号输入端；以及
一第四NAND栅，其一第一输入端接收该第一信号，一第二输入端接收一第二信号，且一输出端耦接至该第二NAND栅的一第二输入端；
其中当该第一信号输入端接收为时脉信号的一输入信号时，该第一信号的逻辑电位被设为0且该第二信号输入端的逻辑电位被设为1，以及当该第二信号输入端接收为时脉信号的该输入信号时，该第一信号的逻辑电位被设为1，且该第二信号的逻辑电位被设为1。
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