CN112702044B - 一种高精度数据延迟线的物理实现结构 - Google Patents
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Abstract
本发明公开了一种高精度数据延迟线的物理实现结构，包括衬底和安装在衬底上的若干级element；每一级element中的元件包括缓冲器、反相器、第一与非门、第二与非门和第三与非门；第n级element中的元件与第(n‑1)级element中的元件沿X轴对称；每一级element的第三与非门与其相邻element的第三与非门之间连接线等长；每一级element的第一与非门与其相邻element的缓冲器之间连接线等长。本发明按照不同级数的element以及每一级element中的元件的连接关系摆放每一个元件，实现相邻级element之间的物理连线不被其他信号串扰影响，满足数据延迟线的每一级相移相同的要求，提高数据延迟线实现效率。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种高精度数据延迟线的物理实现结构。
背景技术
数字延迟线(Digital Delay Line，DDL)主要实现的功能是将数字信号做特定的延迟在输出实现一定的相移特性。数字延迟线优势在于工艺兼容。数字延迟线广泛应用于通信系统、测量仪器、彩色电视系统等中。随着通信带宽速度提升以及测量精确度的进一步提高，数字延迟线的精度要求也随之提升。
针对数字延迟线物理实现方式，数字物理设计者一般会使用EDA工具完成自动化摆放，通过时序报告抓取比较每一级输入的物理延时长度，通过ECO方式调整标准单元驱动大小以及绕线最终满足物理延时长度分别等长的要求，但是不同元件间的绝对物理延时长度往往不可控，会造成每一级相移存在一定偏差。
发明内容
本发明目的在于，提一种高精度数据延迟线的物理实现结构，按照物理就近原则顺次摆放每一级element，实现数字延迟线中每一级element的延迟时间相同，且各级元件的物理连线不被其他信号串扰影响。
为实现上述目的，本发明实施例提供一种高精度数据延迟线的物理实现结构，包括衬底和安装在衬底上的若干级element；每一级element中的元件包括缓冲器、反相器、第一与非门、第二与非门和第三与非门；其中，反相器的输入端接收选通信号；所述第一与非门的不同输入引脚分别连接所述缓冲器的输出端和所述反相器的输出端；所述第二与非门的不同输入引脚分别连接所述缓冲器的输出端和接收选通信号；所述第三与非门的输入引脚连接所述第二与非门的输出端；第n级element中的元件与第(n-1)级element中的元件沿X轴对称；第n级element的第三与非门的输出端与第(n-1)级element的第三与非门的输入端相连，且每一级element的第三与非门与其相邻element的第三与非门之间连接线等长；第(n-1)级element的第一与非门的输出端与第n级element的缓冲器的输入端相连，且每一级element的第一与非门与其相邻element的缓冲器之间连接线等长。
优选地，第1级element的缓冲器的输入端作为数据延迟线的输入端，第三与非门的输出端作为数据延迟线的输出端；最后一级element的第三与非门的输出端接高电平。
优选地，每一级element按照物理就近原则顺次摆放安装于衬底上。
优选地，每一级element中的元件按照反相器、缓冲器、第一与非门、第二与非门、第三与非门的顺序依次排列，固定在所述衬底上。
优选地，在数据延迟线表面覆盖有均匀间隔排列且互不相交的vss金属线。
优选地，数据延迟线中的各元件间的连线以绕线最短实现物理绕接电线，并在绕接的电线外设置有阻挡层。
本发明的实施例，具有如下有益效果：
本发明提供了一种高精度数据延迟线的物理实现结构，包括衬底和安装在衬底上的若干级element；每一级element中的元件包括缓冲器、反相器、第一与非门、第二与非门和第三与非门；其中，反相器的输入端接收选通信号；所述第一与非门的不同输入引脚分别连接所述缓冲器的输出端和所述反相器的输出端；所述第二与非门的不同输入引脚分别连接所述缓冲器的输出端和接收选通信号；所述第三与非门的输入引脚连接所述第二与非门的输出端；第n级element中的元件与第(n-1)级element中的元件沿X轴对称；第n级element的第三与非门的输出端与第(n-1)级element的第三与非门的输入端相连，且每一级element的第三与非门与其相邻element的第三与非门之间连接线等长；第(n-1)级element的第一与非门的输出端与第n级element的缓冲器的输入端相连，且每一级element的第一与非门与其相邻element的缓冲器之间连接线等长。由于现有的自动化摆放会造成每一级相移存在不同的偏差，本发明按照不同级数的element以及每一级element中的元件的连接关系摆放每一个元件，实现每一级element的曼哈顿距离最近，相邻级element之间的物理连线不被其他信号串扰影响，满足数据延迟线的每一级相移相同的要求，提高数据延迟线实现效率。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明某一实施例提供的数据延迟线的逻辑示意图；
图2是本发明某一实施例提供的高精度数据延迟线的结构示意图；
图3是本发明某一实施例提供的高精度数据延迟线中元件对称关系的结构示意图；
图4是本发明另一实施例提供的高精度数据延迟线的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，文中所使用的步骤编号仅是为了方便描述，不对作为对步骤执行先后顺序的限定。
应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图1，图1是本发明实施例提供的数据延迟线的逻辑示意图。本发明实施例提供的一种高精度数据延迟线的物理实现结构，每一级element中的元件包括缓冲器A、反相器B、第一与非门C、第二与非门D和第三与非门E；其中，反相器B的输入端接收选通信号；第一与非门C的不同输入引脚分别连接缓冲器A的输出端和反相器B的输出端；第二与非门D的不同输入引脚分别连接缓冲器A的输出端和接收选通信号；第三与非门E的输入引脚连接第二与非门D的输出端。第1级element的缓冲器A的输入端作为数据延迟线的输入端，第三与非门E的输出端作为数据延迟线的输出端。最后一级element的第三与非门E的输出端接高电平。
如果sel0选通，则选通信号从in直接经过element0的缓冲器A、反相器B、第一与非门C送至out。如果sel1选通，则选通信号从in经过element0的缓冲器A、第一与非门C传递至element1的缓冲器A、第二与非门D、第三与非门E，最终通过element0的第三与非门E输出至out。依此类推，seln选通，则选通信号从in经过缓冲器A、第一与非门C经过element1的缓冲器A、第二与非门D、第三与非门E、element(n-1)的缓冲器A、第二与非门D、第三与非门E最终传回至element0的第三与非门E输出至out。
不同选通端有效，为了保证数据在每一级延迟相同也就是相位延迟相同的情况下高效传输，则需要保证：每一级element的缓冲器A、第二与非门D、第三与非门E物理延时A相同；第n级element的第三与非门E输出回溯到第(n-1)级element的第三与非门E输入的物理延迟B相同；第(n-1)级element的第一与非门C输出传递到第n级element的缓冲器A输入的物理延迟C相同。
请参阅图2，图2是本发明实施例提供的高精度数据延迟线的结构示意图。本发明实施例提供的一种高精度数据延迟线的物理实现结构，包括衬底和安装在衬底上的若干级element。通过编写脚本完成每一级element中元件的摆放，在本实施例中，每一级element中缓冲器A、反相器B、第一与非门C、第二与非门D和第三与非门E这5个元件的摆放如图2所示。在本实施例中，每一级element按照物理就近原则顺次摆放安装于衬底上。每一级element中的元件按照反相器B、缓冲器A、第一与非门C、第二与非门D、第三与非门E的顺序依次排列，固定在衬底上。
在本实施例中，为了使得衬底使用面积得到最大的利用化，第n级element中的元件与第(n-1)级element中的元件沿X轴对称。如图3所示，图3是本发明某一实施例提供的高精度数据延迟线中元件对称关系的结构示意图。
在本实施例中，第n级element的第三与非门E的输出端与第(n-1)级element的第三与非门E的输入端相连，且每一级element的第三与非门E与其相邻element的第三与非门E之间连接线等长。
在本实施例中，第(n-1)级element的第一与非门C的输出端与第n级element的缓冲器A的输入端相连，且每一级element的第一与非门C与其相邻element的缓冲器A之间连接线等长。同时每一级element的反相器B和第一与非门C之间的曼哈顿距离相同。其中，曼哈顿距离是种使用在几何度量空间的几何学用语，用以标明两个点在标准坐标系上的绝对轴距总和。
请参阅图4，图4是本发明另一实施例提供的高精度数据延迟线的结构示意图。本发明实施例提供的一种高精度数据延迟线的物理实现结构，在数据延迟线表面覆盖有均匀间隔排列且互不相交的VSS金属线。覆盖在数据延迟线上面的VSS金属线要求尽可能的多，但是不能超过最大金属密度的要求。VSS金属线的作用是做物理隔离，在实际应用中，芯片安装的衬底上有一些非数据延迟线相关的绕线的要经过数据延迟线上方，使用VSS金属线做隔离用来消除这些非数据延迟线的绕线对数据延迟线相关信号绕线造成的串扰，以保证数据延迟线的精度。在具体的安装过程中，优先进行数据延迟线相关信号绕线，绕线结束后在数据延迟线上添加VSS金属线及绕线阻挡层。需要注意的是数据延迟线绕线完成后，需要把数据延迟线相关物理条线的状态设置为don’t touch属性，以避免后续绕其他信号线的时候数据延迟线的线被移动，可以通过后端物理设计实现的EDA工具或Cadence PRInnovus来实现上述操作。
在一个实施例中，数据延迟线中的各元件间的连线以绕线最短实现物理绕接电线，并在绕接的电线外设置有阻挡层。阻挡层的作用类似于VSS金属线的作用，防止数据延迟线内部元件之间的绕线产生串扰。
本发明基于数据延迟线物理设计实现，按照数据延迟线级数以及每一级element中的元件连接关系摆放每一个元件，实现每一级element，曼哈顿距离最近，实现相邻级数之间的物理连线不被其他信号串扰影响；数据延迟线中的元件摆放完成后，添加VSS金属线作为隔离层，有效消除高层金属层的非数据延迟线的信号绕线对数据延迟线信号的串扰造成的物理延迟差别；优先进行数据延迟线绕线，保证有充足的绕线资源使得以及数据延迟线绕线最短；数据延迟线绕线结束后，在数据延迟线上添加绕线阻挡层，避免同层金属层的非数据延迟线信号线进入数据延迟线绕线区域，从而对数据延迟线信号造成串扰；可一次性满足数据延迟线的每一级element相移相同的要求，提高数据延迟线的实现效率。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (5)
1.一种高精度数据延迟线的物理实现结构，其特征在于，包括衬底和安装在衬底上的若干级element；
每一级element中的元件包括缓冲器、反相器、第一与非门、第二与非门和第三与非门；其中，反相器的输入端接收选通信号；所述第一与非门的不同输入引脚分别连接所述缓冲器的输出端和所述反相器的输出端；所述第二与非门的不同输入引脚分别连接所述缓冲器的输出端和接收选通信号；所述第三与非门的输入引脚连接所述第二与非门的输出端；
第n级element中的元件与第n-1级element中的元件沿X轴对称；
第n级element的第三与非门的输出端与第n-1级element的第三与非门的输入端相连，且每一级element的第三与非门与其相邻element的第三与非门之间连接线等长；最后一级element的第三与非门的一个输入端与最后一级element的第二与非门的输出端连接，另一个输入端接高电平；
第1级element的缓冲器的输入端作为数据延迟线的输入端，第三与非门的输出端作为数据延迟线的输出端；第n-1级element的第一与非门的输出端与第n级element的缓冲器的输入端相连，且每一级element的第一与非门与其相邻element的缓冲器之间连接线等长；其中，第n级element和第n-1级element中的n表示大于1的整数。
2.根据权利要求1所述的高精度数据延迟线的物理实现结构，其特征在于，每一级element按照物理就近原则顺次摆放安装于衬底上。
3.根据权利要求1所述的高精度数据延迟线的物理实现结构，其特征在于，每一级element中的元件按照反相器、缓冲器、第一与非门、第二与非门、第三与非门的顺序依次排列，固定在所述衬底上。
4.根据权利要求1所述的高精度数据延迟线的物理实现结构，其特征在于，在数据延迟线表面覆盖有均匀间隔排列且互不相交的vss金属线。
5.根据权利要求1所述的高精度数据延迟线的物理实现结构，其特征在于，数据延迟线中的各元件间的连线以绕线最短实现物理绕接电线，并在绕接的电线外设置有阻挡层。
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Denomination of invention: A Physical Implementation Structure of High Precision Data Delay Line Effective date of registration: 20230322 Granted publication date: 20211012 Pledgee: Shanghai Pudong Development Bank Limited by Share Ltd. Guangzhou branch Pledgor: UNICMICRO (GUANGZHOU) Co.,Ltd. Registration number: Y2023980035757 |
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