CN112291120B - 一种延时线结构及其时延抖动的校正方法 - Google Patents

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Abstract

本发明公开了一种延时线结构及其时延抖动的校正方法，该延时线结构包括N个延时单元和N个选择器，其中，第N‑1个延时单元的输出端分别连接到第N‑1个选择器的第一输入端和第N个延时单元的输入端，第N‑1个选择器输入第N‑1个选择信号，第N个延时单元的输出端连接到第N个选择器的第一输入端，第N个选择器的输出端连接到第N‑1个选择器的第二输入端，第N个选择器输入第N个选择信号，各延时单元和选择器依照上述规律向前堆叠至第一延时单元的输入端连接输入信号以及第一选择器的输出端连接输出信号。本发明能够在发送端或者接收端对clock进行延时控制，以满足接收timing，并且能够减小延时线时延的抖动。

Description

一种延时线结构及其时延抖动的校正方法
技术领域
本发明涉及数字通信技术领域，尤其涉及一种延时线结构及其时延抖动的校正方法。
背景技术
在现代通信网络中，由于数据速率的上升，芯片接口的传输速率也越来越快。传统的数字接口只在时钟的上升沿或者下降沿上传输数据。为了提升传输速率，在不改变时钟频率的前提下，同时在数据的上升沿和下降沿传输数据，则数据的传输速率将会提升一倍。以以太网的传输接口RGMII的时序为例，参见图1所示，RXC为随路时钟，RXD/RX_CTL为随路数据，可以看到数据在RXC的上升沿和下降沿都有跳变。假定发送端的RXC的跳变沿和数据的跳变沿完全对齐，则接收端需要将clock做delay使得clock的跳变沿正好在相邻数据跳变沿的中间位置，才能将数据正确接收。亦或者发送端就将RXC delay之后再送出，接收端则不需要对RXC做delay处理。接收端看到的信号的相位还要受到板上走线的影响，因此在应用中为了能保证接收信号能够被正确接收通常都会在发送端或者接收端对clock加入延时线的控制以满足接收timing。
发明内容
本发明的发明目的是提供一种延时线结构及其时延抖动的校正方法，以提供一种能够在发送端或者接收端对clock进行延时控制的延时线，以满足接收timing，并且能够减小延时线时延的抖动。
为达到上述发明目的，本发明采用的技术方案是：一种延时线结构，包括N个延时单元和N个选择器，其中，第N-1个延时单元的输出端分别连接到第N-1个选择器的第一输入端和第N个延时单元的输入端，第N-1个选择器输入第N-1个选择信号，第N个延时单元的输出端连接到第N个选择器的第一输入端，第N个选择器的输出端连接到第N-1个选择器的第二输入端，第N个选择器输入第N个选择信号，各延时单元和选择器依照上述规律向前堆叠至第一延时单元的输入端连接输入信号以及第一选择器的输出端连接输出信号。
上述技术方案中，所述延时单元包括两个级联的第一反相器。
上述技术方案中，所述第一反相器包括串联于VCC与地之间的第一PMOS晶体管和第一NMOS晶体管。
上述技术方案中，所述选择器包括第一与非门、第二与非门、第三与非门和第二反相器，所述第一与非门的第二输入端经第二反相器连接到第二与非门的第二输入端，所述第一与非门的输出端连接到第三与非门的第一输入端，所述第二与非门的输出端连接到第三与非门的第二输出端。
上述技术方案中，所述第一与非门、第二与非门和第三与非门的结构相同，所述第一与非门包括第一NPN三极管、第二NPN三极管、第一PNP三极管和第二PNP三极管；
所述第一NPN三极管的集电极连接到电源端，所述第一NPN三极管的基极连接到第一PNP三极管的基极并作为第一与非门的第一输入端，所述第一NPN三极管的发射极分别连接到第二NPN三极管的发射极和第一PNP三极管的集电极并作为第一与非门的输出端，所述第二NPN三极管的集电极连接到电源端，所述第二NPN三极管的基极连接到第二PNP三极管的基极并作为第一与非门的第二输入端，所述第一PNP三极管的发射极连接到第二PNP三极管的集电极，所述第二PNP三极管的发射极接地。
上述技术方案中，所述第二反相器包括串联于VCC与地之间的第二PMOS晶体管和第二NMOS晶体管。
本发明还涉及一种延时线的时延抖动的校正方法，包括如下步骤：
步骤一、通过锁相环电路得到一组相位关系固定的时钟信号，分别为0度时钟信号clk_0和90度时钟信号clk_90；
步骤二、将0度时钟信号clk_0输入延时线中得到0度时钟延时信号clk_0_delay；
步骤三、将0度时钟延时信号clk_0_delay输入D触发器中并用90度时钟信号clk_90进行采集；
步骤四、将D触发器的输出信号输入判决模块中，得到延时线的延时设置。
上述技术方案中，所述步骤四中，从D触发器的输出为高电平时开始逐个增加延时线的延时设置数，直到D触发器的输出为低电平时所对应的延时设置即为得到的延时线的延时设置。
由于上述技术方案运用，本发明与现有技术相比具有下列优点：
本发明的延时线通过多个延时单元与选择器的组合，实现了不同单位延时信号的输出，并且通过校正方法能够有效减小延时线的时延抖动。
附图说明
图1是本发明背景技术中的以太网的传输接口RGMII的时序图。
图2是本发明的延时线的结构示意图。
图3是本发明延时单元的结构示意图。
图4是本发明的第一反相器的结构示意图。
图5是本发明的选择器的结构示意图。
图6是本发明的与非门的结构示意图。
图7是本发明的校正方法示意图。
图8是本发明的判决模块中各时钟的时序关系图。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例：
参见图2所示，本发明涉及一种延时线结构，该延时线结构基于选择器实现，具体为，包括N个延时单元和N个选择器，其中，第N-1个延时单元的输出端分别连接到第N-1个选择器的第一输入端和第N个延时单元的输入端，第N-1个选择器输入第N-1个选择信号，第N个延时单元的输出端连接到第N个选择器的第一输入端，第N个选择器的输出端连接到第N-1个选择器的第二输入端，第N个选择器输入第N个选择信号，各延时单元和选择器依照上述规律向前堆叠至第一延时单元的输入端连接输入信号以及第一选择器的输出端连接输出信号。
假设上述延时线中的一个延时单元和选择器组合的延时为T，连接线的延时可以忽略不计。则当第一选择器选择第二选择器的输出信号，第二选择器选择第二延时单元的输出信号时，延时线的延时为2T；当第一选择器选择第二选择器的输出信号，第二选择器选择第三选择器的输出信号，第三选择器选择第三延时单元的输出信号时，延时线的延时为3T。按照上述逻辑类推通过增加延时单元和选择器的级数即可得到延时N*T。
具体地，参见图3所示，所述延时单元包括两个级联的第一反相器。
其中，参见图4所示，所述第一反相器包括串联于VCC与地之间的第一PMOS晶体管Mp和第一NMOS晶体管Mn。
参见图5所示，所述选择器包括第一与非门、第二与非门、第三与非门和第二反相器，所述第一与非门的第二输入端经第二反相器连接到第二与非门的第二输入端，所述第一与非门的输出端连接到第三与非门的第一输入端，所述第二与非门的输出端连接到第三与非门的第二输出端；第二反相器的结构与第一反相器的结构相同。
其中，所述第一与非门、第二与非门和第三与非门的结构相同。参见图6所示，所述第一与非门包括第一NPN三极管T1、第二NPN三极管T2、第一PNP三极管T3和第二PNP三极管T4；
所述第一NPN三极管T1的集电极连接到电源端，所述第一NPN三极管T1的基极连接到第一PNP三极管T3的基极并作为第一与非门的第一输入端，所述第一NPN三极管T1的发射极分别连接到第二NPN三极管T2的发射极和第一PNP三极管T3的集电极并作为第一与非门的输出端，所述第二NPN三极管T2的集电极连接到电源端，所述第二NPN三极管T2的基极连接到第二PNP三极管T4的基极并作为第一与非门的第二输入端，所述第一PNP三极管T3的发射极连接到第二PNP三极管T4的集电极，所述第二PNP三极管T4的发射极接地。
然而，实际电路中实际时延并不是一成不变的，由于生产工艺的偏差，每颗芯片在相同环境下的延时会有不同；同一刻芯片在不同温度和电压的情况下，延时也会发生变化。通常延时单元与选择器的延时的变化范围非常大，最大值比最小值的比值能达到3-5倍。比如一组延时单元与选择器延迟的典型值是150ps，在某特定最小值和最大值分别能够达到90ps和350ps。假定我们需要延时2ns，以典型值计算13级延迟为1.95ns，但最小值和最大值有可能分别为1.17ns和4.5ns。以RGMII为例，时钟周期为8ns，上升沿和下降沿之间为4ns，理想的情况是clock的延迟在1.5-2.5ns之间。以延时线现有变化，无法满足要求。因此，本发明还涉及一种延时线的时延抖动的校正方法，参见图7所示，包括如下步骤：
步骤一、通过锁相环电路得到一组相位关系固定的时钟信号，分别为0度时钟信号clk_0和90度时钟信号clk_90；
步骤二、将0度时钟信号clk_0输入延时线中得到0度时钟延时信号clk_0_delay；
步骤三、将0度时钟延时信号clk_0_delay输入D触发器中并用90度时钟信号clk_90进行采集；
步骤四、将D触发器的输出信号输入判决模块中，得到延时线的延时设置。
为便于理解，以125M时钟为例，得到一组0度与90度的时钟组合。时钟周期为8ns，90度相位差换算成时延则是2ns。再次参见图3所示，将0度时钟信号clk_0经过延时线得到0度时钟延时信号clk_0_delay，然后通过D触发器用90度时钟信号clk_90去采集0度时钟延时信号clk_0_delay。然后对D触发器的输出进行判决，在判决模块中，各时钟的时序关系参见图8所示。
具体地，用D触发器，将90度时钟信号clk_90作为clock去采集0度时钟延时信号clk_0_delay，当0度时钟延时信号clk_0_delay的上升沿edge_2在0度时钟信号clk_0的上升沿edge_1与90度时钟信号clk_90的上升沿edge_3之间时，在90度时钟信号clk_90的上升沿，0度时钟延时信号clk_0_delay总是为高，所以D触发器的输出一直为高，则延时线的设置从delay 1*T开始，如果D触发器的输出一直为高，则增加延时线的延时，直到D触发器的输出出现低电平为止，记下此时延时线的设置N。考虑到D触发器的setup时间要求
Figure 138653DEST_PATH_IMAGE001
(D端数据要比CK端触发沿要早一段时间，才能保证D端数据被正确采集)，则可以得到如下信息：
Figure DEST_PATH_IMAGE002
之所以用约等于是因为延时线调整分辨率为T，此处有可能存在时间T的模糊度。于是可以得到当前状况下，延时线的单位delay为：
Figure 727897DEST_PATH_IMAGE003
有了延时线的单位delay的信息，通过计算得到想要的延时
Figure DEST_PATH_IMAGE004
所对应的设置。
Figure 304372DEST_PATH_IMAGE005
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对上述实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的上述实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种延时线的时延抖动的校正方法，用于校正延时线结构的时延抖动，其特征在于,包括如下步骤：
步骤一、通过锁相环电路得到一组相位关系固定的时钟信号，分别为0度时钟信号clk_0和90度时钟信号clk_90；
步骤二、将0度时钟信号clk_0输入延时线中得到0度时钟延时信号clk_0_delay；
步骤三、将0度时钟延时信号clk_0_delay输入D触发器中并用90度时钟信号clk_90进行采集；
步骤四、将D触发器的输出信号输入判决模块中，得到延时线的延时设置；
所述步骤四中，从D触发器的输出为高电平时开始逐个增加延时线的延时设置数，直到D触发器的输出为低电平时所对应的延时设置即为得到的延时线的延时设置。
2.根据权利要求1所述的延时线的时延抖动的校正方法，其特征在于：所述延时线结构包括N个延时单元和N个选择器，其中，第N-1个延时单元的输出端分别连接到第N-1个选择器的第一输入端和第N个延时单元的输入端，第N-1个选择器输入第N-1个选择信号，第N个延时单元的输出端连接到第N个选择器的第一输入端，第N个选择器的输出端连接到第N-1个选择器的第二输入端，第N个选择器输入第N个选择信号，各延时单元和选择器依照上述规律向前堆叠至第一延时单元的输入端连接输入信号以及第一选择器的输出端连接输出信号。
3.根据权利要求2所述的延时线的时延抖动的校正方法，其特征在于：所述延时单元包括两个级联的第一反相器。
4.根据权利要求3所述的延时线的时延抖动的校正方法，其特征在于：所述第一反相器包括串联于VCC与地之间的第一PMOS晶体管和第一NMOS晶体管。
5.根据权利要求2所述的延时线的时延抖动的校正方法，其特征在于：所述选择器包括第一与非门、第二与非门、第三与非门和第二反相器，所述第一与非门的第二输入端经第二反相器连接到第二与非门的第二输入端，所述第一与非门的输出端连接到第三与非门的第一输入端，所述第二与非门的输出端连接到第三与非门的第二输出端。
6.根据权利要求5所述的延时线的时延抖动的校正方法，其特征在于：所述第一与非门、第二与非门和第三与非门的结构相同，所述第一与非门包括第一NPN三极管、第二NPN三极管、第一PNP三极管和第二PNP三极管；
所述第一NPN三极管的集电极连接到电源端，所述第一NPN三极管的基极连接到第一PNP三极管的基极并作为第一与非门的第一输入端，所述第一NPN三极管的发射极分别连接到第二NPN三极管的发射极和第一PNP三极管的集电极并作为第一与非门的输出端，所述第二NPN三极管的集电极连接到电源端，所述第二NPN三极管的基极连接到第二PNP三极管的基极并作为第一与非门的第二输入端，所述第一PNP三极管的发射极连接到第二PNP三极管的集电极，所述第二PNP三极管的发射极接地。
7.根据权利要求5所述的延时线的时延抖动的校正方法，其特征在于：所述第二反相器包括串联于VCC与地之间的第二PMOS晶体管和第二NMOS晶体管；
所述延时单元包括两个对接的晶体管，分别为NMOS晶体管和PMOS晶体管，以及两对串联于VCC与地之间的一个PMOS晶体管和一个NMOS晶体管。
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