JP2000174761A

JP2000174761A - 遅延量補正回路、ａｔｍ交換機および遅延量補正方法

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Publication number: JP2000174761A
Application number: JP10347011A
Authority: JP
Inventors: Katsunori Hirano; 克典平野; Shuji Kikuchi; 修司菊地; Masami Takahashi; 正美高橋; Hiroshi Nomura; 博野村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-12-07
Filing date: 1998-12-07
Publication date: 2000-06-23
Anticipated expiration: 2018-12-07
Also published as: JP3581584B2

Abstract

(57)【要約】【課題】遅延量の変動を低減させる遅延量補正回路を実
現する。【解決手段】受信側ＬＳＩ１２において、伝送線路５
を介して伝送されたデータはフリップフロップ７に入力
され、並送されたクロックは可変遅延回路１に入力され
る。クロックは、可変遅延回路２にて更に遅延される。
可変遅延回路１および２の遅延量は、同一になるように
制御回路１７により指示されている。比較器１３は、伝
送線路５を介して伝送されたクロックと、可変遅延回路
２により遅延されたクロックとの位相が逆位相でない場
合を検出する。制御回路１７は、出力が連続して４回
“Ｈ”レベル時は、遅延クロックの遅延量が少ないと判
定し、出力が連続して４回“Ｌ”レベル時は、遅延クロ
ックの遅延量が多いと判定し、遅延量を変化させる。こ
れにより、クロックの立ち上がりエッジは、データ変化
周期Ｔの半分付近となり、フリップフロップのセットア
ップ・ホールド時間を満たすためデータ取り込みが可能
となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルデータ
の高速伝送におけるタイミング調整に関し、特にＡＴＭ
交換機等の遅延量を補正する回路に関するものである。

【０００２】

【従来の技術】従来の技術は、特開平７−１５４０５号
公報の「デジタル伝送路試験方式およびデジタル伝送路
試験システム」に記載されているものがある。

【０００３】以下この技術を説明する。図１１に、従来
例の伝送方式を示す。図１１は、送信側からのデータに
クロックを並送させる伝送方式を示している。

【０００４】以下、動作および回路構成について説明す
る。図１１に示す送信側ＬＳＩ４において、フレーム信
号に同期した内部論理からのデータ（ＤＡＴＡ）を最終
段フリップフロップ１においてクロック（ＣＬＫ）によ
りリタイミングを行う。このリタイミングを行ったクロ
ックおよびデータを出力バッファ３を介してそれぞれ出
力し、伝送線路５を伝搬して受信側ＬＳＩ１２に入力さ
れる。ここで、入力されたデータの変化点と、クロック
の立ち上がり変化点（立上りエッジ）が同位相の場合、
受信側ＬＳＩではデータを取り込むためにクロックの位
相を調整する必要がある。すなわち、クロックを遅延素
子２０によって取り込み可能な位相に遅らせて、データ
の取り込みを行う。

【０００５】

【発明が解決しようとする課題】ネットワークの高速、
広帯域への発展により、高速、広帯域ＩＳＤＮ（Integr
ated Services Digital Network)の需要が拡大してい
る。高速、広帯域ＩＳＤＮを可能にするＡＴＭ（Asynch
ronous Transfer Mode：非同期転送モード）交換方式に
おいては、複数のＡＴＭ端末からの信号の切り換えを行
うＡＴＭ交換機の大容量化が必須である。

【０００６】装置を大容量化し、且つ、装置規模の増大
なく装置の小型化を実現するには、装置に適用するＬＳ
Ｉ当たりの論理規模を増大することが必須である。その
ためには、高集積が可能なＣＭＯＳＬＳＩを適用し
て、装置を構成する必要がある。

【０００７】また、ＡＴＭ交換機は、各ユニット毎に異
なるクロック源を持つため、ユニット間のデータ伝送は
クロックを並送させる方式が一般的である。このときＬ
ＳＩ、基板、バックボードのピン数不足により、データ
をパラレル／シリアル（並列／直列）変換してデータ伝
送を行う。シリアル変換されたデータ伝送は高速伝送が
要求される。例えば、４：１のパラレル／シリアル変換
回路によってピン数を低減した場合、シリアルデータは
パラレルデータ時の４倍の伝送速度が要求される。その
ため、ＡＴＭ交換機においては、高集積可能なＣＭＯＳ
ゲートアレイを用いて高速伝送を行うことが、装置実現
における課題となる。

【０００８】伝送速度を制限する要因は、配線長差によ
るスキュー、データのパターン依存性ジッタ、伝送線路
での波形劣化、遅延素子２０の遅延量変動などである。
これら要因によってタイミングマージンが減少される。

【０００９】前記従来例の構成において、クロックの位
相を遅らせる遅延素子２０を、ＣＭＯＳゲートアレイで
実現するには、ＣＭＯＳゲートを遅延素子として用いる
方法があるが、ＣＭＯＳゲートはプロセス、温度・電源
変動の影響により、遅延量が大幅に変動する問題があ
る。これにより受信側フリップフロップのタイミングマ
ージンが減少するため、伝送速度が数十Ｍｂｉｔ／ｓ程
度に制限される。そこで本発明は、遅延量の変動を低減
させる遅延量補正回路、ＡＴＭ交換機および遅延量補正
方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、前記課題を解
決するために、入力されたディジタル信号を遅延させる
第１の遅延手段と、前記第１の遅延手段により遅延され
たディジタル信号を遅延させる第２の遅延手段と、前記
入力されたディジタル信号と、前記第２の遅延手段によ
り遅延されたディジタル信号との位相差が予め定めた位
相差でない場合に、前記第１の遅延手段についての遅延
量を変化させる補正手段と、前記第１の遅延手段で遅延
されたディジタル信号を出力する出力手段とを有する。
例えば、第１および第２の遅延手段の遅延量を同じにな
るように補正する場合には、出力手段から出力されるデ
ィジタル信号と第１の遅延手段により遅延されたディジ
タル信号とは、前記予め定めた位相差の半分の位相差に
なるように制御できる。例えば、入力されたディジタル
信号がクロックのとき、このクロックの信号の変化点と
次の変化点の中間位置で立ち上がるような信号に補正さ
れたものとなる。これにより、変動する位相差に合わせ
て遅延量を補正することができ、遅延量の変動を低減さ
せることができる。

【００１１】より具体的に、前記補正手段は、前記入力
されたディジタル信号と前記第２の遅延手段により遅延
されたディジタル信号との位相差が予め定めた位相差よ
り大きいか小さいかを判断する比較器と、前記比較器の
結果、前記入力されたディジタル信号と前記第２の遅延
手段により遅延されたディジタル信号との位相差が前記
予め定めた位相差より大きいときには、前記遅延量を小
さくするように変化させ、前記位相差が前記予め定めた
位相差より小さいときには、前記遅延量を大きくするよ
うに変化させる制御回路とを備える。この場合、前記補
正手段は、前記比較器の結果、同じ結果が、予め定めた
回数連続したこと検出するをカウンタをさらに備え、前
記制御回路は、前記カウンタにより、前記比較器の結果
が、予め定めた回数連続したことを検出したときに前記
遅延量の変化の制御を実行するようにしてもよい。前記
比較器は、フリップフロップで構成することができる。

【００１２】また、他の解決手段としては、入力された
ディジタル信号を遅延させる第１の遅延手段と、前記第
１の遅延手段により遅延されたディジタル信号を遅延さ
せる第２の遅延手段と、前記入力されたディジタル信号
と前記第２の遅延手段により遅延されたディジタル信号
との位相を検出し、当該検出した位相の統計に従って前
記遅延量の変化を行う補正手段とを有するようにしても
よい。

【００１３】これらの遅延量補正回路は、ＡＴＭ交換機
などの高速伝送におけるクロックなどのタイミング調整
に利用することができる。

【００１４】本発明によれば、遅延量の変動を低減させ
る遅延量補正回路を実現することができ、さらに高集積
で且つ高速信号の伝送を可能とすることで装置の大容量
・高速化を実現することができる。

【００１５】

【発明の実施の形態】以下、本発明に係る第１の実施の
形態を図１〜図９を用いて説明する。

【００１６】まず、本発明を適用したデータ伝送方式に
ついて図９を用いて説明する。図９に示す様に、ＬＳＩ
間でのデータ伝送は、伝送するデータにクロックを並送
させるクロック並送方式である。ここで、並送するクロ
ックは、２分周回路２によりデータ変化周期の１／２の
周期を持つ分周クロックを並送させる。これは、通常ク
ロックはＮＲＺ（ＮｏｔＲｅｔｕｒｎｔｏＺｅｒ
ｏ）であり、データは、ＮＺ（ＲｅｔｕｒｎｔｏＺ
ｅｒｏ）であるため、クロックの周波数は、データ周波
数の２倍である。そのため、伝送線路５では、データ伝送
速度の２倍の周波数帯域が必要である。併走するクロッ
クを２分周する事で、クロックはデータと同じ周波数と
なるため、伝送線路５での周波数帯域を上げずにデータ
伝送速度を２倍とすることができる。

【００１７】送信されたデータは、受信側フリップフロ
ップ７に入力され、並送された分周クロックは、可変遅
延回路９に入力される。データの取り込みは、可変遅延
回路９通過後の遅延クロックで行う。前述した様にＣＭ
ＯＳゲートは遅延変動量が多いため、補正回路１１から
の制御信号により可変遅延回路９の遅延量の補正を行う
構成とする。

【００１８】次に、第１の実施の形態の受信側における
構成を、図１を用いて説明する。図１は、遅延量補正回
路の構成を示している。遅延量補正回路は、受信側ＬＳ
Ｉ１２として構成され、並送されたクロックの位相を遅
延させる第１および第２の遅延手段３３、３４と、入力
されたディジタル信号と、第２の遅延手段３４により遅
延されたディジタル信号との位相差が予め定めた位相差
でない場合を検出する位相検出手段３５と、遅延手段３
３、３４の遅延量を制御する補正・制御手段３６とを備
えている。これらの手段を用いてクロックの位相を検出
し、データに対するクロックの遅延量が一定となるよう
に補正を行う。

【００１９】以下に、遅延量補正回路の構成及び動作に
ついて、図２〜図６を用いて説明する。本発明における
補正方式は、入力されたクロックを２段階で遅延させ、
遅延させたクロックの“Ｈ”または“Ｌ”のレベルを判
定して、可変遅延回路の遅延量を増減させ、遅延量を、
予め定めた位相差であるデータ周期と同じに設定する。
図３は、第１の実施の形態における回路構成を示してい
る。遅延量補正回路は、第１および第２の遅延手段であ
る可変遅延回路９、１０と、入力されたクロックと可変
遅延回路２により遅延されたクロックとの位相差が予め
定めた位相差（本実施の形態においては、逆位相）より
大きいか小さいかを判断する比較器１３と、比較器の結
果、同じ結果が、予め定めた回数連続したこと検出する
カウンタ１４と、カウンタにより、比較器の結果が、予
め定めた回数連続したことを検出したときに遅延量を変
化させる制御回路１７とを備える。

【００２０】次に、機能毎の回路構成について説明す
る。

【００２１】可変遅延回路９、１０は、ゲート切替え型
の構成である。図４に可変遅延回路９、１０の構成を示
す。図４（ａ）および（ｂ）の構成ともに、遅延量（デ
ィレイ）の少ないＣＭＯＳゲート１８を、複数個縦列に
多段接続し、各々のゲート出力をセレクタ１９に入力す
る構成としている。セレクタ１９は、制御回路１７から
の切り替え信号によって各ゲート出力の内のいずれか一
つを選択することで遅延量の可変を行う。本実施の形態
においては、可変遅延回路９、１０の遅延量は、同一と
なるように制御される。

【００２２】図３に示す比較器１３は、フリップフロッ
プで構成され、入力されたクロックをデータ入力とし
て、可変遅延回路９、１０通過後の遅延クロックにてリ
タイミングを行い、フリップフロップの出力レベルによ
って位相判定を行う。比較器１３は、入力されたクロッ
クと、可変遅延回路９、１０通過後の遅延クロックとの
位相が逆位相でない場合を判定し、出力が“Ｈ”レベル
時は、遅延クロックの遅延量が少ないと判定し、出力が
“Ｌ”レベル時は、遅延クロックの遅延量が多いと判定
する。

【００２３】比較器１３の出力は、正負出力毎に設けた
カウンタ１４に入力される。。図５に、２ｂｉｔカウン
タの構成を示す。比較器１３においてデータの変化点付
近をリタイミングすると、逆位相になったとき、フリッ
プフロップ出力が不定出力（メタステーブル）となる場
合がある。この状態では、遅延クロックの位相を誤判定
する可能性があり、これを防止するため、予め定めた回
数ＨまたはＬが連続する回数を計数するカウンタ１４を
備える。カウンタ１４は入力クロックに同期して動作
し、入力が“Ｈ”レベルの時のみカウントアップを行
い、“Ｌ”レベル入力時はカウンタ値を初期値すなわち
“００”にする。“Ｈ”レベルが連続して入力されカウ
ンタ値が“１１”の時のみクロックに同期したオーバー
フロー信号（ＣＯ信号）を出力し、このオーバーフロー
出力を判定結果とする。従って比較器１３が“Ｈ”レベ
ルまたは“Ｌ”レベル（フリップフロップの負出力が
“Ｈ”）が４回連続して出力された時のみ判定結果を出
力する。

【００２４】以上の比較器１３及びカウンタ１４の判定
の結果、入力されたクロックに対して遅延クロックの位
相が遅れの場合（遅延量が少ない）は、遅延量増加させ
るためＵＰ信号を出力し、進みの場合（遅延量が多い）
は、遅延量減少させるためＤＯＷＮ信号を出力する。上
記以外の場合は遅延量保持を示すＨＯＬＤ信号を出力す
る。

【００２５】なお、本実施の形態は、２ｂｉｔカウンタ
で構成しているが、カウンタのｂｉｔ数はゲート規模、
制御時間とのトレードオフにより、ｂｉｔ数を増やして
も同様の効果を得ることができる。

【００２６】また、図６に、制御回路１７の構成を示
す。制御回路１７は、可変遅延回路９、１０のゲート段
数と同じ数のレジスタ２３を持つシフトレジスタで構成
され、上記遅延クロック位相の判定結果（ＵＰ、ＤＯＷ
Ｎ、ＨＯＬＤ信号）によってシフトを行う。レジスタ２
３はすべて入力されたクロックに同期して動作し、出力
は可変遅延回路の切替え信号として入力される。このと
き各々のレジスタ２３の出力は、常に１ｂｉｔのみ変化
し、これにより、可変遅延回路９、１０においての信号
切り替え時のハザードを防止する。各々のレジスタにお
いての動作を以下に示す。

【００２７】・ＵＰ信号入力時：Ｑｎ−１＝１（下位ｂ
ｉｔ）のときＱｎ＝１にする（右シフト）・ＤＯＷＮ信号入力時：Ｑｎ＋１＝０（上位ｂｉｔ）の
ときＱｎ＝０にする（左シフト）・ＨＯＬＤ信号入力時：Ｑｎ＝Ｑｎにする（値を保持）つぎに、本実施の形態における動作を、図２を用いて説
明する。図２は、本実施の形態の動作概要を示したタイ
ミングチャートである。

【００２８】図示するように遅延クロック（ｄ）の位相
判定、遅延量の増減を繰り返し行うと、遅延クロック
（ｄ）の位相は、入力されたクロック（ｂ）の立ち下が
りエッジ付近、すなわち入力されたクロックの逆位相に
落ち着く。遅延クロック（ｄ）は、可変遅延回路９、１
０を通過したものであり、可変遅延回路９、１０の遅延
量を同一にすれば、可変遅延回路９の出力クロック
（ｃ）の位相は、遅延クロックの遅延量の半分の位相で
ある。すなわちデータ周期をＴとすると、遅延量Ｄ≒
（Ｔ／２）となる。データ（ａ）の取り込みはこの可変
遅延回路９の出力クロック（ｃ）で行うため、クロック
の立ち上がりエッジは、データ変化周期Ｔの半分付近と
なり、フリップフロップのセットアップ・ホールド時間
を満たすためデータ取り込みが可能となる。

【００２９】以下、本発明の補正方式を用いた時の遅延
精度について説明する。

【００３０】遅延精度は、可変遅延回路の分解能と補正
回路の遅延設定誤差によって決まる。遅延分解能は、１
段当たりのゲート遅延であり、遅延設定誤差は、比較器
のフリップフロップのセットアップとホールド時間の和
である。遅延分解能をＤｉ、フリップフロップのセット
アップとホールド時間の和を（ｓｅｔｕｐ＋ｈｏｌｄ）
とすると、遅延精度Ｄａは以下の式で示すことができ
る。

【００３１】

【数１】Ｄａ＝（１＋（ｓｅｔｕｐ＋ｈｏｌｄ）／Ｄｉ）×Ｄｉ＊少数点以下切り上げ・・（１）例えば、遅延分解能Ｄｉ＝１００［ｐｓ］、セットアッ
プとホールド時間の和ｓｅｔｕｐ＋ｈｏｌｄ＝４００
［ｐｓ］とすると、遅延精度Ｄａ＝５００［ｐｓ］とな
る。

【００３２】以上のように、本発明によれば、遅延回路
の遅延量を簡易なディジタル回路で補正することにより
遅延変動の少ない遅延回路をＣＭＯＳゲートアレイで実
現できる。これにより高速伝送が可能になる。

【００３３】つぎに、本発明にかかる第２の実施の形態
を、図７を用いて説明する。第２の実施の形態において
は、図１で示した遅延補正構成のうち、遅延手段の一つ
を固定遅延３７とした構成としている。第１の実施の形
態で示した様に、位相検出手段３５、補正・制御手段３
６によって、遅延手段３３、固定遅延３７の出力すなわ
ち位相検出手段３５に入力されるクロックの位相は、遅
延される前の位相に対して、データ周期分だけ遅れた位
相に制御される。

【００３４】図１において、同じ遅延量の遅延手段を２
段使用した場合には、１段目の遅延手段３３出力の位相
は、データ周期の半分だけ遅れた位相となるが、図７に
示す構成では、固定遅延３７の遅延量によって１段目出
力の位相をあらかじめ定めた位相に決めておくことがで
きる。

【００３５】つぎに、本発明にかかる第３の実施の形態
を、図８を用いて説明する。第３の実施の形態において
は、図８に示すように、受信側ＬＳＩ１２において、デ
ータ入力側に遅延手段３８を備えた構成としている。こ
の構成においても、第１の実施の形態と同様に、位相検
出手段３５の入力におけるクロックの位相をデータの周
期分遅らせる様に遅延量の制御を行なう。遅延手段３８
ではデータ周期の半分の遅延量となるため、クロックに
対してデータの位相を遅らせてフリップフロップ７でデ
ータ取り込みを行なうことができる。

【００３６】以上の様に、遅延回路出力の位相を位相検
出手段３５で検出し、補正・制御手段にて常に一定の遅
延量となるように制御を行なうことで、フリップフロッ
プ７に入力されるデータとクロックの位相関係を調整す
ることができる。

【００３７】つぎに、本発明にかかる第４の実施の形態
を、図１０を用いて説明する。図１０は、第１〜３の実
施の形態における遅延量補正回路を利用して、高速デー
タ伝送を可能にしたＡＴＭ交換機の構成図を示してい
る。前述したようにＡＴＭ交換機では、高速、広帯域Ｉ
ＳＤＮへ対応するために装置の大容量化が求められてい
る。

【００３８】以下、ＡＴＭ交換機の動作を説明する。ま
ず、複数のＡＴＭ端末３２は、音声、映像等の情報を、
セルと呼ばれる固定長５３バイトのデータのかたまりに
分割して送信する。各ＡＴＭ端末３２からのセルは、回
線対応部３１を介して回線ユニットからスイッチのユニ
ットに伝送される。スイッチのユニットでは、セル内部
の宛先ヘッダ情報に基づき専用ハードウェアで高速にス
イッチング（交換）する。これを自己ルーティングと呼
ぶ。交換されたセルは、元の情報に組み立てられ宛て先
のＡＴＭ端末に受信される。

【００３９】ＡＴＭ交換機の装置内において、ＬＳＩ間
のデータ伝送は、基板、バックボード、ケーブルを使用
した伝送線路５を介して行う。個々の回線を大容量化す
るには、データを並列に伝送し並列データ本数を増やせ
ばよいが、装置規模の増大及び、ＬＳＩ、基板、バック
ボードのピン数不足の問題がある。そのため、データ線
当たりの伝送速度を高速化し、さらにパラレル／シリア
ル変換回路２５を用いてシリアルデータ伝送を行いデー
タ信号本数を低減する。シリアル変換されたデータは高
速伝送が要求され、このシリアル伝送の伝送速度が、個
々の回線の大容量化を決定する。

【００４０】また、大容量化に加えて装置の小型化が求
められており、装置の小型化にはＬＳＩ当たりの回路規
模が必須であるため、高集積可能なＣＭＯＳゲートアレ
イを用いる。

【００４１】上記実施の形態で示した様に、遅延変動量
の少ない遅延回路の補正方式によって、タイミングマー
ジンを拡大できるためＣＭＯＳＬＳＩでの高速データ
伝送が実現でき、これによりＡＴＭ交換機の大容量且つ
小型化が実現できる。

【００４２】

【発明の効果】本発明によれば、プロセス、温度・電源
変動の影響による遅延量の変動を低減できるため、受信
側におけるタイミングマージンを拡大させ、ＣＭＯＳゲ
ートアレイで高速データ伝送が可能になる。

【００４３】また、遅延回路及び補正回路を、アナロ
グ素子などを使用することなく、簡易なディジタル回路
で実現でき、高集積可能なＣＭＯＳゲートアレイで高速
伝送が実現でき、これにより大容量で且つ小型化したＡ
ＴＭ交換機が実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る遅延補正方式の構成
図である。

【図２】本発明の実施の形態の係る動作概要を示すタイ
ミングチャートである。

【図３】本発明の実施の形態に係る遅延補正方式の回路
構成図である。

【図４】本発明の実施の形態に係る遅延回路の構成例で
ある。

【図５】本発明の実施の形態に係るカウンタの回路構成
例である。

【図６】本発明の実施の形態に係る制御回路の回路構成
例である。

【図７】本発明の実施の形態に係る固定遅延を使用した
遅延補正方式の構成図である。

【図８】本発明の実施の形態に係るデータ遅延量を補正
する補正方式の構成図である。

【図９】本発明の実施の形態に係る分周クロック並送方
式の構成図である。

【図１０】本発明の実施の形態に係るＡＴＭ交換機の構
成図である。

【図１１】従来の伝送方式の構成図である。

【符号の説明】

１…送信側最終段フリップフロップ、２…２分周回路、
３…出力バッファ、４…送信側ＬＳＩ、５…伝送線路、
６…入力バッファ、７…受信側初段フリップフロップ、
８…差動バッファ、９、１０…可変遅延回路、１１…補
正回路、１２…受信側ＬＳＩ、１３…比較器、１４…カ
ウンタ、１５…ＥＯＲ論理、１６…ＡＮＤ論理、１７…
制御回路、１８…ＣＭＯＳゲート、１９…セレクタ、２
０…遅延素子、２１…フリップフロップ、２２…ＯＲ論
理、２３…レジスタ、２４…シリアル／パラレル変換回
路、２５…パラレル／シリアル変換回路、２６…入出力
ＬＳＩ、２７…ＡＴＭＳＷＬＳＩ、２８…内部論理、
２９…ＳＷ部、３０…遅延回路、３１…回線対応部、３
２…ＡＴＭ端末、３３、３４、３８…遅延手段、３５…
位相検出手段、３６…補正・制御手段、３７…固定遅
延。

───────────────────────────────────────────────────── フロントページの続き (72)発明者高橋正美神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内 (72)発明者野村博神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内Ｆターム(参考） 5K029 KK22 LL08 5K030 HA10 MB06 5K047 BB16 KK02 LL01 MM36 MM60

Claims

【特許請求の範囲】

【請求項１】入力されたディジタル信号を遅延させる第
１の遅延手段と、前記第１の遅延手段により遅延された
ディジタル信号を遅延させる第２の遅延手段と、前記入
力されたディジタル信号と、前記第２の遅延手段により
遅延されたディジタル信号との位相差が予め定めた位相
差でない場合に、前記第１の遅延手段についての遅延量
を変化させる補正手段と、前記第１の遅延手段で遅延さ
れたディジタル信号を出力する出力手段とを有すること
を特徴とする遅延量補正回路。
【請求項２】請求項１に記載の遅延量補正回路におい
て、前記補正手段は、前記第２の遅延手段についての遅
延量の変化をさらに行うことを特徴とする遅延量補正回
路。
【請求項３】請求項１または請求項２に記載の遅延量補
正回路において、前記補正手段は、前記入力されたディ
ジタル信号と前記第２の遅延手段により遅延されたディ
ジタル信号との位相差が予め定めた位相差より大きいか
小さいかを判断する比較器と、前記比較器の結果、前記
入力されたディジタル信号と前記第２の遅延手段により
遅延されたディジタル信号との位相差が前記予め定めた
位相差より大きいときには、前記遅延量を小さくするよ
うに変化させ、前記位相差が前記予め定めた位相差より
小さいときには、前記遅延量を大きくするように変化さ
せる制御回路とを備えることを特徴とする遅延量補正回
路。
【請求項４】入力されたディジタル信号を遅延させる第
１の遅延手段と、前記第１の遅延手段により遅延された
ディジタル信号を遅延させる第２の遅延手段と、前記入力されたディジタル信号と前記第２の遅延手段に
より遅延されたディジタル信号との位相を検出し、当該
検出した位相の統計に従って前記遅延量の変化を行う補
正手段とを有することを特徴とする遅延量補正回路。
【請求項５】請求項１または２に記載の遅延量補正回路
において、前記補正手段は、前記入力されたディジタル
信号と前記第２の遅延手段により遅延されたディジタル
信号との位相差が予め定めた位相差より大きいか小さい
かを判断する比較器と、前記比較器の結果、同じ結果が
予め定めた回数連続したこと検出するカウンタとを備
え、前記カウンタにより、前記比較器の結果が、予め定
めた回数連続したことを検出したときであって、前記入
力されたディジタル信号と前記第２の遅延手段により遅
延されたディジタル信号との位相差が前記予め定めた位
相差より大きいときには、前記遅延量を小さくするよう
に変化させ、前記位相差が前記予め定めた位相差より小
さいときには、前記遅延量を大きくするように変化させ
る制御回路とを備えることを特徴とする遅延量補正回
路。
【請求項６】請求項３または請求項５に記載の遅延量補
正回路において、前記比較器は、フリップフロップであ
ることを特徴とする遅延量補正回路。
【請求項７】複数の回線からクロックを入力し、当該ク
ロックを遅延させる遅延回路を、前記複数の回線ごとに
備えるＡＴＭ交換機において、前記遅延回路は、前記入
力されたクロックを遅延させる第１の遅延手段と、前記
第１の遅延手段により遅延されたクロックを遅延させる
第２の遅延手段と、前記入力されたクロックと、前記第
２の遅延手段により遅延されたクロックとの位相が逆位
相でない場合に、前記第１の遅延手段についての遅延量
を変化させる補正手段とを有することを特徴とするＡＴ
Ｍ交換機。
【請求項８】入力ディジタル信号の遅延量を補正する遅
延量補正方法において、前記入力ディジタル信号を前記
遅延量に従って遅延させるステップと、遅延されたディ
ジタル信号を前記遅延量によってさらに遅延させるステ
ップと、当該遅延されたディジタル信号と前記入力され
たディジタル信号との位相差が予め定めた位相差より大
きいか小さいかを判断するステップと、前記位相差が前
記予め定めた位相差より大きいときには、前記遅延量を
小さくするように変化させ、前記位相差が前記予め定め
た位相差より小さいときには、前記遅延量を大きくする
ように変化させるステップとを有することを特徴とする
遅延量補正方法。