JP2007027285A - 半導体デバイス - Google Patents

Abstract

【課題】 クロックやデータの分配において、ＳＫＥＷを小さくできるとともに、動作依存の消費電力（ＡＣ成分）を小さくでき、また、分配回路自身が発生するノイズを抑制できる。
【解決手段】 一又は二以上の回路ブロック１０−１〜１０−ｎを有するデジタル回路１ａが搭載された半導体デバイスにおいて、クロックを分配するクロック配線２０と、データを分配するデータ配線３０とを備え、クロック配線２０のクロック主経路２１が、クロック分岐路２２の各分岐点間に接続されたクロック用バッファ２５を有し、データ配線３０のデータ主経路３１が、データ分岐路３２の各分岐点間に接続されたデータ用バッファ３５を有し、それらクロック用バッファ２５及びデータ用バッファ３５にＢＩＡＳ信号を与えるバイアス配線４０と、ＢＩＡＳ信号を生成する遅延ロックループ回路（ＤＬＬ）６０とを備えた。
【選択図】 図１

Description

本発明は、一又は二以上の回路ブロックを有するデジタル回路が搭載された半導体デバイスに関し、特に、それら回路ブロックへのクロック及びデータの分配において消費電力を小さくするとともに、回路自身が発生するノイズをも小さくでき、またクロックとデータ間のＳＫＥＷを少なくするのに好適な半導体デバイスに関する。

近年、半導体デバイスの微細化に伴い、ＬＳＩの１チップに搭載される回路規模は大きくなってきており、クロックやデータの分配は、ますます困難になってきている。
クロックやデータの分配は、伝播遅延時間が小さく、クロックとデータ間のＳＫＥＷが少なく、消費電力が小さく、分配回路自身が発生するノイズが小さいことが望まれるが、現実的には、これらのトレードオフで、クロックやデータの分配が実現されている。

ここで、一般的に用いられているクロック分配手法を、図８、図９に示す。
図８は、クロック分配方式の一般的な回路イメージ、図９は、半導体デバイスにおけるクロック分配方式の一般的なレイアウトの例である。
それら図８及び図９に示すクロック分配方式は、Ｈ−Ｔｒｅｅ構造と呼ばれるクロック分配構造である。これは、逆トーナメント式に分配を増やしていく方式で、分配先のファンアウトや配線負荷などを同条件にして、配線遅延や負荷容量を同一にすることで、分配経路の遅延時間の差を同一にするものである（例えば、特許文献１〜２参照。）。

特開平１０−２７５８６２号公報 特開２００５−１２３３４７号公報

しかしながら、上述のＨ−Ｔｒｅｅ構造は、以下の課題を有している。
例えば、駆動能力の高いバッファを用いて、長い配線や大きいファンアウトの回路を駆動するため、図１０に示すように、消費電流が時間的に集中し、バイパスコンデンサでは、補償できない周波数帯の大きなノイズを生成していた。

また、クロック分配範囲が広いと、バッファの段数が多くなり、分配回路だけで、数ｎｓの伝播遅延時間を有することもある。特に、ＣＭＯＳ回路では、１ｍＶの電圧変動に対して、０．０７％〜０．１０％の遅延時間変動が起こっていた。

さらに、クロックの分配に併せてデータの分配を行う場合、データのファンアウトは、クロックに比べると少ないことが多い反面、分配する信号数が多いため、ＳＫＥＷを低減するために、クロック分配回路と同一にすることが困難である。
これは、上述した電圧変動に対する遅延時間の変動の割合も、回路が異なると変化してしまうことから、Ｅｙｅ開口（アイ開口）を狭めてしまう原因となっていた。
なお、ここでアイ開口とは、各周期ごとのクロック波形を重ね合わせてできた波形のうち、その波形の中央にできた開口部分（目のようなかたちをした中央開口部分）をいう。

本発明は、上記の課題を解決すべくなされたものであり、クロックやデータの分配において、アイ開口を狭めることなくデータの伝送，分配を可能とするとともに、動作依存の消費電力（ＡＣ成分）を小さくでき、かつ、搭載回路自身が発生するノイズを小さくできるクロック分配手法を実現可能とする半導体デバイスの提供を目的とする。

この目的を達成するため、本発明の半導体デバイスは、一又は二以上の回路ブロックと、これら回路ブロックのそれぞれに対してクロックを分配するクロック配線と、一又は二以上の回路ブロックのそれぞれに対してデータを分配するデータ配線とを備えた半導体デバイスであって、クロック配線は、クロックに所定の遅延量を与えるクロック用バッファを有し、データ配線は、データに所定の遅延量を与えるデータ用バッファを有し、半導体デバイスは、クロック用バッファの各段とデータ用バッファの各段に対して、同一の伝播遅延時間を与えるための遅延時間制御信号を送る制御信号配線を備えた構成としてある。

半導体デバイスをこのような構成とすると、クロック用バッファの各段とデータ用バッファの各段のそれぞれの伝播遅延時間が同一となるように制御されるため、それらクロック用バッファとデータ用バッファの各段の消費電力が等しくなる。このため、その消費電力が時間方向に分散されて矩形波状となり、ノイズの低減またはノイズの周波数成分を下げることができる。
そして、そのノイズの低減等により、データ波形の時間方向のぶれ（ばらつき）が少なくなることから、アイ開口を確保しながらデータを伝播・分配させることができる。

また、本発明の半導体デバイスは、クロック配線が、クロックを伝送するクロック主経路と、各回路ブロックごとにクロック主経路との間を接続して、クロック主経路から回路ブロックへクロックを送るクロック分岐路を備え、クロック主経路は、クロック分岐路が分岐するクロック分岐点を有し、クロック用バッファは、クロック主経路におけるクロック分岐点の各間に接続され、データ配線は、データを伝送するデータ主経路と、各回路ブロックごとにデータ主経路との間を接続して、データ主経路から回路ブロックへデータを送るデータ分岐路を備え、データ主経路は、データ分岐路が分岐するデータ分岐点を有し、データ用バッファは、データ主経路におけるデータ分岐点の各間に接続された構成としてある。

半導体デバイスをこのような構成とすれば、クロック用バッファやデータ用バッファの各段の消費電力が等しくなるため、その消費電力が時間方向に分散されて矩形波状となることから、分配回路で発生するノイズの周波数成分を下げることができ、ノイズのピークを小さくすることができる。そして、このノイズの低減により、データ波形の時間方向のばらつきが抑えられるため、アイ開口を確保しながらデータを分配できる。

また、本発明の半導体デバイスは、クロック分岐路が、クロック分岐路用バッファを備え、データ分岐路は、データ分岐路用バッファを備え、制御信号配線は、クロック分岐路により伝播されるクロックの伝播遅延時間とデータ分岐路により伝播されるデータの伝播遅延時間とが同一となるようにクロック分岐路用バッファ及びデータ分岐路用バッファに対して遅延時間制御信号を与える構成としてある。

半導体デバイスをこのような構成とすると、クロック分岐路やデータ分岐路にクロックとデータ間のＳＫＥＷを補償するためのバッファが挿入されるため、チップ全体に分配されたクロックとデータ間のＳＫＥＷを抑制できる。

また、本発明の半導体デバイスは、クロック配線が、クロック主経路により伝播されたクロックを返送するクロック返送路を備え、半導体デバイスは、クロック主経路に入力されたクロックとクロック返送路から出力されたクロックとを入力して遅延時間制御信号を生成し制御信号配線へ送る遅延ロックループ回路を備えた構成としてある。

半導体デバイスをこのような構成とすれば、クロック用バッファやデータ用バッファに用いられる遅延時間制御信号（ＢＩＡＳ）を、遅延ロックループ回路により生成することができる。そして、この遅延ロックループ回路により、分配回路の遅延時間がクロックの周期の整数倍となるようにコントロールすることができる。
そして、クロック用バッファやデータ用バッファの各段の消費電力が等しくなるとともに、分配回路の遅延時間がクロックの周期の整数倍となるようにコントロールされるため、とくにクロック分配回路の消費電力が時間方向に平坦となって、ノイズを低減することができる。
さらに、遅延ロックループ回路でコントロールすることから、外来の電源電圧変動や温度変動が起こっても追従するため、分配回路の遅延時間を一定に保つことができる。

また、本発明の半導体デバイスは、クロック返送路が、返送路用バッファを備え、制御信号配線は、クロック主経路により伝播されるクロックの伝播遅延時間とクロック返送路により伝播されるクロックの伝播遅延時間とが同一となるようにクロック用バッファ及び返送路用バッファに対して遅延時間制御信号を与える構成としてある。

半導体デバイスをこのような構成とすると、クロック用バッファやデータ用バッファの各段の消費電力が等しくなるとともに、分配回路の遅延時間がクロックの周期の整数倍となるようにコントロールされるため、その消費電力が時間方向に分散されて矩形波状になり、分配回路で発生するノイズの周波数成分を下げることができ、ノイズのピークを小さくすることができる。

以上のように、本発明によれば、クロック配線とともにデータ配線にもバッファを接続し、それらクロック用バッファとデータ用バッファの各段の伝播遅延時間を同一にすることで、それら各段のバッファの消費電力が等しくなることから、その消費電力を時間方向に分散させることができる。これにより、その消費電力の波形は矩形波状となり、分配回路で発生するノイズの周波数成分を下げることができ、ノイズのピークを小さくすることができる。
また、遅延時間制御信号を与えてクロックとデータとの伝播遅延時間が同一となるようにすることで、データ波形のばらつきの影響が小さくなるため、アイ開口を確保しながらデータを分配することができる。

さらに、バッファに用いるバイアスを遅延ロックループ回路で生成するようにし、クロック分配回路の伝播遅延時間がクロック周期の整数倍になるようにコントロールすることで、ノイズの発生を抑制できる。しかも、遅延ロックループ回路で遅延時間制御信号を生成させることから、外来の電源電圧変動や温度変動が起こっても追従するため、分配回路の遅延時間を一定に保つことができる。
また、クロック分岐路やデータ分岐路にクロックとデータ間のＳＫＥＷを補償するためのバッファを接続することで、チップ全体に分配されたクロックとデータ間のＳＫＥＷを抑制できる。

以下、本発明に係る半導体デバイスの好ましい実施形態について、図面を参照して説明する。

［第一実施形態］
まず、本発明の半導体デバイスの第一実施形態について、図１を参照して説明する。
同図は、本実施形態の半導体デバイスに搭載されるデジタル回路の構成を示す回路図である。
同図に示すように、本実施形態の半導体デバイスに搭載されるデジタル回路１ａは、回路ブロック１０−１〜１０−ｎと、クロック配線２０と、データ配線３０と、バイアス配線４０と、データ保持回路５０とを備えた構成としてある。

回路ブロック１０−１〜１０−ｎは、デジタル回路１ａに一又は二以上備えられており、それぞれ第一保持回路１１−１〜１１−ｎと、ロジック回路１２−１〜１２−ｎと、第二保持回路１３−１〜１３−ｎとを有している。
第一保持回路１１−１〜１１−ｎは、データ配線３０からのデータを入力する。そして、クロック配線２０からクロックを入力し、このクロックの入力タイミングにもとづいて、データを出力する。この出力されたデータは、ロジック回路１２−１〜１２−ｎへ送られる。なお、第一保持回路１１−１〜１１−ｎは、例えばフリップフロップやラッチ回路などで構成することができる。

ロジック回路１２−１〜１２−ｎは、第一保持回路１１−１〜１１−ｎから出力されたデータを入力し、所定の信号（本実施形態では、出力データとする）を出力する。この出力データは、第二保持回路１３−１〜１３−ｎへ送られる。なお、ロジック回路１２−１〜１２−ｎの構成は、任意であって、特定の回路に限定されるものではない。
第二保持回路１３−１〜１３−ｎは、ロジック回路１２−１〜１２−ｎから出力された信号（出力データ）を入力する。そして、クロック配線２０からクロックを入力し、このクロックの入力タイミングにもとづいて、信号（出力データ）を出力する。なお、第二保持回路１３−１〜１３−ｎは、例えばフリップフロップやラッチ回路などで構成することができる。

クロック配線２０は、各回路ブロック１０−１〜１０−ｎのそれぞれに対してクロックを分配するための配線であって、クロック主経路２１とクロック分岐路２２とを有している。
クロック主経路２１は、クロック入力端子２３から入力されたクロックを伝送する経路である。
クロック分岐路２２は、各回路ブロック１０−１〜１０−ｎごとにクロック主経路２１との間を接続する経路であって、クロック主経路２１から各回路ブロック１０−１〜１０−ｎへクロックを送るものである。

そして、クロック主経路２１は、クロック分岐路２２が分岐する点、すなわち、クロック主経路２１とクロック分岐路２２とが接続されている点であるクロック分岐点２４を有している。
このクロック主経路２１における複数のクロック分岐点２４の各間にはクロック用バッファ２５が接続（挿入）されている。

クロック用バッファ２５は、クロックに所定の遅延量を与えるためのバッファである。
このクロック用バッファ２５は、クロック入力端子２３と、このクロック入力端子２３に最も近いクロック分岐点２４との間にも接続される。
なお、クロック用バッファ２５の構成については、後述の「クロック用バッファ，データ用バッファの構成について」にて説明する。

データ配線３０は、各回路ブロック１０−１〜１０−ｎのそれぞれに対してデータを分配するための配線であって、データ主経路３１とデータ分岐路３２とを有している。
データ主経路３１は、データ入力端子３３から入力されたデータを伝送する経路である。
データ分岐路３２は、各回路ブロック１０−１〜１０−ｎごとにデータ主経路３１との間を接続する経路であって、データ主経路３１から各回路ブロック１０−１〜１０−ｎへデータを送るものである。

そして、データ主経路３１は、データ分岐路３２が分岐する点、すなわち、データ主経路３１とデータ分岐路３２とが接続されている点であるデータ分岐点３４を有している。
このデータ主経路３１における複数のデータ分岐点３４の各間にはデータ用バッファ３５が接続（挿入）されている。

データ用バッファ３５は、データに所定の遅延量を与えるためのバッファである。
このデータ用バッファ３５は、データ入力端子３３と、このデータ入力端子３３に最も近いデータ分岐点３４との間にも接続される。
なお、データ用バッファ３５の構成については、後述の「クロック用バッファ，データ用バッファの構成について」にて説明する。

バイアス配線（制御信号配線）４０は、クロック用バッファ２５及びデータ用バッファ３５の各段に対して遅延時間制御信号（ＢＩＡＳ）を与えるための経路である。
その遅延時間制御信号を与えることにより、クロック用バッファ２４及びデータ用バッファ３４の各段の伝播遅延時間を同一にする。これにより、各回路ブロック１０−１〜１０−ｎに入力されるデータ波形の時間方向の差異（ばらつき）が小さくなり、アイ開口を確保してデータを伝播・分配することができる。
なお、遅延時間制御信号を与える回路の構成は、次の「クロック用バッファ，データ用バッファの構成について」にて説明する。

データ保持回路５０は、データを入力し、クロックを入力したタイミングで、そのデータを出力する。

次に、クロック用バッファ，データ用バッファの構成について、図２を参照して説明する。
同図は、バッファ（クロック用バッファとデータ用バッファのいずれも含む）の構成例を示す回路図であって、同図（ａ）は、シングル（Ｓｉｎｇｌｅ）簡略型遅延回路、同図（ｂ）は、シングル（Ｓｉｎｇｌｅ）型遅延回路、同図（ｃ）は、差動型遅延回路を示す。なお、バッファは、同図（ａ），（ｂ），（ｃ）のいずれかにより構成することができる。

シングル簡略型遅延回路は、同図（ａ）に示すように、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを有している。
ＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのソースとは接続されており、ＮチャネルＭＯＳＦＥＴのソースは接地されていて、ＰチャネルＭＯＳＦＥＴのドレインには所定の電圧が印加される。さらに、ＰチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＰが入力され、ＮチャネルＭＯＳＦＥＴのゲートには信号（クロック経路ではクロック、データ経路ではデータ）が入力される（Ｉｎ）。そして、ＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのソースとの接続点からは、ＢＩＡＳＰにもとづき遅延された信号（クロック経路ではクロック、データ経路ではデータ）が出力される（Ｏｕｔ）。

シングル型遅延回路は、同図（ｂ）に示すように、二つのＰチャネルＭＯＳＦＥＴと二つのＮチャネルＭＯＳＦＥＴとを有している。
第一ＰチャネルＭＯＳＦＥＴのソースと第二ＰチャネルＭＯＳＦＥＴのドレインとが接続されており、第二ＰチャネルＭＯＳＦＥＴのソースと第一ＮチャネルＭＯＳＦＥＴのドレインとが接続されており、第一ＮチャネルＭＯＳＦＥＴのソースと第二ＮチャネルＭＯＳＦＥＴのドレインとが接続されている。また、第二ＮチャネルＭＯＳＦＥＴのソースは接地されていて、第一ＰチャネルＭＯＳＦＥＴのドレインには所定の電圧が印加される。さらに、第一ＰチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＰｘが入力され、第二ＮチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＮｘが入力され、第二ＰチャネルＭＯＳＦＥＴのゲート及び第一ＮチャネルＭＯＳＦＥＴのゲートには信号（クロック経路ではクロック、データ経路ではデータ）が入力される（Ｉｎ）。そして、第二ＰチャネルＭＯＳＦＥＴのソースと第一ＮチャネルＭＯＳＦＥＴのドレインとの接続点からは、ＢＩＡＳＰｘ及びＢＩＡＳＮｘにもとづき遅延された信号（クロック経路ではクロック、データ経路ではデータ）が出力される（Ｏｕｔ）。
すなわち、シングル型遅延回路は、中程にＣＭＯＳインバータを備え、その両側に電流源を有した構成となっている。

差動型遅延回路は、同図（ｃ）に示すように、シングル簡略型遅延回路を二つ組み合わせて、各ＮチャネルＭＯＳＦＥＴのソース同士を接続し、各ＰチャネルＭＯＳＦＥＴのドレインに所定の電圧がそれぞれ印加されるようにしてある。さらに、各ＮチャネルＭＯＳＦＥＴのソース同士が接続された点に第三ＮチャネルＭＯＳＦＥＴのドレインが接続され、この第三ＮチャネルＭＯＳＦＥＴのソースが接地されている。
また、二つのシングル簡略型遅延回路の各ＮチャネルＭＯＳＦＥＴのゲートに信号（一方がＩＮＰ、他方がＩＮＮ）が入力され、シングル簡略型遅延回路の各ＰチャネルＭＯＳＦＥＴのゲートに信号（ＢＩＡＳＰｘ ｏｒ Ｖｓｓ）が入力される。
そして、二つのシングル簡略型遅延回路の一方から信号Ｑが、他方から信号ＸＱがそれぞれ出力される。

ここで、シングル型遅延回路の動作について、さらに説明する。
このシングル型遅延回路の中程にあるインバータがＨｉに遷移すると、Ｈｉ側の電流源（第一ＰチャネルＭＯＳＦＥＴ）から負荷（Ｏｕｔ）に対して電流が流れて、負荷容量がチャージされる。一方、Ｌｏｗ側に遷移すると、今度は負荷側から電源側に電流を逃がして遷移する。それら流れる電流を、シングル型遅延回路の両側に接続されたＭＯＳＦＥＴが電流源として使用しており、チャージされるときもディスチャージされるときも、電流を流すようにコントロールしようというものである。
その電流源には、ある種のバイアス発生源が接続されており、そのバイアス発生源の最終段のトランジスタとカレントミラー接続している。カレントミラー接続しているため、一箇所のバイアス発生器で流している電流がミラーされ、それぞれミラーされて、すべてのトランジスタで、バイアス電流に近い電流で制限され、それぞれのバッファが遷移する際に負荷容量に対して充電する電流をコントロールするということになる。

次に、本実施形態の半導体デバイスの動作結果について、図３を参照して説明する。
同図は、本実施形態の半導体デバイスに搭載されたデジタル回路を動作させたときのクロックの入力（（ａ）Ｃｌｏｃｋ ｉｎ）、出力（（ｂ）Ｃｌｏｃｋ Ｏｕｔ（回路Ｂｌｏｃｋ Ｉｎ））、消費電力（（ｃ）Ｃｌｏｃｋ分配消費電流）の各波形である。

本実施形態の半導体デバイスに搭載されるデジタル回路１ａにおいては、バッファ（クロック用バッファ２５及びデータ用バッファ３５）での消費電力が各段でそれぞれ等しくなる。このため、図３に示すように、その消費電力は時間方向に分散され、矩形波状になる。これにより、分配回路で発生するノイズの周波数成分が下がることから、図１０と図３とを対比してわかるように、ノイズのピークを小さくできる。
そして、このようにノイズの抑制が可能なことから、図４に示すようなデータ波形の時間方向のぶれ（ばらつき）の影響を小さくできる。このため、アイ開口を確保しながらデータを伝播・分配することが可能となる。

［第二実施形態］
次に、本発明の半導体デバイスの第二実施形態について、図５を参照して説明する。
同図は、本実施形態の半導体デバイスに搭載されるデジタル回路の構成を示す回路図である。
本実施形態は、第一実施形態と比較して、クロックが返送されるクロック返送路と、遅延時間制御信号を出力する遅延ロックループ回路（ＤＬＬ）とを新たに備えた点で相違する。他の構成要素は第一実施形態と同様である。
したがって、図５において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。

図５に示すように、本実施形態の半導体デバイスに搭載されるデジタル回路１ｂは、複数の回路ブロック１０−１〜１０−ｎと、クロック配線２０と、データ配線３０と、デバイス経路４０と、データ保持回路５０と、ＤＬＬ６０とを備えている。
ここで、クロック配線２０は、クロック主経路２１と、クロック分岐路２２と、クロック入力端子２３と、クロック分岐点２４と、クロック用バッファ２５と、クロック返送路２６とを有している。
クロック返送路２６は、クロック主経路２１によりその終端まで伝播されたクロックをクロック入力端子２３付近まで返送する経路である。このクロック返送路２６の起点は、クロック主経路２１上にあってもよく、また、クロック分岐路２４上にあってもよい。

このクロック返送路２６の経路上には、クロック用バッファ（返送路用バッファ）２７が接続されている。
返送路用バッファ２７は、クロック主経路２１に接続されたクロック用バッファ２４の各段に対応して接続されている。つまり、クロック用バッファ２４と返送路用バッファ２７とは段数が同一である。
クロック用バッファ２４と返送路用バッファ２７とはそれぞれ段数が同一であり、かつ、遅延時間制御信号（ＢＩＡＳ）によりクロックの伝播遅延時間も各段で同じとなっている。このため、それらクロック用バッファ２４と返送路用バッファ２７の各段での消費電力が等しくなっている。

ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）６０は、図５に示すように、位相比較器（ＰＤ）６１と、カウンタ（ＣＴＲ）６２と、ＤＡコンバータ（ＤＡＣ）６３とを備えている。
位相比較器６１は、クロック主経路２１に入力されるクロック（伝送クロック）と、クロック返送路２６により返送されてきたクロック（返送クロック）とを入力し、これら信号間の位相を検出し、この検出結果を位相信号として出力する。
カウンタ６２は、位相比較器６１から位相信号を入力し、その位相信号にもとづき制御信号を生成して出力する。

ＤＡコンバータ６３は、カウンタ６２からの制御信号をデジタル−アナログ変換し、遅延時間制御信号（ＢＩＡＳ信号）として出力する。このＢＩＡＳ信号は、バイアス経路４０により伝播され、クロック用バッファ２５，データ用バッファ３５，返送路用バッファ２７へ与えられる。
このような構成により、ＤＬＬ６０では、クロック配線２０での伝播遅延時間がクロック周期の整数倍になるようにＢＩＡＳ信号をコントロールする。

このＤＬＬ６０で生成された遅延時間制御信号（ＢＩＡＳ信号）がクロック用バッファ２５，データ用バッファ３５，返送路用バッファ２７の各段に与えられることで、それら各段の消費電力を等しくすることができる。また、クロック配線２０での伝播遅延時間がクロックの周期の整数倍となるようにコントロールされることから、図６（ｃ）に示すように、消費電流の波形が平坦となる。このため、クロック配線におけるノイズの発生を抑制できる。
なお、ＤＬＬ６０では、伝送クロックと返送クロックが入力される。返送クロックは、通常、伝送クロックからちょうど１サイクル遅れてＤＬＬ６０に入力されるものである。位相比較器６１は、それら伝送クロックと返送クロックの各位相を比較して、返送クロックが伝送クロックの１サイクル遅れよりも進んでいるか遅れているかを判断し、その結果を示す信号をカウンタ６２へ送る。カウンタ６２では、その信号にもとづいてカウントをアップまたはダウンする。ＤＡＣ６３では、カウンタ６２でのカウント値にもとづいて、遅れまたは進みの信号（ＢＩＡＳ信号）を出力する。これにより、返送クロックが伝送クロックのちょうど１サイクル遅れでＤＬＬ６０に入力されるように調整される。すなわち、ＤＬＬ６０は、クロック配線２０での伝播遅延時間がクロック周期の整数倍になるようにＢＩＡＳ信号をコントロールしている。

なお、図６は、クロック主経路２１に入力されたクロック（（ａ）Ｃｌｏｃｋ Ｉｎ）、クロック主経路２１から出力されたクロック（（ｂ）Ｃｌｏｃｋ Ｏｕｔ（回路Ｂｌｏｃｋ Ｉｎ））、クロック配線２０における消費電流（（ｃ）Ｃｌｏｃｋ分配消費電流）の各波形をそれぞれ示す波形図である。
そして、同図では、例えば、１発目のクロックがクロック主経路１２に入力されてから出力されるまでに、クロック用バッファ２５により所定時間遅延するが（同図（ａ），（ｂ））、その間、クロック主経路２１では消費電流が抑制されていることが（ｃ）から把握できる。

さらに、バッファの遅延時間をＤＬＬでコントロールすることから、外来の電源電圧変動や温度変動が起こっても追従するため、クロック配線での遅延時間を一定に保つことができる。

［第三実施形態］
次に、本発明の半導体デバイスの第三実施形態について、図７を参照して説明する。
同図は、本実施形態の半導体デバイスに搭載されるデジタル回路の構成を示すブロック図である。
本実施形態は、第一実施形態と比較して、クロックを返送するクロック返送路と、遅延時間制御信号を送るＤＬＬとを新たに備え、さらにクロック配線の分岐路とデータ配線の分岐路のそれぞれにバッファを接続した点で相違する。他の構成要素は第一実施形態と同様である。
したがって、図７において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。

図７に示すように、本実施形態の半導体デバイスに搭載されるデジタル回路１ｃは、複数の回路ブロック１０−１〜１０−ｎと、クロック配線２０と、データ配線３０と、バイアス配線４０と、データ保持回路５０と、ＤＬＬ６０とを備えた構成としてある。
クロック配線２０のクロック分岐路２２には、それぞれバッファ２８−１〜２８−ｎが接続されている。また、データ配線３０のデータ分岐路３２には、それぞれバッファ３８−１〜３８−ｎが接続されている。これらバッファ２８−１〜２８−ｎとバッファ３８−１〜３８−ｎとは、回路ブロック１０−１、１０−２、・・・、１０−ｎ間のＳＫＥＷを補償するために接続される。

バッファ２８−１〜２８−ｎは、各クロック分岐路２２ごとに、接続される数が異なる。これと同様に、バッファ３８−１〜３８−ｎも、各データ分岐路３２ごとに、接続される数が異なる。
例えば、クロック主経路２１（データ主経路３１）に接続されるクロック用バッファ２５（データ用バッファ３５）がｎ個の場合、クロック入力端子２３（データ入力端子３３）に最も近いクロック分岐点２４（データ分岐点３４）に接続されたクロック分岐路２２（データ分岐路３２）にはｎ−１個のバッファ２８−１（バッファ３８−１）が接続される。

続いて、次に近いクロック分岐点２４（データ分岐点３４）に接続されたクロック分岐路２２（データ分岐路３２）には、ｎ−２個のバッファ２８−２（バッファ３８−２）が接続される。
以降、クロック入力端子２３（データ入力端子３３）から順次遠くなるにしたがって、各クロック分岐路２２（データ分岐路３２）の有するバッファ２８（バッファ３８）の数は１ずつ減った数となる。

そして、最も遠いクロック分岐点２４（データ分岐点３４）に接続されたクロック分岐路２２（データ分岐路３２）には０個のバッファ２８（バッファ３８）が接続される。すなわち、このクロック分岐路２２（データ分岐路３２）にはバッファ２８（バッファ３８）は接続されない。
なお、図７では、説明の便宜上、バッファ２８−ｎ（バッファ３８−ｎ）の図記号を記載するとともに、そのバッファ２８−ｎ（バッファ３８−ｎ）は０個であることを示す「×０」を記載してある。

また、本実施形態におけるクロック返送路２６，返送路用バッファ２７，ＤＬＬ６０の構成及び機能は、第二実施形態におけるクロック返送路２６，返送路用バッファ２７，ＤＬＬ６０の構成及び機能と同様である。

以上説明した構成を有する本実施形態の半導体デバイスによれば、クロック分岐路及びデータ分岐路に、クロックとデータ間のＳＫＥＷを補償するバッファを挿入する構成としたため、チップ全体に分配されたクロックとデータ間のＳＫＥＷを抑制することができる。

以上、本発明の半導体デバイスの好ましい実施形態について説明したが、本発明に係る半導体デバイスは上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、クロック主経路又はデータ主経路を直線で示したが、半導体デバイス上では、それらクロック主経路又はデータ主経路は直線で配置することに限るものではなく、直角などに曲がった部分を含むこともできる。

なお、本発明の半導体デバイスは、第一実施形態，第二実施形態及び第三実施形態のそれぞれにおける半導体デバイスを任意に組み合わせたものであってもよい。

本発明は、半導体デバイスに搭載されるデジタル回路に関する発明であるため、デジタル回路又は半導体デバイスに関する技術分野に利用可能である。

本発明の第一実施形態にかかる半導体デバイスに搭載されたデジタル回路の構成を示す回路図である。 バッファの構成例を示す回路図であって、（ａ）は、シングル簡略型遅延回路の回路図、（ｂ）はシングル型遅延回路の回路図、（ｃ）は差動型遅延回路の回路図をそれぞれ示す。 図１に示したデジタル回路におけるクロックの入力、出力、クロック配線における消費電流の各波形を示す波形図である。 図１に示したデジタル回路におけるクロック及びデータの入力と、クロック及びデータの出力の各波形を示す波形図である。 本発明の第二実施形態にかかる半導体デバイスに搭載されたデジタル回路の構成を示す回路図である。 図５に示したデジタル回路におけるクロックの入力、出力、クロック配線における消費電流の各波形を示す波形図である。 本発明の第三実施形態にかかる半導体デバイスに搭載されたデジタル回路の構成を示す回路図である。 従来のクロック分配方式の一般的な回路イメージを示す回路図である。 従来の半導体デバイスにおけるクロック分配方式の一般的なレイアウトの例を示す回路図である。 図９に示したクロック分配方式におけるクロックの入力、出力、クロック配線における消費電流の各波形を示す波形図である。

符号の説明

１ａ，１ｂ，１ｃ デジタル回路（半導体デバイス）
１０−１〜１０−ｎ 回路ブロック
２０ クロック配線
２１ クロック主経路
２２ クロック分岐路
２３ クロック入力端子
２４ クロック分岐点
２５ クロック用バッファ
２６ クロック返送路
２７ 返送路用バッファ
２８ 分岐路用バッファ
３０ データ配線
３１ データ主経路
３２ データ分岐路
３３ データ入力端子
３４ データ分岐点
３５ データ用バッファ
３６ データ返送路
３７ 返送路用バッファ
３８ 分岐路用バッファ
４０ バイアス配線（制御信号配線）
５０ データ保持回路
６０ ＤＬＬ（遅延ロックループ回路）

Claims (5)

1. 一又は二以上の回路ブロックと、これら回路ブロックのそれぞれに対してクロックを分配するクロック配線と、前記一又は二以上の回路ブロックのそれぞれに対してデータを分配するデータ配線とを備えた半導体デバイスであって、
   前記クロック配線は、前記クロックに所定の遅延量を与えるクロック用バッファを有し、
   前記データ配線は、前記データに所定の遅延量を与えるデータ用バッファを有し、
   前記半導体デバイスは、
   前記クロック用バッファの各段と前記データ用バッファの各段に対して、同一の伝播遅延時間を与えるための遅延時間制御信号を送る制御信号配線を備えた
   ことを特徴とする半導体デバイス。
2. 前記クロック配線は、前記クロックを伝送するクロック主経路と、各前記回路ブロックごとに前記クロック主経路との間を接続して、前記クロック主経路から前記回路ブロックへ前記クロックを送るクロック分岐路を備え、
   前記クロック主経路は、前記クロック分岐路が分岐するクロック分岐点を有し、
   前記クロック用バッファは、前記クロック主経路における前記クロック分岐点の各間に接続され、
   前記データ配線は、前記データを伝送するデータ主経路と、各前記回路ブロックごとに前記データ主経路との間を接続して、前記データ主経路から前記回路ブロックへ前記データを送るデータ分岐路を備え、
   前記データ主経路は、前記データ分岐路が分岐するデータ分岐点を有し、
   前記データ用バッファは、前記データ主経路における前記データ分岐点の各間に接続された
   ことを特徴とする請求項１記載の半導体デバイス。
3. 前記クロック分岐路は、クロック分岐路用バッファを備え、
   前記データ分岐路は、データ分岐路用バッファを備え、
   前記制御信号配線は、前記クロック分岐路により伝播されるクロックの伝播遅延時間と前記データ分岐路により伝播されるデータの伝播遅延時間とが同一となるように前記クロック分岐路用バッファ及び前記データ分岐路用バッファに対して遅延時間制御信号を与える
   ことを特徴とする請求項２記載の半導体デバイス。
4. 前記クロック配線は、クロック主経路により伝播されたクロックを返送するクロック返送路を備え、
   前記半導体デバイスは、前記クロック主経路に入力されたクロックと前記クロック返送路から出力されたクロックとを入力して前記遅延時間制御信号を生成し前記制御信号配線へ送る遅延ロックループ回路を備えた
   ことを特徴とする請求項１〜３のいずれかに記載の半導体デバイス。
5. 前記クロック返送路は、返送路用バッファを備え、
   前記制御信号配線は、前記クロック主経路により伝播されるクロックの伝播遅延時間と前記クロック返送路により伝播されるクロックの伝播遅延時間とが同一となるように前記クロック用バッファ及び前記返送路用バッファに対して遅延時間制御信号を与える
   ことを特徴とする請求項４記載の半導体デバイス。

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