JP2001044976A - ディジタル処理装置におけるビット間位相差低減伝送方式 - Google Patents
ディジタル処理装置におけるビット間位相差低減伝送方式Info
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- JP2001044976A JP2001044976A JP11213157A JP21315799A JP2001044976A JP 2001044976 A JP2001044976 A JP 2001044976A JP 11213157 A JP11213157 A JP 11213157A JP 21315799 A JP21315799 A JP 21315799A JP 2001044976 A JP2001044976 A JP 2001044976A
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Abstract
(57)【要約】
【課題】複数データの位相を、固定パターン発生手段
と、可変可能な遅延手段と、簡易なディジタル回路で構
成する補正回路によりデータ間の位相差を低減すること
で、ＣＭＯＳ ＬＳＩにおける高速伝送を実現する。 【解決手段】遅延されたクロックでデータをリタイミン
グすることでデータの位相を検出し、補正・制御手段１
２にてデータの遅延量を補正することで、データ間の位
相差を低減する。その後、送信側セレクタ６にて内部論
理からの任意データを出力して、受信側フリップフロッ
プ１１にてデータ取り込みを行なう。
と、可変可能な遅延手段と、簡易なディジタル回路で構
成する補正回路によりデータ間の位相差を低減すること
で、ＣＭＯＳ ＬＳＩにおける高速伝送を実現する。 【解決手段】遅延されたクロックでデータをリタイミン
グすることでデータの位相を検出し、補正・制御手段１
２にてデータの遅延量を補正することで、データ間の位
相差を低減する。その後、送信側セレクタ６にて内部論
理からの任意データを出力して、受信側フリップフロッ
プ１１にてデータ取り込みを行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルデータ
の高速伝送に関し、通信における伝送装置やＡＴＭ交換
機等の電子装置に適用可能な伝送方式に関するものであ
る。
の高速伝送に関し、通信における伝送装置やＡＴＭ交換
機等の電子装置に適用可能な伝送方式に関するものであ
る。
【０００２】
【従来の技術】従来の技術は、特開平７−１５４０５号
公報に記載されている。以下この技術を説明する。図８
に従来例の送信されるデータにクロックを並送させる伝
送方式を示す。以下に動作および回路構成について説明
する。送信側ＬＳＩ１において、内部論理からのデータ
を最終段フリップフロップ３にてリタイミングを行い、
このリタイミングを行ったクロックをデータに並送させ
て出力し、伝送線路８を伝搬して受信側ＬＳＩ１２に入
力される。ここで、伝送されるデータはクロックに対し
て複数ビットあり、データ毎の位相差すなわちスキュー
によってデータを取り込みのタイミングマージンが減少
し、これによりデータの伝送速度が制限される。
公報に記載されている。以下この技術を説明する。図８
に従来例の送信されるデータにクロックを並送させる伝
送方式を示す。以下に動作および回路構成について説明
する。送信側ＬＳＩ１において、内部論理からのデータ
を最終段フリップフロップ３にてリタイミングを行い、
このリタイミングを行ったクロックをデータに並送させ
て出力し、伝送線路８を伝搬して受信側ＬＳＩ１２に入
力される。ここで、伝送されるデータはクロックに対し
て複数ビットあり、データ毎の位相差すなわちスキュー
によってデータを取り込みのタイミングマージンが減少
し、これによりデータの伝送速度が制限される。
【０００３】
【発明が解決しようとする課題】ネットワークの高速、
広帯域への発展により、高速、広帯域ＩＳＤＮ（Ｉｎｔ
ｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ
Ｎｅｔｗｏｒｋ）の需要が拡大している。高速、広帯域
ＩＳＤＮを可能にするＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕ
ｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）
交換方式においても、複数のＡＴＭ端末からの信号の切
り換えを行うＡＴＭ交換機の大容量・高速化が必須であ
る。
広帯域への発展により、高速、広帯域ＩＳＤＮ（Ｉｎｔ
ｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ
Ｎｅｔｗｏｒｋ）の需要が拡大している。高速、広帯域
ＩＳＤＮを可能にするＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕ
ｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）
交換方式においても、複数のＡＴＭ端末からの信号の切
り換えを行うＡＴＭ交換機の大容量・高速化が必須であ
る。
【０００４】装置を大容量化し、且つ装置規模の増大な
く装置の小型化を実現するには、装置に適用するＬＳＩ
当たりの論理規模を増大することが必須である。そのた
めには、高集積が可能なＣＭＯＳ ＬＳＩを適用して、
装置を構成する必要がある。
く装置の小型化を実現するには、装置に適用するＬＳＩ
当たりの論理規模を増大することが必須である。そのた
めには、高集積が可能なＣＭＯＳ ＬＳＩを適用して、
装置を構成する必要がある。
【０００５】また、ＡＴＭ交換機では、各ユニット毎に
異なるクロック源を持つため、ユニット間のデータ伝送
はクロックを並送させる方式が一般的である。このとき
ＬＳＩ、基板、バックボードのピン数不足により、デー
タをパラレル／シリアル（並列／直列）変換してデータ
伝送を行う。シリアル変換されたデータ伝送は高速伝送
が要求される。例えば、４：１のパラレル／シリアル変
換回路によってピン数を低減した場合、シリアルデータ
はパラレルデータ時の４倍の伝送速度が要求される。
異なるクロック源を持つため、ユニット間のデータ伝送
はクロックを並送させる方式が一般的である。このとき
ＬＳＩ、基板、バックボードのピン数不足により、デー
タをパラレル／シリアル（並列／直列）変換してデータ
伝送を行う。シリアル変換されたデータ伝送は高速伝送
が要求される。例えば、４：１のパラレル／シリアル変
換回路によってピン数を低減した場合、シリアルデータ
はパラレルデータ時の４倍の伝送速度が要求される。
【０００６】そのため、ＡＴＭ交換機においては、高集
積可能なＣＭＯＳゲートアレイを用いて高速伝送を行う
ことが、装置実現における課題となる。
積可能なＣＭＯＳゲートアレイを用いて高速伝送を行う
ことが、装置実現における課題となる。
【０００７】伝送速度を制限する要因は、ＬＳＩ内外の
配線長差によるデータ毎のスキュー、データのパターン
依存性ジッタ、伝送線路での波形劣化などである。これ
ら要因によってタイミングマージンが減少される。
配線長差によるデータ毎のスキュー、データのパターン
依存性ジッタ、伝送線路での波形劣化などである。これ
ら要因によってタイミングマージンが減少される。
【０００８】前記従来例の構成において、ＬＳＩ当たり
の論理規模の増大によってＬＳＩ内部のチップ面積と、
入出力の信号本数が増大するため、ＬＳＩ内外の配線長
差によるデータ毎のスキューが増大する。これにより受
信側フリップフロップのタイミングマージンが減少する
ため、伝送速度が数十Ｍｂｉｔ／ｓ程度に制限される。
の論理規模の増大によってＬＳＩ内部のチップ面積と、
入出力の信号本数が増大するため、ＬＳＩ内外の配線長
差によるデータ毎のスキューが増大する。これにより受
信側フリップフロップのタイミングマージンが減少する
ため、伝送速度が数十Ｍｂｉｔ／ｓ程度に制限される。
【０００９】また、ＡＴＭ交換機などの通信装置におい
ては、伝送されるデータがＡＴＭ端末からの任意のデー
タであるため、データの変化点を検出することが困難で
ある。
ては、伝送されるデータがＡＴＭ端末からの任意のデー
タであるため、データの変化点を検出することが困難で
ある。
【００１０】そこで本発明の目的は、データの変化点検
出を容易にした、データ毎のビット間スキュー低減方式
によって、高速信号の伝送を可能とすることで装置の大
容量・高速化を実現することにある。
出を容易にした、データ毎のビット間スキュー低減方式
によって、高速信号の伝送を可能とすることで装置の大
容量・高速化を実現することにある。
【００１１】
【課題を解決するための手段】前記課題は、固定データ
を送信するためのパターン発生手段と、遅延量が可変可
能な遅延手段と、位相検出手段の結果によって遅延手段
の遅延量を制御する補正・制御手段により、容易にデー
タの変化点を検出し、データ毎の遅延量を一定にする制
御を行なうことで達成される。
を送信するためのパターン発生手段と、遅延量が可変可
能な遅延手段と、位相検出手段の結果によって遅延手段
の遅延量を制御する補正・制御手段により、容易にデー
タの変化点を検出し、データ毎の遅延量を一定にする制
御を行なうことで達成される。
【００１２】
【発明の実施の形態】（実施例１）以下、本発明に係る
発明の実施例１を図１〜図６を用いて説明する。前述し
たようにＬＳＩ間でのデータ伝送は、伝送するデータに
クロックを並送させるクロック並送方式である。ここ
で、並送するクロックは、２分周回路２によりデータ変
化周期の１／２の周期を持つ分周クロックを並送させ
る。これは、通常クロックはＮＲＺ（Ｎｏｔ Ｒｅｔｕ
ｒｎ ｔｏ Ｚｅｒｏ）であり、データは、ＮＺ（Ｒｅ
ｔｕｒｎ ｔｏ Ｚｅｒｏ）であるため、クロックの周
波数は、データ周波数の２倍である。そのため、伝送線路
８では、データ伝送速度の２倍の周波数帯域が必要であ
る。併走するクロックを２分周する事で、クロックはデー
タと同じ周波数となるため、伝送線路８での周波数帯域
を上げずにデータ伝送速度を２倍とすることができる。
発明の実施例１を図１〜図６を用いて説明する。前述し
たようにＬＳＩ間でのデータ伝送は、伝送するデータに
クロックを並送させるクロック並送方式である。ここ
で、並送するクロックは、２分周回路２によりデータ変
化周期の１／２の周期を持つ分周クロックを並送させ
る。これは、通常クロックはＮＲＺ（Ｎｏｔ Ｒｅｔｕ
ｒｎ ｔｏ Ｚｅｒｏ）であり、データは、ＮＺ（Ｒｅ
ｔｕｒｎ ｔｏ Ｚｅｒｏ）であるため、クロックの周
波数は、データ周波数の２倍である。そのため、伝送線路
８では、データ伝送速度の２倍の周波数帯域が必要であ
る。併走するクロックを２分周する事で、クロックはデー
タと同じ周波数となるため、伝送線路８での周波数帯域
を上げずにデータ伝送速度を２倍とすることができる。
【００１３】以下に本発明の機能毎の構成を図１、図
４、図５、図６を用いて説明する。図１は、本発明の全
体構成であり、固定パターンを発生させるパターン発生
手段５、内部論理７とパターン発生手段５のデータを選
択するセレクタ６、データ毎に遅延量を可変させる遅延
手段９、入力されたクロックと遅延されたクロックを選
択するセレクタ１０、遅延量を制御する補正・制御手段
１２を備えている。これらの手段を用いてデータの変化
点を検出し、データ毎の遅延量が一定となるように補正
を行う。すなわち、本発明におけるビット間位相差低減
方式は、送信側より“Ｌ”、“Ｈ”レベルを交互に繰り
返す固定パターンを出力し、入力されたデータの“Ｈ”
または“Ｌ”のレベルを判定して、可変遅延回路の遅延
量を増減させ、データ毎の遅延量をすべて同じに設定す
る方式である。
４、図５、図６を用いて説明する。図１は、本発明の全
体構成であり、固定パターンを発生させるパターン発生
手段５、内部論理７とパターン発生手段５のデータを選
択するセレクタ６、データ毎に遅延量を可変させる遅延
手段９、入力されたクロックと遅延されたクロックを選
択するセレクタ１０、遅延量を制御する補正・制御手段
１２を備えている。これらの手段を用いてデータの変化
点を検出し、データ毎の遅延量が一定となるように補正
を行う。すなわち、本発明におけるビット間位相差低減
方式は、送信側より“Ｌ”、“Ｈ”レベルを交互に繰り
返す固定パターンを出力し、入力されたデータの“Ｈ”
または“Ｌ”のレベルを判定して、可変遅延回路の遅延
量を増減させ、データ毎の遅延量をすべて同じに設定す
る方式である。
【００１４】送信側ＬＳＩ１において、セレクタ６は初
期状態でパターン発生手段５からのデータを選択する。
図５にパターン発生回路の構成を示す。図５に示したよ
うに、パターン発生回路は２分周回路と同様であり、ク
ロックが入力される度に“Ｌ”、“Ｈ”レベルを交互に
繰り返すパターンを出力する。すなわち、２分周された
クロックと同様である。従って送信側ＬＳＩ１は、すべ
て２分週されたクロックと同様のパターンが出力され
る。
期状態でパターン発生手段５からのデータを選択する。
図５にパターン発生回路の構成を示す。図５に示したよ
うに、パターン発生回路は２分周回路と同様であり、ク
ロックが入力される度に“Ｌ”、“Ｈ”レベルを交互に
繰り返すパターンを出力する。すなわち、２分周された
クロックと同様である。従って送信側ＬＳＩ１は、すべ
て２分週されたクロックと同様のパターンが出力され
る。
【００１５】受信側ＬＳＩ２において、入力されるクロ
ック、データすべてに遅延手段９を備えている。図４に
遅延手段の構成を示す。遅延手段は、ゲート切替え型の
可変遅延回路で構成する。ゲート当たりの遅延量が少な
いＣＭＯＳゲート１４を、複数個縦列に多段接続し、各
々のゲート出力をセレクタ１５に入力する。セレクタ１
５は、切り替え信号によって各ゲート出力の内の一つを
選択することで遅延量の可変を行う。
ック、データすべてに遅延手段９を備えている。図４に
遅延手段の構成を示す。遅延手段は、ゲート切替え型の
可変遅延回路で構成する。ゲート当たりの遅延量が少な
いＣＭＯＳゲート１４を、複数個縦列に多段接続し、各
々のゲート出力をセレクタ１５に入力する。セレクタ１
５は、切り替え信号によって各ゲート出力の内の一つを
選択することで遅延量の可変を行う。
【００１６】セレクタ１０は初期状態で遅延されたクロ
ックを選択する。図６に補正・制御回路の構成を示す。
伝送されたデータはすべて２分周されたクロックと同様
であるため、遅延手段９通過後の遅延クロックでデータ
をリタイミングするとフリップフロップ１８は常に
“Ｈ”または“Ｌレベルが出力される。これらの出力レ
ベルを判定し、出力が“Ｈ”レベル時は、遅延クロック
の遅延量が少ないと判定し、出力が“Ｌ”レベル時は、
遅延クロックの遅延量が多いと判定する。従ってフリッ
プフロップ１８は比較器の機能を持つ。制御回路は、遅
延手段９と同じ段数を持つシフトレジスタで構成し、比
較結果によって可変遅延回路の遅延量を可変する切り換
え信号を出力する。
ックを選択する。図６に補正・制御回路の構成を示す。
伝送されたデータはすべて２分周されたクロックと同様
であるため、遅延手段９通過後の遅延クロックでデータ
をリタイミングするとフリップフロップ１８は常に
“Ｈ”または“Ｌレベルが出力される。これらの出力レ
ベルを判定し、出力が“Ｈ”レベル時は、遅延クロック
の遅延量が少ないと判定し、出力が“Ｌ”レベル時は、
遅延クロックの遅延量が多いと判定する。従ってフリッ
プフロップ１８は比較器の機能を持つ。制御回路は、遅
延手段９と同じ段数を持つシフトレジスタで構成し、比
較結果によって可変遅延回路の遅延量を可変する切り換
え信号を出力する。
【００１７】以上の補正・制御手段によって、すべての
データの位相は、遅延クロックの立上りの位相と同位相
となる。この時、補正・制御手段は終了信号を出力し、
これにより送信側ＬＳＩ１のセレクタ６は、内部論理か
らのデータを選択し、任意のデータの伝送を行なう。
データの位相は、遅延クロックの立上りの位相と同位相
となる。この時、補正・制御手段は終了信号を出力し、
これにより送信側ＬＳＩ１のセレクタ６は、内部論理か
らのデータを選択し、任意のデータの伝送を行なう。
【００１８】次に、本発明の構成におけるビット間位相
差低減方式の動作を図２、図３を用いて説明する。図２
は、初期状態すなわち位相差低減前の動作概要を示すタ
イミングチャートである。前述したように、送信側ＬＳ
Ｉからは、（ａ）〜（ｃ）に示す2分周クロックと同様
の固定パターンが出力される。これらデータを遅延クロ
ック（ｅ）でリタイミングし、補正・制御手段により遅
延量を補正することで、すべてのデータは、遅延クロッ
ク（ｅ）の立上りと同位相になる。図３に位相差低減後
の動作概要を示すタイミングチャートを示す。すべての
データが遅延クロックの立上りと同位相になると、送信
側のセレクタは内部論理を選択するため、（ｆ）〜
（ｈ）に示す任意のデータになる。これらデータを入力
されたクロック（ｉ）でリタイミングすることで、任意
データの伝送が可能になる。
差低減方式の動作を図２、図３を用いて説明する。図２
は、初期状態すなわち位相差低減前の動作概要を示すタ
イミングチャートである。前述したように、送信側ＬＳ
Ｉからは、（ａ）〜（ｃ）に示す2分周クロックと同様
の固定パターンが出力される。これらデータを遅延クロ
ック（ｅ）でリタイミングし、補正・制御手段により遅
延量を補正することで、すべてのデータは、遅延クロッ
ク（ｅ）の立上りと同位相になる。図３に位相差低減後
の動作概要を示すタイミングチャートを示す。すべての
データが遅延クロックの立上りと同位相になると、送信
側のセレクタは内部論理を選択するため、（ｆ）〜
（ｈ）に示す任意のデータになる。これらデータを入力
されたクロック（ｉ）でリタイミングすることで、任意
データの伝送が可能になる。
【００１９】以上のように本発明によれば、送信側より
固定パターンを出力することでデータの変化点を容易に
検出でき、データ毎の遅延量を簡易なディジタル回路で
補正することでデータ毎のビット間位相差を低減でき
る。これにより高速データ伝送が実現できる。
固定パターンを出力することでデータの変化点を容易に
検出でき、データ毎の遅延量を簡易なディジタル回路で
補正することでデータ毎のビット間位相差を低減でき
る。これにより高速データ伝送が実現できる。
【００２０】（実施例２）以下、本発明にかかる発明の
実施例２を図７を用いて説明する。図７に、本発明のビ
ット位相差低減方式の適用例として、高速データ伝送を
可能にしたＡＴＭ交換機の構成図を示す。前述したよう
にＡＴＭ交換機では、高速、広帯域ＩＳＤＮへ対応する
ために装置の大容量化が求められている。
実施例２を図７を用いて説明する。図７に、本発明のビ
ット位相差低減方式の適用例として、高速データ伝送を
可能にしたＡＴＭ交換機の構成図を示す。前述したよう
にＡＴＭ交換機では、高速、広帯域ＩＳＤＮへ対応する
ために装置の大容量化が求められている。
【００２１】以下、ＡＴＭ交換機の動作を説明する。ま
ず、複数のＡＴＭ端末２９からの音声、映像等の情報を
セルと呼ばれる固定長５３バイトのデータのかたまりに
分割して送信する。各ＡＴＭ端末２９からのセルを回線
対応部２８を介して回線ユニットからスイッチのユニッ
トに伝送する。スイッチのユニットでは、セル内部の宛
先ヘッダ情報に基づき専用ハードウェアで高速にスイッ
チング（交換）する。これを自己ルーティングと呼ぶ。
交換されたセルは、元の情報に組み立てられ目的のＡＴ
Ｍ端末に受信される。
ず、複数のＡＴＭ端末２９からの音声、映像等の情報を
セルと呼ばれる固定長５３バイトのデータのかたまりに
分割して送信する。各ＡＴＭ端末２９からのセルを回線
対応部２８を介して回線ユニットからスイッチのユニッ
トに伝送する。スイッチのユニットでは、セル内部の宛
先ヘッダ情報に基づき専用ハードウェアで高速にスイッ
チング（交換）する。これを自己ルーティングと呼ぶ。
交換されたセルは、元の情報に組み立てられ目的のＡＴ
Ｍ端末に受信される。
【００２２】ＡＴＭ交換機の装置内において、ＬＳＩ間
のデータ伝送は、基板、バックボード、ケーブルを使用
した伝送線路８を介して行う。個々の回線を大容量化す
るには、データを並列に伝送し並列データ本数を増やせ
ばよいが、装置規模の増大及び、ＬＳＩ、基板、バック
ボードのピン数不足の問題がある。そのため、データ線
当たりの伝送速度を高速化し、さらにパラレル／シリア
ル変換回路２３を用いてシリアルデータ伝送を行いデー
タ信号本数を低減する。シリアル変換されたデータは高
速伝送が要求され、このシリアル伝送の伝送速度が、個
々の回線の大容量化を決定する。
のデータ伝送は、基板、バックボード、ケーブルを使用
した伝送線路８を介して行う。個々の回線を大容量化す
るには、データを並列に伝送し並列データ本数を増やせ
ばよいが、装置規模の増大及び、ＬＳＩ、基板、バック
ボードのピン数不足の問題がある。そのため、データ線
当たりの伝送速度を高速化し、さらにパラレル／シリア
ル変換回路２３を用いてシリアルデータ伝送を行いデー
タ信号本数を低減する。シリアル変換されたデータは高
速伝送が要求され、このシリアル伝送の伝送速度が、個
々の回線の大容量化を決定する。
【００２３】また、大容量化に加えて装置の小型化が求
められており、装置の小型化にはＬＳＩ当たりの回路規
模が必須であるため、高集積可能なＣＭＯＳゲートアレ
イを用いる。
められており、装置の小型化にはＬＳＩ当たりの回路規
模が必須であるため、高集積可能なＣＭＯＳゲートアレ
イを用いる。
【００２４】発明の形態１で示した様に、データ間の位
相差低減方式遅によって、タイミングマージンを拡大で
きるためＣＭＯＳ ＬＳＩでの高速データ伝送が実現で
き、これによりＡＴＭ交換機の大容量且つ小型化が実現
できる。
相差低減方式遅によって、タイミングマージンを拡大で
きるためＣＭＯＳ ＬＳＩでの高速データ伝送が実現で
き、これによりＡＴＭ交換機の大容量且つ小型化が実現
できる。
【００２５】
【発明の効果】発明の実施例１で示した様に、本発明の
ビット位相差低減方式により、複数のデータ間の位相差
を低減できるため、受信側におけるタイミングマージン
を拡大させ、ＣＭＯＳゲートアレイで高速データ伝送が
可能になる。
ビット位相差低減方式により、複数のデータ間の位相差
を低減できるため、受信側におけるタイミングマージン
を拡大させ、ＣＭＯＳゲートアレイで高速データ伝送が
可能になる。
【００２６】また、遅延回路及び補正回路を、アナログ
素子などを使用することなく、簡易なディジタル回路で
実現でき、高集積可能なＣＭＯＳゲートアレイで高速伝
送が実現できる。さらに本発明のビット位相差低減方式
を適用した例として、大容量で且つ小型化したＡＴＭ交
換機が実現できる。
素子などを使用することなく、簡易なディジタル回路で
実現でき、高集積可能なＣＭＯＳゲートアレイで高速伝
送が実現できる。さらに本発明のビット位相差低減方式
を適用した例として、大容量で且つ小型化したＡＴＭ交
換機が実現できる。
【図１】本発明の実施の形態に係るデータ間位相差低減
方式の構成図である。
方式の構成図である。
【図２】本発明の実施の形態の係る位相差低減前の動作
概要を示すタイミングチャートである。
概要を示すタイミングチャートである。
【図３】本発明の実施の形態の係る位相差低減後の動作
概要を示すタイミングチャートである。
概要を示すタイミングチャートである。
【図４】本発明の実施の形態に係る遅延回路の構成図で
ある。
ある。
【図５】本発明の実施の形態に係るパターン発生回路の
構成図である。
構成図である。
【図６】本発明の実施の形態に係る補正・制御回路の構
成例である。
成例である。
【図７】本発明の実施の形態の適用例であるＡＴＭ交換
機の構成である。
機の構成である。
【図８】従来の伝送方式の構成図である。
【図９】従来の動作概要を示すタイミングチャートであ
る。
る。
１…送信側ＬＳＩ、２…受信側ＬＳＩ、３…送信側最終
段フリップフロップ、４…２分周回路、５…パターン発
生手段、６…送信側セレクタ、７…送信側内部論理、８
…伝送線路、９…遅延手段、１０…受信側セレクタ、１
１…受信側フリップフロップ、１２…補正・制御手段、
１３…受信側内部論理、１４…ＣＭＯＳゲート、１５…
セレクタ、１６…ＡＮＤ論理、１７…フリップフロッ
プ、１８…比較器フリップフロップ、１９…カウンタ、
２０…ＥＯＲ論理、２１…制御回路、２２…シリアル／
パラレル変換回路、２３…パラレル／シリアル変換回
路、２４…入出力ＬＳＩ、２５…Ｉ／Ｏ内部論理、２６
…ＳＷ内部論理、２７…ＡＴＭＳＷ ＬＳＩＳＷ部、２
８…回線対応部、２９…ＡＴＭ端末、３０…固定遅延。
段フリップフロップ、４…２分周回路、５…パターン発
生手段、６…送信側セレクタ、７…送信側内部論理、８
…伝送線路、９…遅延手段、１０…受信側セレクタ、１
１…受信側フリップフロップ、１２…補正・制御手段、
１３…受信側内部論理、１４…ＣＭＯＳゲート、１５…
セレクタ、１６…ＡＮＤ論理、１７…フリップフロッ
プ、１８…比較器フリップフロップ、１９…カウンタ、
２０…ＥＯＲ論理、２１…制御回路、２２…シリアル／
パラレル変換回路、２３…パラレル／シリアル変換回
路、２４…入出力ＬＳＩ、２５…Ｉ／Ｏ内部論理、２６
…ＳＷ内部論理、２７…ＡＴＭＳＷ ＬＳＩＳＷ部、２
８…回線対応部、２９…ＡＴＭ端末、３０…固定遅延。
Claims (4)
- 【請求項１】送信すべき複数のデジタルデータと、該デ
ータの送信周期を規定する送信クロックとを共に伝送
し、受信側において該伝送された送信クロックを用いて
該デジタルデータを取り込む伝送方式において、固定デ
ータを送信するパターン発生手段と、概伝送されたデー
タの位相を遅延させる可変可能な遅延手段と、該可変遅
延手段の遅延量を簡易なディジタル回路で補正する補正
手段によって、複数のデータ毎の位相差を低減すること
を特徴としたディジタル処理装置におけるビット間位相
差低減方式。 - 【請求項２】請求項１に記載したビット間位相差低減方
式を適用し、送信側にて複数データのパラレル／シリア
ル変換手段によりシリアル変換されたデータを伝送し、
受信側にてシリアル／パラレル変換手段によりパラレル
データに復元することで、伝送路でのデータ信号本数を
低減したシリアル／パラレル変換回路及びパラレル／シ
リアル変換回路であることを特徴とするディジタル処理
装置におけるビット間位相差低減伝送方式。 - 【請求項３】請求項１又は２に記載した位相差低減方式
を適用し、ＣＭＯＳゲートアレイで実現することで、高
集積で且つ高速伝送を可能としたＣＭＯＳ ＬＳＩであ
ることを特徴とするディジタル処理装置におけるビット
間位相差低減伝送方式。 - 【請求項４】請求項１又は２に記載したビット間位相差
低減方式、あるいはシリアル／パラレル変換回路、パラ
レル／シリアル変換回路を適用し、高速信号の切り換え
を行なうことで大容量且つ装置の小型化を実現するＡＴ
Ｍ交換機などの通信装置であることを特徴とするディジ
タル処理装置におけるビット間位相差低減伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11213157A JP2001044976A (ja) | 1999-07-28 | 1999-07-28 | ディジタル処理装置におけるビット間位相差低減伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11213157A JP2001044976A (ja) | 1999-07-28 | 1999-07-28 | ディジタル処理装置におけるビット間位相差低減伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044976A true JP2001044976A (ja) | 2001-02-16 |
Family
ID=16634521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11213157A Pending JP2001044976A (ja) | 1999-07-28 | 1999-07-28 | ディジタル処理装置におけるビット間位相差低減伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044976A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7321403B2 (en) | 2002-11-11 | 2008-01-22 | Matsushita Electric Industrial Co., Ltd. | Video signal transmitting/receiving system |
| JP2010141703A (ja) * | 2008-12-12 | 2010-06-24 | Nec Corp | 並列データ伝送回路及び並列データ伝送方法 |
| JP2010198590A (ja) * | 2009-01-30 | 2010-09-09 | Nikon Corp | データ転送装置およびカメラ |
| US8010825B2 (en) | 2006-09-05 | 2011-08-30 | Fujitsu Limited | Jitter reduction circuit |
| US9684332B2 (en) | 2013-04-26 | 2017-06-20 | Fujitsu Limited | Timing control circuit |
-
1999
- 1999-07-28 JP JP11213157A patent/JP2001044976A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7321403B2 (en) | 2002-11-11 | 2008-01-22 | Matsushita Electric Industrial Co., Ltd. | Video signal transmitting/receiving system |
| US8010825B2 (en) | 2006-09-05 | 2011-08-30 | Fujitsu Limited | Jitter reduction circuit |
| JP2010141703A (ja) * | 2008-12-12 | 2010-06-24 | Nec Corp | 並列データ伝送回路及び並列データ伝送方法 |
| JP2010198590A (ja) * | 2009-01-30 | 2010-09-09 | Nikon Corp | データ転送装置およびカメラ |
| US9684332B2 (en) | 2013-04-26 | 2017-06-20 | Fujitsu Limited | Timing control circuit |
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