JP3051223B2 - セル送信回路 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04Q11/00—Selecting arrangements for multiplex systems
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- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L49/00—Packet switching elements
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5616—Terminal equipment, e.g. codecs, synch.
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ方式の通信装置な
どにおいてセルを送出するセル送信回路に関する。近
年、通信路を効率的に使用するために、一連の情報を有
限の任意長のセルに分割して送受信するようになってい
る。このような機能を実現するにあたっては、回路規模
を小さくし消費電力を抑えることが、回路の高信頼化、
小型化の面から当然に要求される。したがって送信部の
機能も、できるだけ消費電力の少ない小さな回路規模で
実現することが必要とされている。
どにおいてセルを送出するセル送信回路に関する。近
年、通信路を効率的に使用するために、一連の情報を有
限の任意長のセルに分割して送受信するようになってい
る。このような機能を実現するにあたっては、回路規模
を小さくし消費電力を抑えることが、回路の高信頼化、
小型化の面から当然に要求される。したがって送信部の
機能も、できるだけ消費電力の少ない小さな回路規模で
実現することが必要とされている。
【０００２】
【従来の技術】かかる通信システムで送受信するセルの
構成例が図１２に示される。通信に用いる通常のセル
は、図１２（ａ）に示されるように、セルの宛先や種類
を表すヘッダ部データ、このヘッダ部データの誤り訂正
符号、実際に送信するデータである情報フィールドから
なる。
構成例が図１２に示される。通信に用いる通常のセル
は、図１２（ａ）に示されるように、セルの宛先や種類
を表すヘッダ部データ、このヘッダ部データの誤り訂正
符号、実際に送信するデータである情報フィールドから
なる。
【０００３】一方、セルデータ出力部に送信すべき有効
なセルデータが無い時には空白時間を埋めるためのそれ
自体は有効な情報を含まないアイドルセルを送信する。
図１２（ｂ）にはこのアイドルセルの構成例が示され
る。アイドルセルはヘッダ部データとヘッダ部誤り訂正
符号として固定パターンを持ち、情報フィールド部には
任意のパターンか特定のパターンが挿入される。
なセルデータが無い時には空白時間を埋めるためのそれ
自体は有効な情報を含まないアイドルセルを送信する。
図１２（ｂ）にはこのアイドルセルの構成例が示され
る。アイドルセルはヘッダ部データとヘッダ部誤り訂正
符号として固定パターンを持ち、情報フィールド部には
任意のパターンか特定のパターンが挿入される。
【０００４】図１０にはかかるセルを送出するためのセ
ル送信回路の従来例が示される。図中、１は図１２
（ａ）に示す通常セルを発生し出力するセルデータ出
力部、１２は図１２（ｂ）に示すアイドルセルを発生
し出力するアイドルセル発生部であり、これら通常セル
とアイドルセルは２入力１出力形のセレクタ２１に
それぞれ入力される。３はセレクタ２１から出力される
セルの情報フィールドにスクランブルをかけるためのス
クランブラ部、２２はセレクタ２１の出力信号とスクラ
ンブラ部３の出力信号がそれぞれ入力される２入力１出
力形のセレクタである。２は通常セルのヘッダ部デー
タの誤り訂正符号を演算するための誤り訂正符号演算
部、２３はセレクタ２２の出力信号と誤り訂正符号演算
部２の出力信号がそれぞれ入力される２入力１出力形の
セレクタである。６５はこれら各回路の制御を行うため
の制御回路である。なお、このセル送信回路では８ビッ
ト並列データを取り扱うものとする。
ル送信回路の従来例が示される。図中、１は図１２
（ａ）に示す通常セルを発生し出力するセルデータ出
力部、１２は図１２（ｂ）に示すアイドルセルを発生
し出力するアイドルセル発生部であり、これら通常セル
とアイドルセルは２入力１出力形のセレクタ２１に
それぞれ入力される。３はセレクタ２１から出力される
セルの情報フィールドにスクランブルをかけるためのス
クランブラ部、２２はセレクタ２１の出力信号とスクラ
ンブラ部３の出力信号がそれぞれ入力される２入力１出
力形のセレクタである。２は通常セルのヘッダ部デー
タの誤り訂正符号を演算するための誤り訂正符号演算
部、２３はセレクタ２２の出力信号と誤り訂正符号演算
部２の出力信号がそれぞれ入力される２入力１出力形の
セレクタである。６５はこれら各回路の制御を行うため
の制御回路である。なお、このセル送信回路では８ビッ
ト並列データを取り扱うものとする。
【０００５】このように従来のセル送信回路は３個の２
入力１出力形セレクタ２１〜２３を備えている。このセ
レクタ２１〜２３を構成するための基本回路単位の例が
図１１に示される。図１１は８ビットデータ中の１ビッ
トについてその構成を示したものであり、三つの２入力
ＮＡＮＤ回路と一つのＤ形フリップフロップからなる。
したがって８ビットデータ入力のセレクタとしてはこの
図１１の回路が８個並列に配置された構成となる。
入力１出力形セレクタ２１〜２３を備えている。このセ
レクタ２１〜２３を構成するための基本回路単位の例が
図１１に示される。図１１は８ビットデータ中の１ビッ
トについてその構成を示したものであり、三つの２入力
ＮＡＮＤ回路と一つのＤ形フリップフロップからなる。
したがって８ビットデータ入力のセレクタとしてはこの
図１１の回路が８個並列に配置された構成となる。
【０００６】このセル送信回路の動作を説明する。ま
ず、セレクタ２１の動作について述べると、セルデータ
出力部１からは相手側に送信する有効なセルである通常
セルとして、受信側に送出すべきヘッダ部データと情
報フィールドデータが出力される。またセルデータ出力
部１に送信すべきデータが無い場合には、アイドルセル
発生部１２から、空いた空白時間を埋めるためだけの有
効な情報を含まないアイドルセルが出力される。この
アイドルセルは事前に決められた固定パターンのヘッ
ダ情報を持っている。これら２種類のセル、のうち
のどちらのセルを選択して出力するかは制御回路６５に
よって決定され、その決定に従ってセレクタ２１が切り
換えられる。
ず、セレクタ２１の動作について述べると、セルデータ
出力部１からは相手側に送信する有効なセルである通常
セルとして、受信側に送出すべきヘッダ部データと情
報フィールドデータが出力される。またセルデータ出力
部１に送信すべきデータが無い場合には、アイドルセル
発生部１２から、空いた空白時間を埋めるためだけの有
効な情報を含まないアイドルセルが出力される。この
アイドルセルは事前に決められた固定パターンのヘッ
ダ情報を持っている。これら２種類のセル、のうち
のどちらのセルを選択して出力するかは制御回路６５に
よって決定され、その決定に従ってセレクタ２１が切り
換えられる。
【０００７】次にセレクタ２２の動作について述べる。
情報フィールドデータ中に“０”または“１”のデータ
が連続してきた場合には、出力信号のビット列のクロッ
ク成分が少なくなってしまうので、これを防ぐためスク
ランブラ部３によって情報フィールドデータには通常セ
ル、アイドルセルのどちらに対してもスクランブル
をかけて、データのランダム性を増加させている。一
方、ヘッダ部データおよびヘッダ部誤り訂正符号に対し
てはこの部分のデータをセル同期をとるために用いるの
で、スクランブルをかけない。したがって、セレクタ２
２はヘッダ部データおよびヘッダ部誤り訂正符号が通過
する時にはスクランブルをかけないデータを選択し、情
報フィールドデータが通過する時にはスクランブラ部３
を通過したデータを選択する。
情報フィールドデータ中に“０”または“１”のデータ
が連続してきた場合には、出力信号のビット列のクロッ
ク成分が少なくなってしまうので、これを防ぐためスク
ランブラ部３によって情報フィールドデータには通常セ
ル、アイドルセルのどちらに対してもスクランブル
をかけて、データのランダム性を増加させている。一
方、ヘッダ部データおよびヘッダ部誤り訂正符号に対し
てはこの部分のデータをセル同期をとるために用いるの
で、スクランブルをかけない。したがって、セレクタ２
２はヘッダ部データおよびヘッダ部誤り訂正符号が通過
する時にはスクランブルをかけないデータを選択し、情
報フィールドデータが通過する時にはスクランブラ部３
を通過したデータを選択する。
【０００８】最後にセレクタ２３の動作について述べ
る。ヘッダ部データには当該セルの行き先およびセルの
種類が記述されているので、同データの誤りは重大な結
果を引き起こす。したがって受信側で同データの誤りを
検出および訂正する誤り訂正符号を付加する必要があ
る。このためには、制御回路６５により、誤り訂正符号
演算部２がヘッダ部データを元にして誤り訂正符号を演
算するように制御し、さらに通常セルのヘッダ部誤り
訂正符号部にこの誤り訂正符号符号部２の演算結果を挿
入するようセレクタ２３を切り換える。
る。ヘッダ部データには当該セルの行き先およびセルの
種類が記述されているので、同データの誤りは重大な結
果を引き起こす。したがって受信側で同データの誤りを
検出および訂正する誤り訂正符号を付加する必要があ
る。このためには、制御回路６５により、誤り訂正符号
演算部２がヘッダ部データを元にして誤り訂正符号を演
算するように制御し、さらに通常セルのヘッダ部誤り
訂正符号部にこの誤り訂正符号符号部２の演算結果を挿
入するようセレクタ２３を切り換える。
【０００９】
【発明が解決しようとする課題】従来のセル送信回路は
２入力１出力形のセレクタを３個必要とする。このた
め、取り扱うデータ幅が８ビットの場合、３個のセレク
タ２１〜２３で使用する２入力ＮＡＮＤゲートの数は７
２個、Ｄ形フリップフロップの数は２４個になり、この
ため送信側回路の回路規模を増大させ、消費電力を大き
くする要因となっている。
２入力１出力形のセレクタを３個必要とする。このた
め、取り扱うデータ幅が８ビットの場合、３個のセレク
タ２１〜２３で使用する２入力ＮＡＮＤゲートの数は７
２個、Ｄ形フリップフロップの数は２４個になり、この
ため送信側回路の回路規模を増大させ、消費電力を大き
くする要因となっている。
【００１０】本発明はかかる事情に鑑みてなされたもの
であり、その目的とするところは、回路規模が小さく消
費電力が少ないセル送信回路を提供することにある。
であり、その目的とするところは、回路規模が小さく消
費電力が少ないセル送信回路を提供することにある。
【００１１】
【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明に係るセル送信回路は、一つの形
態として、図１の（Ａ）に示されるように、通常セルデ
ータを発生し出力するセルデータ出力部３１と、このセ
ルデータ出力部３１から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部３２と、アイドルセルのヘッダ部および誤り訂正符
号部の固定パターンを発生する第１のアイドルセル発生
部３３と、セルデータ出力部３１からのセルデータの情
報フィールドデータをスクランブルするスクランブラ部
３４と、セルデータ出力部３１、スクランブル部３４、
誤り訂正符号演算部３２および第１のアイドルセル発生
部３３の各出力信号が入力されてそのうちの一つを選択
する第１のセレクタ部３５とを備えて成る。
説明図である。本発明に係るセル送信回路は、一つの形
態として、図１の（Ａ）に示されるように、通常セルデ
ータを発生し出力するセルデータ出力部３１と、このセ
ルデータ出力部３１から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部３２と、アイドルセルのヘッダ部および誤り訂正符
号部の固定パターンを発生する第１のアイドルセル発生
部３３と、セルデータ出力部３１からのセルデータの情
報フィールドデータをスクランブルするスクランブラ部
３４と、セルデータ出力部３１、スクランブル部３４、
誤り訂正符号演算部３２および第１のアイドルセル発生
部３３の各出力信号が入力されてそのうちの一つを選択
する第１のセレクタ部３５とを備えて成る。
【００１２】また本発明に係るセル送信回路は、他の形
態として、図１の（Ｂ）に示されるように、通常セルデ
ータを発生するセルデータ出力部３１と、アイドルセル
のヘッダ部および誤り訂正符号部の固定パターンを発生
する第１のアイドルセル発生部３３と、アイドルセルの
情報フィールドの特定パターンを発生する第２のアイド
ルセル発生部３６と、セルデータ出力部３１と第２のア
イドルセル発生部３６の各出力信号が入力されてそのう
ちの一つを選択する第２のセレクタ部３７と、第２のセ
レクタ部３７から出力されたセルデータの情報フィール
ドデータをスクランブルするスクランブラ部３４と、第
２のセレクタ部３７から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部３２と、第２のセレクタ部３７、スクランブル部３
４、誤り訂正符号演算部３２および第１のアイドルセル
発生部３３の各出力信号が入力されてそのうちの一つを
選択する第１のセレクタ部３５とを備えて成る。
態として、図１の（Ｂ）に示されるように、通常セルデ
ータを発生するセルデータ出力部３１と、アイドルセル
のヘッダ部および誤り訂正符号部の固定パターンを発生
する第１のアイドルセル発生部３３と、アイドルセルの
情報フィールドの特定パターンを発生する第２のアイド
ルセル発生部３６と、セルデータ出力部３１と第２のア
イドルセル発生部３６の各出力信号が入力されてそのう
ちの一つを選択する第２のセレクタ部３７と、第２のセ
レクタ部３７から出力されたセルデータの情報フィール
ドデータをスクランブルするスクランブラ部３４と、第
２のセレクタ部３７から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部３２と、第２のセレクタ部３７、スクランブル部３
４、誤り訂正符号演算部３２および第１のアイドルセル
発生部３３の各出力信号が入力されてそのうちの一つを
選択する第１のセレクタ部３５とを備えて成る。
【００１３】また本発明に係るセル送信回路は、さらに
他の形態として、図１の（Ｃ）に示されるように、通常
セルデータを発生するセルデータ出力部３１と、アイド
ルセルデータを発生する第３のアイドルセル発生部３８
と、セルデータ出力部３１と第３のアイドルセル発生部
３８の各出力信号が入力されてそのうちの一つを選択す
る第２のセレクタ部３７と、第２のセレクタ部３７から
出力されたセルデータの情報フィールドデータをスクラ
ンブルするスクランブラ部３４と、第２のセレクタ部３
７から出力された通常セルデータのヘッダ部データの誤
り訂正符号を演算する誤り訂正符号演算部３２と、第２
のセレクタ部３７、スクランブル部３４および誤り訂正
符号演算部３２の各出力信号が入力されてそのうちの一
つを選択する第３のセレクタ部３９とを備えて成る。
他の形態として、図１の（Ｃ）に示されるように、通常
セルデータを発生するセルデータ出力部３１と、アイド
ルセルデータを発生する第３のアイドルセル発生部３８
と、セルデータ出力部３１と第３のアイドルセル発生部
３８の各出力信号が入力されてそのうちの一つを選択す
る第２のセレクタ部３７と、第２のセレクタ部３７から
出力されたセルデータの情報フィールドデータをスクラ
ンブルするスクランブラ部３４と、第２のセレクタ部３
７から出力された通常セルデータのヘッダ部データの誤
り訂正符号を演算する誤り訂正符号演算部３２と、第２
のセレクタ部３７、スクランブル部３４および誤り訂正
符号演算部３２の各出力信号が入力されてそのうちの一
つを選択する第３のセレクタ部３９とを備えて成る。
【００１４】第２のセレクタ部３７は、セルデータ出力
部３１からのセルデータを多重化して信号速度を上げる
よう速度変換する機能も合わせ持つよう構成することが
できる。また誤り訂正符号演算部３２での信号処理遅延
を調整するためにセルデータ出力部３１からスクランブ
ラ部３４および第１または第３のセレクタ部３５、３９
に入力されるデータを遅延させる遅延部を更に備えるこ
とができる。
部３１からのセルデータを多重化して信号速度を上げる
よう速度変換する機能も合わせ持つよう構成することが
できる。また誤り訂正符号演算部３２での信号処理遅延
を調整するためにセルデータ出力部３１からスクランブ
ラ部３４および第１または第３のセレクタ部３５、３９
に入力されるデータを遅延させる遅延部を更に備えるこ
とができる。
【００１５】
【作用】最初の形態のセル送信回路においては、第１の
セレクタ部３５は、通常セルを送出する場合には、セル
のヘッダ部でセルデータ出力部３１からの出力データ
を、セルの誤り訂正符号部で誤り訂正符号演算部３２か
らの出力データを、またセルの情報フィールド部でスク
ランブラ部３４からの出力データを選択して出力する。
またアイドルセルを送出する場合には、セルのヘッダ部
および誤り訂正符号部でアイドルセル発生部３３からの
出力データを、またセルの情報フィールド部でスクラン
ブラ部３４からの出力データを選択して出力する。この
ように構成することで、セル送信回路に必要なセレクタ
の回路規模を小型化できる。
セレクタ部３５は、通常セルを送出する場合には、セル
のヘッダ部でセルデータ出力部３１からの出力データ
を、セルの誤り訂正符号部で誤り訂正符号演算部３２か
らの出力データを、またセルの情報フィールド部でスク
ランブラ部３４からの出力データを選択して出力する。
またアイドルセルを送出する場合には、セルのヘッダ部
および誤り訂正符号部でアイドルセル発生部３３からの
出力データを、またセルの情報フィールド部でスクラン
ブラ部３４からの出力データを選択して出力する。この
ように構成することで、セル送信回路に必要なセレクタ
の回路規模を小型化できる。
【００１６】２番目の形態のセル送信回路は、アイドル
セルの情報フィールドデータが特定パターンの時に用い
られる。すなわちアイドルセルの情報フィールドデータ
を送出する時には、第２のアイドルセル発生部３６で発
生した特定パターンを第２のセレクタ部３７で選択して
スクランブラ部３４に入力させ、そこで当該データをス
クランブルして第１のセレクタ部３５に入力させる。他
の動作は上述の第１の形態のセル送信回路と同様であ
る。
セルの情報フィールドデータが特定パターンの時に用い
られる。すなわちアイドルセルの情報フィールドデータ
を送出する時には、第２のアイドルセル発生部３６で発
生した特定パターンを第２のセレクタ部３７で選択して
スクランブラ部３４に入力させ、そこで当該データをス
クランブルして第１のセレクタ部３５に入力させる。他
の動作は上述の第１の形態のセル送信回路と同様であ
る。
【００１７】３番目の形態のセル送信回路は、アイドル
セルを送出する場合には、ヘッダ部、誤り訂正符号部お
よび情報フィールド部からなるアイドルセルデータを第
３のアイドルセル発生部３８で選択し、これを第２のセ
レクタ部３７で選択して出力する。この時、アイドルセ
ルのヘッダ部および誤り訂正符号部のデータは第１のセ
レクタ部３９で直接に選択されて出力され、一方、情報
フィールド部のデータはスクランブラ部３４を介したも
のが第１のセレクタ部３９で選択されて出力される。
セルを送出する場合には、ヘッダ部、誤り訂正符号部お
よび情報フィールド部からなるアイドルセルデータを第
３のアイドルセル発生部３８で選択し、これを第２のセ
レクタ部３７で選択して出力する。この時、アイドルセ
ルのヘッダ部および誤り訂正符号部のデータは第１のセ
レクタ部３９で直接に選択されて出力され、一方、情報
フィールド部のデータはスクランブラ部３４を介したも
のが第１のセレクタ部３９で選択されて出力される。
【００１８】セルデータ出力部３１が出力できる信号速
度が後段回路で扱う信号速度よりも低いような場合に
は、セルデータ出力部３１からの出力データを複数パラ
レルビットの形で出し、その出力データを第２のセレク
タ部３７を用いて多重化するようにすれば、その信号速
度を高速側に速度変換することができる。
度が後段回路で扱う信号速度よりも低いような場合に
は、セルデータ出力部３１からの出力データを複数パラ
レルビットの形で出し、その出力データを第２のセレク
タ部３７を用いて多重化するようにすれば、その信号速
度を高速側に速度変換することができる。
【００１９】また誤り訂正符号演算部３２で信号処理に
時間がかかるため後段の第１のセレクタ部３５での各入
力信号のタイミングがずれてしまうような場合には、入
力信号を遅延させる遅延部を用いて他の系統の信号を遅
延させ、第１のセレクタ部３５で信号タイミングが一致
するようにする。
時間がかかるため後段の第１のセレクタ部３５での各入
力信号のタイミングがずれてしまうような場合には、入
力信号を遅延させる遅延部を用いて他の系統の信号を遅
延させ、第１のセレクタ部３５で信号タイミングが一致
するようにする。
【００２０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、以下の説明において、各図を通して同一の
回路要素には同一の参照番号を付すものとする。
する。なお、以下の説明において、各図を通して同一の
回路要素には同一の参照番号を付すものとする。
【００２１】図２には本発明の一実施例としてのセル送
信回路が示される。ここで１はセルデータ出力部、２は
誤り訂正符号演算部、３はスクランブラ部であり、これ
らは従来の技術の項で説明したものと同じものである。
４はアイドルセル発生部であり、アイドルセルのうち
のヘッダ部と誤り訂正符号部の固定パターンを発生す
る。５は４入力１出力形のセレクタであり、セルデータ
出力部１、誤り訂正符号演算部２、スクランブラ部３お
よびアイドルセル発生部４の各出力信号がそれぞれ入力
されており、そのうちの一つを制御回路６からの指令に
応じて選択して出力する。この実施例の回路でも取り扱
うデータは８ビット並列データである。
信回路が示される。ここで１はセルデータ出力部、２は
誤り訂正符号演算部、３はスクランブラ部であり、これ
らは従来の技術の項で説明したものと同じものである。
４はアイドルセル発生部であり、アイドルセルのうち
のヘッダ部と誤り訂正符号部の固定パターンを発生す
る。５は４入力１出力形のセレクタであり、セルデータ
出力部１、誤り訂正符号演算部２、スクランブラ部３お
よびアイドルセル発生部４の各出力信号がそれぞれ入力
されており、そのうちの一つを制御回路６からの指令に
応じて選択して出力する。この実施例の回路でも取り扱
うデータは８ビット並列データである。
【００２２】４入力１出力形のセレクタ５は図３に示さ
れるような基本回路単位を用いて構成される。この基本
回路は８ビットデータ中の１ビットについてのものであ
り、図示のように４個の２入力ＮＡＮＤゲートと１個の
４入力ＮＡＮＤゲートと１個のＤ形フリップフロップと
からなる。したがって８ビットデータを取り扱うセレク
タ５はこの図３の基本回路を８個並列に配置した構成で
あり、合計３２個の２入力ＮＡＮＤゲートと８個の４入
力ＮＡＮＤゲートと８個のＤ形フリップフロップとから
なる。なお、この実施例回路は各処理部（スクランブラ
部３、誤り訂正符号演算部２）での処理遅延がクロック
の周期に対して小さい場合に有効な回路である。
れるような基本回路単位を用いて構成される。この基本
回路は８ビットデータ中の１ビットについてのものであ
り、図示のように４個の２入力ＮＡＮＤゲートと１個の
４入力ＮＡＮＤゲートと１個のＤ形フリップフロップと
からなる。したがって８ビットデータを取り扱うセレク
タ５はこの図３の基本回路を８個並列に配置した構成で
あり、合計３２個の２入力ＮＡＮＤゲートと８個の４入
力ＮＡＮＤゲートと８個のＤ形フリップフロップとから
なる。なお、この実施例回路は各処理部（スクランブラ
部３、誤り訂正符号演算部２）での処理遅延がクロック
の周期に対して小さい場合に有効な回路である。
【００２３】この実施例装置の動作を説明する。セルデ
ータ出力部１はセルデータをセレクタ５、誤り訂正符号
演算部２、スクランブラ部３にそれぞれ入力させる。ア
イドルセル発生部４はアイドルセル用のヘッダ部デー
タと誤り訂正符号を発生してセレクタ５に入力させる。
この実施例ではアイドルセルの情報フィールドは任意
のデータであればよいので、特別にアイドルセル用の情
報データを発生する必要はない。
ータ出力部１はセルデータをセレクタ５、誤り訂正符号
演算部２、スクランブラ部３にそれぞれ入力させる。ア
イドルセル発生部４はアイドルセル用のヘッダ部デー
タと誤り訂正符号を発生してセレクタ５に入力させる。
この実施例ではアイドルセルの情報フィールドは任意
のデータであればよいので、特別にアイドルセル用の情
報データを発生する必要はない。
【００２４】セレクタ５はセルデータ出力部１がヘッダ
部データ、誤り訂正符号、情報フィールドのどれを出力
しているか、またセル送信回路が通常セルとアイドル
セルの何れを出力するかによって、図４に示す規則で
データを選択して出力する。すなわち、通常セルの発
生時には、セレクタ５は、セルのヘッダ部ではセルデー
タ出力部１からのヘッダ部データを選択して出力し、誤
り訂正符号部では誤り訂正符号演算部２からの当該ヘッ
ダ部データについての誤り訂正符号演算結果データを選
択して出力し、情報フィールド部ではスクランブラ部３
からの情報フィールドデータをスクランブルしたデータ
を選択して出力する。
部データ、誤り訂正符号、情報フィールドのどれを出力
しているか、またセル送信回路が通常セルとアイドル
セルの何れを出力するかによって、図４に示す規則で
データを選択して出力する。すなわち、通常セルの発
生時には、セレクタ５は、セルのヘッダ部ではセルデー
タ出力部１からのヘッダ部データを選択して出力し、誤
り訂正符号部では誤り訂正符号演算部２からの当該ヘッ
ダ部データについての誤り訂正符号演算結果データを選
択して出力し、情報フィールド部ではスクランブラ部３
からの情報フィールドデータをスクランブルしたデータ
を選択して出力する。
【００２５】一方、アイドルセルの発生時には、セレ
クタ５は、セルのヘッダ部ではアイドルセル発生部４か
らの固定パターンのヘッダ部データを選択して出力し、
誤り訂正符号部ではアイドルセル発生部４からの固定バ
ターンの誤り訂正符号データを選択して出力し、情報フ
ィールド部ではスクランブラ部３からのデータを選択し
て出力する。この場合、情報フィールド部ではセルデー
タ出力部１から出力されている無意味なデータ（雑音な
ど）がスクランブラ部３でスクランブルされてアイドル
セルの情報フィールドデータとなる。
クタ５は、セルのヘッダ部ではアイドルセル発生部４か
らの固定パターンのヘッダ部データを選択して出力し、
誤り訂正符号部ではアイドルセル発生部４からの固定バ
ターンの誤り訂正符号データを選択して出力し、情報フ
ィールド部ではスクランブラ部３からのデータを選択し
て出力する。この場合、情報フィールド部ではセルデー
タ出力部１から出力されている無意味なデータ（雑音な
ど）がスクランブラ部３でスクランブルされてアイドル
セルの情報フィールドデータとなる。
【００２６】本発明の実施にあたっては種々の変形形態
が可能である。図５にはかかる変形例の一つが示され
る。この実施例回路は誤り訂正符号演算部２での信号処
理遅延がクロックの周期よりも長い場合の回路であり、
この遅延を調整するために、セルデータ出力部１から処
理の速い部分（すなわちスクランブラ部３など）への信
号を遅延回路７を通してセレクタ５に入力させるような
構成としてあり、それによりセレクタ５において４系統
の入力のタイミングを一致させるようにしている。制御
回路６１はこの遅延回路７を考慮した制御を行うことに
なる。このように、信号処理遅延が大きい回路部分があ
る時にはそれ以外の回路部分に遅延回路を挿入してその
信号処理遅延分だけ信号を遅延させることで、セレクタ
５における各信号の入力タイミングを一致させる。
が可能である。図５にはかかる変形例の一つが示され
る。この実施例回路は誤り訂正符号演算部２での信号処
理遅延がクロックの周期よりも長い場合の回路であり、
この遅延を調整するために、セルデータ出力部１から処
理の速い部分（すなわちスクランブラ部３など）への信
号を遅延回路７を通してセレクタ５に入力させるような
構成としてあり、それによりセレクタ５において４系統
の入力のタイミングを一致させるようにしている。制御
回路６１はこの遅延回路７を考慮した制御を行うことに
なる。このように、信号処理遅延が大きい回路部分があ
る時にはそれ以外の回路部分に遅延回路を挿入してその
信号処理遅延分だけ信号を遅延させることで、セレクタ
５における各信号の入力タイミングを一致させる。
【００２７】図６には本発明のまた他の実施例が示され
る。この実施例はアイドルセルの情報フィールドデー
タとして特定のパターンが規定されている場合のもので
ある。図中、８はそのアイドルセルの情報フィールド
に挿入する特定パターンを発生するアイドルセル発生
部、９は制御回路６２の制御に従ってセルデータ出力部
１からの出力データかアイドルセル発生部８からの出力
データの一方を選択し出力する２入力１出力形のセレク
タである。
る。この実施例はアイドルセルの情報フィールドデー
タとして特定のパターンが規定されている場合のもので
ある。図中、８はそのアイドルセルの情報フィールド
に挿入する特定パターンを発生するアイドルセル発生
部、９は制御回路６２の制御に従ってセルデータ出力部
１からの出力データかアイドルセル発生部８からの出力
データの一方を選択し出力する２入力１出力形のセレク
タである。
【００２８】この実施例回路では、通常セルを発生時
にはセルデータ出力部１からのセルデータを選択するよ
うセレクタ９を切り換え、またアイドルセルを発生時
には情報フィールド部のタイミングでアイドルセル発生
部８からの出力データを選択するよう切り換える。この
セレクタ９の位置で切換えを行うのは、アイドルセル
の情報フィールドデータも後段のスクランブラ部３でス
クランブルする必要があるためである。
にはセルデータ出力部１からのセルデータを選択するよ
うセレクタ９を切り換え、またアイドルセルを発生時
には情報フィールド部のタイミングでアイドルセル発生
部８からの出力データを選択するよう切り換える。この
セレクタ９の位置で切換えを行うのは、アイドルセル
の情報フィールドデータも後段のスクランブラ部３でス
クランブルする必要があるためである。
【００２９】図７には本発明の更に他の実施例が示され
る。この実施例はセルデータ出力部の処理速度がその他
の回路部分よりも遅い場合の回路構成である。すなわち
セルデータ出力部１０から出力できるデータのビット当
たりの速度が後段のＬＳＩ回路で使用する信号速度より
も遅い場合には、セルデータ出力部１０からのデータを
セレクタ１１で多重化して速度変換してから出力すれば
よい。
る。この実施例はセルデータ出力部の処理速度がその他
の回路部分よりも遅い場合の回路構成である。すなわち
セルデータ出力部１０から出力できるデータのビット当
たりの速度が後段のＬＳＩ回路で使用する信号速度より
も遅い場合には、セルデータ出力部１０からのデータを
セレクタ１１で多重化して速度変換してから出力すれば
よい。
【００３０】例えば、伝送路の信号速度が２．４Ｇbps
の時にＡＴＭ送信部（あるいはセル送信回路）からの出
力を８：１にパラレル／シリアル変換して伝送路に出力
する場合には、ＡＴＭ送信部から出力する信号速度は８
ビットパラレルで３１１Ｍbps となる。それに対してセ
ルデータ出力部１０からの信号速度が１５６Ｍbps の時
には、そのセルデータ出力部１０からの出力信号を１６
ビットパラレルデータで出力して、それを２入力１出力
セルで多重化することで信号速度変換をして信号速度３
１１Ｍbps の８ビットパラレルデータにする。
の時にＡＴＭ送信部（あるいはセル送信回路）からの出
力を８：１にパラレル／シリアル変換して伝送路に出力
する場合には、ＡＴＭ送信部から出力する信号速度は８
ビットパラレルで３１１Ｍbps となる。それに対してセ
ルデータ出力部１０からの信号速度が１５６Ｍbps の時
には、そのセルデータ出力部１０からの出力信号を１６
ビットパラレルデータで出力して、それを２入力１出力
セルで多重化することで信号速度変換をして信号速度３
１１Ｍbps の８ビットパラレルデータにする。
【００３１】この場合、本実施例では信号速度変換用に
２入力１出力形のセレクタを用いる代わりに、３入力１
出力形のセレクタ１１を用いており、これによりセレク
タ１１が信号速度変換の機能と、通常セルとアイドル
セルの切換え機能とを兼用するようにしている。つま
り、通常セルのデータを出力する場合にはセレクタ１
１は実質的に２入力１出力形のセレタクとして動作して
セルデータ出力部１０からの信号を多重化し信号速度を
２倍に上げるように働き、一方、アイドルセルの情報
フィールドデータ（信号速度３１１Ｍbps ）を出力する
場合には入力をアイドルセル発生部８側に切り換えてそ
の信号を伝送路に出力するよう働く。
２入力１出力形のセレクタを用いる代わりに、３入力１
出力形のセレクタ１１を用いており、これによりセレク
タ１１が信号速度変換の機能と、通常セルとアイドル
セルの切換え機能とを兼用するようにしている。つま
り、通常セルのデータを出力する場合にはセレクタ１
１は実質的に２入力１出力形のセレタクとして動作して
セルデータ出力部１０からの信号を多重化し信号速度を
２倍に上げるように働き、一方、アイドルセルの情報
フィールドデータ（信号速度３１１Ｍbps ）を出力する
場合には入力をアイドルセル発生部８側に切り換えてそ
の信号を伝送路に出力するよう働く。
【００３２】図８には本発明の更にまた他の実施例が示
される。この実施例回路は図６の実施例回路と図７の実
施例回路を組み合わせたものであり、誤り訂正符号演算
部２での信号処理遅延を遅延回路７で補償し、またセレ
クタ１１によってセルデータ出力部１０の出力信号を速
度変換すると共にアイドルセル発生部８からの出力デー
タをアイドルセルの情報フィールドデートとしてい
る。
される。この実施例回路は図６の実施例回路と図７の実
施例回路を組み合わせたものであり、誤り訂正符号演算
部２での信号処理遅延を遅延回路７で補償し、またセレ
クタ１１によってセルデータ出力部１０の出力信号を速
度変換すると共にアイドルセル発生部８からの出力デー
タをアイドルセルの情報フィールドデートとしてい
る。
【００３３】図９には本発明の更に他の実施例が示され
る。この実施例はアイドルセル発生部として図１２
（ｂ）のパターンを発生するアイドルセル発生部１２を
用い、セレタク９で通常セルとアイドルセルの選択
を行うようにし、また最終段のセレクタとして３入力１
出力形のセレクタ１３を用いたものである。このセレク
タ１３はセルのヘッダ部ではセレクタ９からの出力デー
タを、誤り訂正部では通常セルの場合に誤り訂正符号
演算部８の出力データ、アイドルセルの場合にセレク
タ９の出力データを、情報フィールド部ではスクランブ
ラ部３の出力データをそれぞれ選択して出力する。
る。この実施例はアイドルセル発生部として図１２
（ｂ）のパターンを発生するアイドルセル発生部１２を
用い、セレタク９で通常セルとアイドルセルの選択
を行うようにし、また最終段のセレクタとして３入力１
出力形のセレクタ１３を用いたものである。このセレク
タ１３はセルのヘッダ部ではセレクタ９からの出力デー
タを、誤り訂正部では通常セルの場合に誤り訂正符号
演算部８の出力データ、アイドルセルの場合にセレク
タ９の出力データを、情報フィールド部ではスクランブ
ラ部３の出力データをそれぞれ選択して出力する。
【００３４】
【発明の効果】以上に説明したように、本発明によれ
ば、セル送信回路を小規模、低消費電力の回路で実現す
ることができる。
ば、セル送信回路を小規模、低消費電力の回路で実現す
ることができる。
【００３５】例えば、図２に示した実施例回路の場合、
従来回路では７２個の２入力ＮＡＮＤゲートと２４個の
Ｄ形フリップフロップが必要であったところが、本発明
では３２個の２入力ＮＡＮＤゲートと８個の４入力ＮＡ
ＮＤゲートと８個のＤ形フリップフロップでよいように
なり、その回路規模か縮小され低消費電力化が図られて
いる。
従来回路では７２個の２入力ＮＡＮＤゲートと２４個の
Ｄ形フリップフロップが必要であったところが、本発明
では３２個の２入力ＮＡＮＤゲートと８個の４入力ＮＡ
ＮＤゲートと８個のＤ形フリップフロップでよいように
なり、その回路規模か縮小され低消費電力化が図られて
いる。
【図１】本発明に係る原理説明図である。
【図２】本発明の一実施例としてのセル送信回路を示す
ブロック図である。
ブロック図である。
【図３】実施例回路で用いる４入力１出力形のセレクタ
の構成例を説明する図である。
の構成例を説明する図である。
【図４】実施例回路におけるセレクタの選択切換え動作
を説明する図である。
を説明する図である。
【図５】本発明の他の実施例を示すブロック図である。
【図６】本発明のまた他の実施例を示すブロック図であ
る。
る。
【図７】本発明の更に他の実施例を示すブロック図であ
る。
る。
【図８】本発明のまた更に他の実施例を示すブロック図
である。
である。
【図９】本発明のまた更に他の実施例を示すブロック図
である。
である。
【図１０】セル送信回路の従来例を示すブロック図であ
る。
る。
【図１１】従来例回路で用いる２入力１出力形のセレク
タの構成例を説明する図である。
タの構成例を説明する図である。
【図１２】セルの構成例を説明する図である。
１、１０ セルデータ出力部 ２ 誤り訂正符号演算部 ３ スクランブラ部 ４、８、１２ アイドルセル発生部 ５ ４入力１出力形のセレクタ ６、６１〜６５ 制御回路 ７ 遅延回路 ９、２１〜２３ ２入力１出力形のセレクタ １１ ３入力１出力形のセレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田島 一幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 池田 聡美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平５−22404（ＪＰ，Ａ) 特開 平４−17422（ＪＰ，Ａ) 特開 平３−141747（ＪＰ，Ａ) 特開 平２−181555（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56
Claims (5)
- 【請求項１】 通常セルデータを発生し出力するセルデ
ータ出力部（３１）と、 該セルデータ出力部から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部（３２）と、 アイドルセルのヘッダ部および誤り訂正符号部の固定パ
ターンを発生する第１のアイドルセル発生部（３３）
と、 該セルデータ出力部からのセルデータの情報フィールド
データをスクランブルするスクランブラ部（３４）と、 該セルデータ出力部、スクランブル部、誤り訂正符号演
算部および第１のアイドルセル発生部の各出力信号が入
力されてそのうちの一つを選択する第１のセレクタ部
（３５）とを備えたセル送信回路。 - 【請求項２】 通常セルデータを発生するセルデータ出
力部（３１）と、 アイドルセルのヘッダ部および誤り訂正符号部の固定パ
ターンを発生する第１のアイドルセル発生部（３３）と
アイドルセルの情報フィールドの特定パターンを発生す
る第２のアイドルセル発生部（３６）と、 該セルデータ出力部と該第２のアイドルセル発生部の各
出力信号が入力されてそのうちの一つを選択する第２の
セレクタ部（３７）と、 該第２のセレクタ部から出力されたセルデータの情報フ
ィールドデータをスクランブルするスクランブラ部（３
４）と、 該第２のセレクタ部から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部（３２）と、 該第２のセレクタ部、スクランブル部、誤り訂正符号演
算部および第１のアイドルセル発生部の各出力信号が入
力されてそのうちの一つを選択する第１のセレクタ部
（３５）とを備えたセル送信回路。 - 【請求項３】 通常セルデータを発生するセルデータ出
力部（３１）と、 アイドルセルデータを発生する第３のアイドルセル発生
部（３８）と該セルデータ出力部と該第３のアイドルセ
ル発生部の各出力信号が入力されてそのうちの一つを選
択する第２のセレクタ部（３７）と、 該第２のセレクタ部から出力されたセルデータの情報フ
ィールドデータをスクランブルするスクランブラ部（３
４）と、 該第２のセレクタ部から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部（３２）と、 該第２のセレクタ部、スクランブル部および誤り訂正符
号演算部の各出力信号が入力されてそのうちの一つを選
択する第３のセレクタ部（３９）とを備えたセル送信回
路。 - 【請求項４】 上記第２のセレクタ部は、上記セルデー
タ出力部からのセルデータを多重化して信号速度を上げ
るよう速度変換する機能も合わせ持つよう構成された請
求項２または３記載のセル送信回路。 - 【請求項５】 上記誤り訂正符号演算部での信号処理遅
延を調整するために上記セルデータ出力部から上記スク
ランブラ部および上記第１または第３のセレクタ部に入
力されるデータを遅延させる遅延部を更に備えた請求項
１〜４の何れかに記載のセル送信回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28207291A JP3051223B2 (ja) | 1991-10-02 | 1991-10-02 | セル送信回路 |
| CA 2079654 CA2079654C (en) | 1991-10-02 | 1992-10-01 | Transmission circuit for transmitting fixed-length data |
| EP19920309022 EP0535982A3 (en) | 1991-10-02 | 1992-10-02 | Transmission circuit for transmitting fixed-length data |
| US08/311,727 US5515386A (en) | 1991-01-02 | 1994-09-23 | Transmission circuit for transmitting fixed-length data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28207291A JP3051223B2 (ja) | 1991-10-02 | 1991-10-02 | セル送信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595366A JPH0595366A (ja) | 1993-04-16 |
| JP3051223B2 true JP3051223B2 (ja) | 2000-06-12 |
Family
ID=17647768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28207291A Expired - Lifetime JP3051223B2 (ja) | 1991-01-02 | 1991-10-02 | セル送信回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5515386A (ja) |
| EP (1) | EP0535982A3 (ja) |
| JP (1) | JP3051223B2 (ja) |
| CA (1) | CA2079654C (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157967A (en) * | 1992-12-17 | 2000-12-05 | Tandem Computer Incorporated | Method of data communication flow control in a data processing system using busy/ready commands |
| US5473696A (en) * | 1993-11-05 | 1995-12-05 | At&T Corp. | Method and apparatus for combined encryption and scrambling of information on a shared medium network |
| JP3630460B2 (ja) * | 1995-01-23 | 2005-03-16 | 富士通株式会社 | データ長補正システム |
| CA2178392A1 (en) * | 1995-06-07 | 1996-12-08 | Robert W. Horst | Fail-fast, fail-functional, fault-tolerant multiprocessor system |
| JP3301682B2 (ja) * | 1995-08-11 | 2002-07-15 | 松下電器産業株式会社 | パケット出力装置 |
| JPH09284299A (ja) * | 1996-04-16 | 1997-10-31 | Toshiba Corp | 通信制御方法及びその装置 |
| MY123789A (en) | 1996-05-01 | 2006-06-30 | Casio Computer Co Ltd | Document output apparatus |
| US5844885A (en) * | 1996-06-11 | 1998-12-01 | Qualcomm Incorporated | Method and apparatus of providing bit count integrity and synchronous data transfer over a channel which does not preserve synchronization |
| JP2998150B2 (ja) | 1997-08-05 | 2000-01-11 | 日本電気株式会社 | Ａｔｍセルデスクランブル回路 |
| JP3429994B2 (ja) * | 1997-11-25 | 2003-07-28 | 沖電気工業株式会社 | セルバッファ回路 |
| JP2001268089A (ja) * | 2000-03-17 | 2001-09-28 | Fujitsu Ltd | Ａｔｍセルサービス装置及びその方法 |
| US7054379B2 (en) | 2000-10-16 | 2006-05-30 | Broadcom Corporation | Data scrambler generation of pseudo-random bit sequence for semi-stationary Q-mode signal |
| US20050160178A1 (en) * | 2003-12-17 | 2005-07-21 | Venables Bradley D. | Adjusting shaped rates |
| JP4491587B2 (ja) * | 2004-11-26 | 2010-06-30 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | データ発生装置 |
| US9778389B2 (en) | 2011-05-27 | 2017-10-03 | Halliburton Energy Services, Inc. | Communication applications |
| US9625603B2 (en) * | 2011-05-27 | 2017-04-18 | Halliburton Energy Services, Inc. | Downhole communication applications |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4518960A (en) * | 1982-11-23 | 1985-05-21 | Burroughs Corporation | Speed independent selector switch employing M-out-of-N codes |
| JP2865692B2 (ja) * | 1989-02-22 | 1999-03-08 | 株式会社日立製作所 | スイッチングシステム及びその構成方法 |
| JPH01150940A (ja) * | 1987-12-08 | 1989-06-13 | Hitachi Ltd | Ｃｒｃ演算方式 |
| US4958341A (en) * | 1988-03-31 | 1990-09-18 | At&T Bell Laboratories | Integrated packetized voice and data switching system |
| US5237593A (en) * | 1989-05-04 | 1993-08-17 | Stc, Plc | Sequence synchronisation |
| DE4004889A1 (de) * | 1990-02-16 | 1991-08-22 | Philips Patentverwaltung | Koppelelement fuer ein asynchrones zeitvielfachuebermittlungssystem |
| DE4004956A1 (de) * | 1990-02-19 | 1991-08-22 | Philips Patentverwaltung | Koppelelement fuer ein asynchrones zeitvielfachuebermittlungssystem |
| CA2059396C (en) * | 1991-01-16 | 1996-10-22 | Hiroshi Yamashita | Compact device for checking a header error in asynchronous transfer mode cells |
-
1991
- 1991-10-02 JP JP28207291A patent/JP3051223B2/ja not_active Expired - Lifetime
-
1992
- 1992-10-01 CA CA 2079654 patent/CA2079654C/en not_active Expired - Fee Related
- 1992-10-02 EP EP19920309022 patent/EP0535982A3/en not_active Withdrawn
-
1994
- 1994-09-23 US US08/311,727 patent/US5515386A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5515386A (en) | 1996-05-07 |
| EP0535982A3 (en) | 1997-03-26 |
| JPH0595366A (ja) | 1993-04-16 |
| EP0535982A2 (en) | 1993-04-07 |
| CA2079654A1 (en) | 1993-04-03 |
| CA2079654C (en) | 1998-04-07 |
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