JP3051223B2 - セル送信回路 - Google Patents
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L49/00—Packet switching elements
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5616—Terminal equipment, e.g. codecs, synch.
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【0001】
【産業上の利用分野】本発明はATM方式の通信装置な
どにおいてセルを送出するセル送信回路に関する。近
年、通信路を効率的に使用するために、一連の情報を有
限の任意長のセルに分割して送受信するようになってい
る。このような機能を実現するにあたっては、回路規模
を小さくし消費電力を抑えることが、回路の高信頼化、
小型化の面から当然に要求される。したがって送信部の
機能も、できるだけ消費電力の少ない小さな回路規模で
実現することが必要とされている。
どにおいてセルを送出するセル送信回路に関する。近
年、通信路を効率的に使用するために、一連の情報を有
限の任意長のセルに分割して送受信するようになってい
る。このような機能を実現するにあたっては、回路規模
を小さくし消費電力を抑えることが、回路の高信頼化、
小型化の面から当然に要求される。したがって送信部の
機能も、できるだけ消費電力の少ない小さな回路規模で
実現することが必要とされている。
【0002】
【従来の技術】かかる通信システムで送受信するセルの
構成例が図12に示される。通信に用いる通常のセル
は、図12(a)に示されるように、セルの宛先や種類
を表すヘッダ部データ、このヘッダ部データの誤り訂正
符号、実際に送信するデータである情報フィールドから
なる。
構成例が図12に示される。通信に用いる通常のセル
は、図12(a)に示されるように、セルの宛先や種類
を表すヘッダ部データ、このヘッダ部データの誤り訂正
符号、実際に送信するデータである情報フィールドから
なる。
【0003】一方、セルデータ出力部に送信すべき有効
なセルデータが無い時には空白時間を埋めるためのそれ
自体は有効な情報を含まないアイドルセルを送信する。
図12(b)にはこのアイドルセルの構成例が示され
る。アイドルセルはヘッダ部データとヘッダ部誤り訂正
符号として固定パターンを持ち、情報フィールド部には
任意のパターンか特定のパターンが挿入される。
なセルデータが無い時には空白時間を埋めるためのそれ
自体は有効な情報を含まないアイドルセルを送信する。
図12(b)にはこのアイドルセルの構成例が示され
る。アイドルセルはヘッダ部データとヘッダ部誤り訂正
符号として固定パターンを持ち、情報フィールド部には
任意のパターンか特定のパターンが挿入される。
【0004】図10にはかかるセルを送出するためのセ
ル送信回路の従来例が示される。図中、1は図12
(a)に示す通常セルを発生し出力するセルデータ出
力部、12は図12(b)に示すアイドルセルを発生
し出力するアイドルセル発生部であり、これら通常セル
とアイドルセルは2入力1出力形のセレクタ21に
それぞれ入力される。3はセレクタ21から出力される
セルの情報フィールドにスクランブルをかけるためのス
クランブラ部、22はセレクタ21の出力信号とスクラ
ンブラ部3の出力信号がそれぞれ入力される2入力1出
力形のセレクタである。2は通常セルのヘッダ部デー
タの誤り訂正符号を演算するための誤り訂正符号演算
部、23はセレクタ22の出力信号と誤り訂正符号演算
部2の出力信号がそれぞれ入力される2入力1出力形の
セレクタである。65はこれら各回路の制御を行うため
の制御回路である。なお、このセル送信回路では8ビッ
ト並列データを取り扱うものとする。
ル送信回路の従来例が示される。図中、1は図12
(a)に示す通常セルを発生し出力するセルデータ出
力部、12は図12(b)に示すアイドルセルを発生
し出力するアイドルセル発生部であり、これら通常セル
とアイドルセルは2入力1出力形のセレクタ21に
それぞれ入力される。3はセレクタ21から出力される
セルの情報フィールドにスクランブルをかけるためのス
クランブラ部、22はセレクタ21の出力信号とスクラ
ンブラ部3の出力信号がそれぞれ入力される2入力1出
力形のセレクタである。2は通常セルのヘッダ部デー
タの誤り訂正符号を演算するための誤り訂正符号演算
部、23はセレクタ22の出力信号と誤り訂正符号演算
部2の出力信号がそれぞれ入力される2入力1出力形の
セレクタである。65はこれら各回路の制御を行うため
の制御回路である。なお、このセル送信回路では8ビッ
ト並列データを取り扱うものとする。
【0005】このように従来のセル送信回路は3個の2
入力1出力形セレクタ21〜23を備えている。このセ
レクタ21〜23を構成するための基本回路単位の例が
図11に示される。図11は8ビットデータ中の1ビッ
トについてその構成を示したものであり、三つの2入力
NAND回路と一つのD形フリップフロップからなる。
したがって8ビットデータ入力のセレクタとしてはこの
図11の回路が8個並列に配置された構成となる。
入力1出力形セレクタ21〜23を備えている。このセ
レクタ21〜23を構成するための基本回路単位の例が
図11に示される。図11は8ビットデータ中の1ビッ
トについてその構成を示したものであり、三つの2入力
NAND回路と一つのD形フリップフロップからなる。
したがって8ビットデータ入力のセレクタとしてはこの
図11の回路が8個並列に配置された構成となる。
【0006】このセル送信回路の動作を説明する。ま
ず、セレクタ21の動作について述べると、セルデータ
出力部1からは相手側に送信する有効なセルである通常
セルとして、受信側に送出すべきヘッダ部データと情
報フィールドデータが出力される。またセルデータ出力
部1に送信すべきデータが無い場合には、アイドルセル
発生部12から、空いた空白時間を埋めるためだけの有
効な情報を含まないアイドルセルが出力される。この
アイドルセルは事前に決められた固定パターンのヘッ
ダ情報を持っている。これら2種類のセル、のうち
のどちらのセルを選択して出力するかは制御回路65に
よって決定され、その決定に従ってセレクタ21が切り
換えられる。
ず、セレクタ21の動作について述べると、セルデータ
出力部1からは相手側に送信する有効なセルである通常
セルとして、受信側に送出すべきヘッダ部データと情
報フィールドデータが出力される。またセルデータ出力
部1に送信すべきデータが無い場合には、アイドルセル
発生部12から、空いた空白時間を埋めるためだけの有
効な情報を含まないアイドルセルが出力される。この
アイドルセルは事前に決められた固定パターンのヘッ
ダ情報を持っている。これら2種類のセル、のうち
のどちらのセルを選択して出力するかは制御回路65に
よって決定され、その決定に従ってセレクタ21が切り
換えられる。
【0007】次にセレクタ22の動作について述べる。
情報フィールドデータ中に“0”または“1”のデータ
が連続してきた場合には、出力信号のビット列のクロッ
ク成分が少なくなってしまうので、これを防ぐためスク
ランブラ部3によって情報フィールドデータには通常セ
ル、アイドルセルのどちらに対してもスクランブル
をかけて、データのランダム性を増加させている。一
方、ヘッダ部データおよびヘッダ部誤り訂正符号に対し
てはこの部分のデータをセル同期をとるために用いるの
で、スクランブルをかけない。したがって、セレクタ2
2はヘッダ部データおよびヘッダ部誤り訂正符号が通過
する時にはスクランブルをかけないデータを選択し、情
報フィールドデータが通過する時にはスクランブラ部3
を通過したデータを選択する。
情報フィールドデータ中に“0”または“1”のデータ
が連続してきた場合には、出力信号のビット列のクロッ
ク成分が少なくなってしまうので、これを防ぐためスク
ランブラ部3によって情報フィールドデータには通常セ
ル、アイドルセルのどちらに対してもスクランブル
をかけて、データのランダム性を増加させている。一
方、ヘッダ部データおよびヘッダ部誤り訂正符号に対し
てはこの部分のデータをセル同期をとるために用いるの
で、スクランブルをかけない。したがって、セレクタ2
2はヘッダ部データおよびヘッダ部誤り訂正符号が通過
する時にはスクランブルをかけないデータを選択し、情
報フィールドデータが通過する時にはスクランブラ部3
を通過したデータを選択する。
【0008】最後にセレクタ23の動作について述べ
る。ヘッダ部データには当該セルの行き先およびセルの
種類が記述されているので、同データの誤りは重大な結
果を引き起こす。したがって受信側で同データの誤りを
検出および訂正する誤り訂正符号を付加する必要があ
る。このためには、制御回路65により、誤り訂正符号
演算部2がヘッダ部データを元にして誤り訂正符号を演
算するように制御し、さらに通常セルのヘッダ部誤り
訂正符号部にこの誤り訂正符号符号部2の演算結果を挿
入するようセレクタ23を切り換える。
る。ヘッダ部データには当該セルの行き先およびセルの
種類が記述されているので、同データの誤りは重大な結
果を引き起こす。したがって受信側で同データの誤りを
検出および訂正する誤り訂正符号を付加する必要があ
る。このためには、制御回路65により、誤り訂正符号
演算部2がヘッダ部データを元にして誤り訂正符号を演
算するように制御し、さらに通常セルのヘッダ部誤り
訂正符号部にこの誤り訂正符号符号部2の演算結果を挿
入するようセレクタ23を切り換える。
【0009】
【発明が解決しようとする課題】従来のセル送信回路は
2入力1出力形のセレクタを3個必要とする。このた
め、取り扱うデータ幅が8ビットの場合、3個のセレク
タ21〜23で使用する2入力NANDゲートの数は7
2個、D形フリップフロップの数は24個になり、この
ため送信側回路の回路規模を増大させ、消費電力を大き
くする要因となっている。
2入力1出力形のセレクタを3個必要とする。このた
め、取り扱うデータ幅が8ビットの場合、3個のセレク
タ21〜23で使用する2入力NANDゲートの数は7
2個、D形フリップフロップの数は24個になり、この
ため送信側回路の回路規模を増大させ、消費電力を大き
くする要因となっている。
【0010】本発明はかかる事情に鑑みてなされたもの
であり、その目的とするところは、回路規模が小さく消
費電力が少ないセル送信回路を提供することにある。
であり、その目的とするところは、回路規模が小さく消
費電力が少ないセル送信回路を提供することにある。
【0011】
【課題を解決するための手段】図1は本発明に係る原理
説明図である。本発明に係るセル送信回路は、一つの形
態として、図1の(A)に示されるように、通常セルデ
ータを発生し出力するセルデータ出力部31と、このセ
ルデータ出力部31から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部32と、アイドルセルのヘッダ部および誤り訂正符
号部の固定パターンを発生する第1のアイドルセル発生
部33と、セルデータ出力部31からのセルデータの情
報フィールドデータをスクランブルするスクランブラ部
34と、セルデータ出力部31、スクランブル部34、
誤り訂正符号演算部32および第1のアイドルセル発生
部33の各出力信号が入力されてそのうちの一つを選択
する第1のセレクタ部35とを備えて成る。
説明図である。本発明に係るセル送信回路は、一つの形
態として、図1の(A)に示されるように、通常セルデ
ータを発生し出力するセルデータ出力部31と、このセ
ルデータ出力部31から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部32と、アイドルセルのヘッダ部および誤り訂正符
号部の固定パターンを発生する第1のアイドルセル発生
部33と、セルデータ出力部31からのセルデータの情
報フィールドデータをスクランブルするスクランブラ部
34と、セルデータ出力部31、スクランブル部34、
誤り訂正符号演算部32および第1のアイドルセル発生
部33の各出力信号が入力されてそのうちの一つを選択
する第1のセレクタ部35とを備えて成る。
【0012】また本発明に係るセル送信回路は、他の形
態として、図1の(B)に示されるように、通常セルデ
ータを発生するセルデータ出力部31と、アイドルセル
のヘッダ部および誤り訂正符号部の固定パターンを発生
する第1のアイドルセル発生部33と、アイドルセルの
情報フィールドの特定パターンを発生する第2のアイド
ルセル発生部36と、セルデータ出力部31と第2のア
イドルセル発生部36の各出力信号が入力されてそのう
ちの一つを選択する第2のセレクタ部37と、第2のセ
レクタ部37から出力されたセルデータの情報フィール
ドデータをスクランブルするスクランブラ部34と、第
2のセレクタ部37から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部32と、第2のセレクタ部37、スクランブル部3
4、誤り訂正符号演算部32および第1のアイドルセル
発生部33の各出力信号が入力されてそのうちの一つを
選択する第1のセレクタ部35とを備えて成る。
態として、図1の(B)に示されるように、通常セルデ
ータを発生するセルデータ出力部31と、アイドルセル
のヘッダ部および誤り訂正符号部の固定パターンを発生
する第1のアイドルセル発生部33と、アイドルセルの
情報フィールドの特定パターンを発生する第2のアイド
ルセル発生部36と、セルデータ出力部31と第2のア
イドルセル発生部36の各出力信号が入力されてそのう
ちの一つを選択する第2のセレクタ部37と、第2のセ
レクタ部37から出力されたセルデータの情報フィール
ドデータをスクランブルするスクランブラ部34と、第
2のセレクタ部37から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部32と、第2のセレクタ部37、スクランブル部3
4、誤り訂正符号演算部32および第1のアイドルセル
発生部33の各出力信号が入力されてそのうちの一つを
選択する第1のセレクタ部35とを備えて成る。
【0013】また本発明に係るセル送信回路は、さらに
他の形態として、図1の(C)に示されるように、通常
セルデータを発生するセルデータ出力部31と、アイド
ルセルデータを発生する第3のアイドルセル発生部38
と、セルデータ出力部31と第3のアイドルセル発生部
38の各出力信号が入力されてそのうちの一つを選択す
る第2のセレクタ部37と、第2のセレクタ部37から
出力されたセルデータの情報フィールドデータをスクラ
ンブルするスクランブラ部34と、第2のセレクタ部3
7から出力された通常セルデータのヘッダ部データの誤
り訂正符号を演算する誤り訂正符号演算部32と、第2
のセレクタ部37、スクランブル部34および誤り訂正
符号演算部32の各出力信号が入力されてそのうちの一
つを選択する第3のセレクタ部39とを備えて成る。
他の形態として、図1の(C)に示されるように、通常
セルデータを発生するセルデータ出力部31と、アイド
ルセルデータを発生する第3のアイドルセル発生部38
と、セルデータ出力部31と第3のアイドルセル発生部
38の各出力信号が入力されてそのうちの一つを選択す
る第2のセレクタ部37と、第2のセレクタ部37から
出力されたセルデータの情報フィールドデータをスクラ
ンブルするスクランブラ部34と、第2のセレクタ部3
7から出力された通常セルデータのヘッダ部データの誤
り訂正符号を演算する誤り訂正符号演算部32と、第2
のセレクタ部37、スクランブル部34および誤り訂正
符号演算部32の各出力信号が入力されてそのうちの一
つを選択する第3のセレクタ部39とを備えて成る。
【0014】第2のセレクタ部37は、セルデータ出力
部31からのセルデータを多重化して信号速度を上げる
よう速度変換する機能も合わせ持つよう構成することが
できる。また誤り訂正符号演算部32での信号処理遅延
を調整するためにセルデータ出力部31からスクランブ
ラ部34および第1または第3のセレクタ部35、39
に入力されるデータを遅延させる遅延部を更に備えるこ
とができる。
部31からのセルデータを多重化して信号速度を上げる
よう速度変換する機能も合わせ持つよう構成することが
できる。また誤り訂正符号演算部32での信号処理遅延
を調整するためにセルデータ出力部31からスクランブ
ラ部34および第1または第3のセレクタ部35、39
に入力されるデータを遅延させる遅延部を更に備えるこ
とができる。
【0015】
【作用】最初の形態のセル送信回路においては、第1の
セレクタ部35は、通常セルを送出する場合には、セル
のヘッダ部でセルデータ出力部31からの出力データ
を、セルの誤り訂正符号部で誤り訂正符号演算部32か
らの出力データを、またセルの情報フィールド部でスク
ランブラ部34からの出力データを選択して出力する。
またアイドルセルを送出する場合には、セルのヘッダ部
および誤り訂正符号部でアイドルセル発生部33からの
出力データを、またセルの情報フィールド部でスクラン
ブラ部34からの出力データを選択して出力する。この
ように構成することで、セル送信回路に必要なセレクタ
の回路規模を小型化できる。
セレクタ部35は、通常セルを送出する場合には、セル
のヘッダ部でセルデータ出力部31からの出力データ
を、セルの誤り訂正符号部で誤り訂正符号演算部32か
らの出力データを、またセルの情報フィールド部でスク
ランブラ部34からの出力データを選択して出力する。
またアイドルセルを送出する場合には、セルのヘッダ部
および誤り訂正符号部でアイドルセル発生部33からの
出力データを、またセルの情報フィールド部でスクラン
ブラ部34からの出力データを選択して出力する。この
ように構成することで、セル送信回路に必要なセレクタ
の回路規模を小型化できる。
【0016】2番目の形態のセル送信回路は、アイドル
セルの情報フィールドデータが特定パターンの時に用い
られる。すなわちアイドルセルの情報フィールドデータ
を送出する時には、第2のアイドルセル発生部36で発
生した特定パターンを第2のセレクタ部37で選択して
スクランブラ部34に入力させ、そこで当該データをス
クランブルして第1のセレクタ部35に入力させる。他
の動作は上述の第1の形態のセル送信回路と同様であ
る。
セルの情報フィールドデータが特定パターンの時に用い
られる。すなわちアイドルセルの情報フィールドデータ
を送出する時には、第2のアイドルセル発生部36で発
生した特定パターンを第2のセレクタ部37で選択して
スクランブラ部34に入力させ、そこで当該データをス
クランブルして第1のセレクタ部35に入力させる。他
の動作は上述の第1の形態のセル送信回路と同様であ
る。
【0017】3番目の形態のセル送信回路は、アイドル
セルを送出する場合には、ヘッダ部、誤り訂正符号部お
よび情報フィールド部からなるアイドルセルデータを第
3のアイドルセル発生部38で選択し、これを第2のセ
レクタ部37で選択して出力する。この時、アイドルセ
ルのヘッダ部および誤り訂正符号部のデータは第1のセ
レクタ部39で直接に選択されて出力され、一方、情報
フィールド部のデータはスクランブラ部34を介したも
のが第1のセレクタ部39で選択されて出力される。
セルを送出する場合には、ヘッダ部、誤り訂正符号部お
よび情報フィールド部からなるアイドルセルデータを第
3のアイドルセル発生部38で選択し、これを第2のセ
レクタ部37で選択して出力する。この時、アイドルセ
ルのヘッダ部および誤り訂正符号部のデータは第1のセ
レクタ部39で直接に選択されて出力され、一方、情報
フィールド部のデータはスクランブラ部34を介したも
のが第1のセレクタ部39で選択されて出力される。
【0018】セルデータ出力部31が出力できる信号速
度が後段回路で扱う信号速度よりも低いような場合に
は、セルデータ出力部31からの出力データを複数パラ
レルビットの形で出し、その出力データを第2のセレク
タ部37を用いて多重化するようにすれば、その信号速
度を高速側に速度変換することができる。
度が後段回路で扱う信号速度よりも低いような場合に
は、セルデータ出力部31からの出力データを複数パラ
レルビットの形で出し、その出力データを第2のセレク
タ部37を用いて多重化するようにすれば、その信号速
度を高速側に速度変換することができる。
【0019】また誤り訂正符号演算部32で信号処理に
時間がかかるため後段の第1のセレクタ部35での各入
力信号のタイミングがずれてしまうような場合には、入
力信号を遅延させる遅延部を用いて他の系統の信号を遅
延させ、第1のセレクタ部35で信号タイミングが一致
するようにする。
時間がかかるため後段の第1のセレクタ部35での各入
力信号のタイミングがずれてしまうような場合には、入
力信号を遅延させる遅延部を用いて他の系統の信号を遅
延させ、第1のセレクタ部35で信号タイミングが一致
するようにする。
【0020】
【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、以下の説明において、各図を通して同一の
回路要素には同一の参照番号を付すものとする。
する。なお、以下の説明において、各図を通して同一の
回路要素には同一の参照番号を付すものとする。
【0021】図2には本発明の一実施例としてのセル送
信回路が示される。ここで1はセルデータ出力部、2は
誤り訂正符号演算部、3はスクランブラ部であり、これ
らは従来の技術の項で説明したものと同じものである。
4はアイドルセル発生部であり、アイドルセルのうち
のヘッダ部と誤り訂正符号部の固定パターンを発生す
る。5は4入力1出力形のセレクタであり、セルデータ
出力部1、誤り訂正符号演算部2、スクランブラ部3お
よびアイドルセル発生部4の各出力信号がそれぞれ入力
されており、そのうちの一つを制御回路6からの指令に
応じて選択して出力する。この実施例の回路でも取り扱
うデータは8ビット並列データである。
信回路が示される。ここで1はセルデータ出力部、2は
誤り訂正符号演算部、3はスクランブラ部であり、これ
らは従来の技術の項で説明したものと同じものである。
4はアイドルセル発生部であり、アイドルセルのうち
のヘッダ部と誤り訂正符号部の固定パターンを発生す
る。5は4入力1出力形のセレクタであり、セルデータ
出力部1、誤り訂正符号演算部2、スクランブラ部3お
よびアイドルセル発生部4の各出力信号がそれぞれ入力
されており、そのうちの一つを制御回路6からの指令に
応じて選択して出力する。この実施例の回路でも取り扱
うデータは8ビット並列データである。
【0022】4入力1出力形のセレクタ5は図3に示さ
れるような基本回路単位を用いて構成される。この基本
回路は8ビットデータ中の1ビットについてのものであ
り、図示のように4個の2入力NANDゲートと1個の
4入力NANDゲートと1個のD形フリップフロップと
からなる。したがって8ビットデータを取り扱うセレク
タ5はこの図3の基本回路を8個並列に配置した構成で
あり、合計32個の2入力NANDゲートと8個の4入
力NANDゲートと8個のD形フリップフロップとから
なる。なお、この実施例回路は各処理部(スクランブラ
部3、誤り訂正符号演算部2)での処理遅延がクロック
の周期に対して小さい場合に有効な回路である。
れるような基本回路単位を用いて構成される。この基本
回路は8ビットデータ中の1ビットについてのものであ
り、図示のように4個の2入力NANDゲートと1個の
4入力NANDゲートと1個のD形フリップフロップと
からなる。したがって8ビットデータを取り扱うセレク
タ5はこの図3の基本回路を8個並列に配置した構成で
あり、合計32個の2入力NANDゲートと8個の4入
力NANDゲートと8個のD形フリップフロップとから
なる。なお、この実施例回路は各処理部(スクランブラ
部3、誤り訂正符号演算部2)での処理遅延がクロック
の周期に対して小さい場合に有効な回路である。
【0023】この実施例装置の動作を説明する。セルデ
ータ出力部1はセルデータをセレクタ5、誤り訂正符号
演算部2、スクランブラ部3にそれぞれ入力させる。ア
イドルセル発生部4はアイドルセル用のヘッダ部デー
タと誤り訂正符号を発生してセレクタ5に入力させる。
この実施例ではアイドルセルの情報フィールドは任意
のデータであればよいので、特別にアイドルセル用の情
報データを発生する必要はない。
ータ出力部1はセルデータをセレクタ5、誤り訂正符号
演算部2、スクランブラ部3にそれぞれ入力させる。ア
イドルセル発生部4はアイドルセル用のヘッダ部デー
タと誤り訂正符号を発生してセレクタ5に入力させる。
この実施例ではアイドルセルの情報フィールドは任意
のデータであればよいので、特別にアイドルセル用の情
報データを発生する必要はない。
【0024】セレクタ5はセルデータ出力部1がヘッダ
部データ、誤り訂正符号、情報フィールドのどれを出力
しているか、またセル送信回路が通常セルとアイドル
セルの何れを出力するかによって、図4に示す規則で
データを選択して出力する。すなわち、通常セルの発
生時には、セレクタ5は、セルのヘッダ部ではセルデー
タ出力部1からのヘッダ部データを選択して出力し、誤
り訂正符号部では誤り訂正符号演算部2からの当該ヘッ
ダ部データについての誤り訂正符号演算結果データを選
択して出力し、情報フィールド部ではスクランブラ部3
からの情報フィールドデータをスクランブルしたデータ
を選択して出力する。
部データ、誤り訂正符号、情報フィールドのどれを出力
しているか、またセル送信回路が通常セルとアイドル
セルの何れを出力するかによって、図4に示す規則で
データを選択して出力する。すなわち、通常セルの発
生時には、セレクタ5は、セルのヘッダ部ではセルデー
タ出力部1からのヘッダ部データを選択して出力し、誤
り訂正符号部では誤り訂正符号演算部2からの当該ヘッ
ダ部データについての誤り訂正符号演算結果データを選
択して出力し、情報フィールド部ではスクランブラ部3
からの情報フィールドデータをスクランブルしたデータ
を選択して出力する。
【0025】一方、アイドルセルの発生時には、セレ
クタ5は、セルのヘッダ部ではアイドルセル発生部4か
らの固定パターンのヘッダ部データを選択して出力し、
誤り訂正符号部ではアイドルセル発生部4からの固定バ
ターンの誤り訂正符号データを選択して出力し、情報フ
ィールド部ではスクランブラ部3からのデータを選択し
て出力する。この場合、情報フィールド部ではセルデー
タ出力部1から出力されている無意味なデータ(雑音な
ど)がスクランブラ部3でスクランブルされてアイドル
セルの情報フィールドデータとなる。
クタ5は、セルのヘッダ部ではアイドルセル発生部4か
らの固定パターンのヘッダ部データを選択して出力し、
誤り訂正符号部ではアイドルセル発生部4からの固定バ
ターンの誤り訂正符号データを選択して出力し、情報フ
ィールド部ではスクランブラ部3からのデータを選択し
て出力する。この場合、情報フィールド部ではセルデー
タ出力部1から出力されている無意味なデータ(雑音な
ど)がスクランブラ部3でスクランブルされてアイドル
セルの情報フィールドデータとなる。
【0026】本発明の実施にあたっては種々の変形形態
が可能である。図5にはかかる変形例の一つが示され
る。この実施例回路は誤り訂正符号演算部2での信号処
理遅延がクロックの周期よりも長い場合の回路であり、
この遅延を調整するために、セルデータ出力部1から処
理の速い部分(すなわちスクランブラ部3など)への信
号を遅延回路7を通してセレクタ5に入力させるような
構成としてあり、それによりセレクタ5において4系統
の入力のタイミングを一致させるようにしている。制御
回路61はこの遅延回路7を考慮した制御を行うことに
なる。このように、信号処理遅延が大きい回路部分があ
る時にはそれ以外の回路部分に遅延回路を挿入してその
信号処理遅延分だけ信号を遅延させることで、セレクタ
5における各信号の入力タイミングを一致させる。
が可能である。図5にはかかる変形例の一つが示され
る。この実施例回路は誤り訂正符号演算部2での信号処
理遅延がクロックの周期よりも長い場合の回路であり、
この遅延を調整するために、セルデータ出力部1から処
理の速い部分(すなわちスクランブラ部3など)への信
号を遅延回路7を通してセレクタ5に入力させるような
構成としてあり、それによりセレクタ5において4系統
の入力のタイミングを一致させるようにしている。制御
回路61はこの遅延回路7を考慮した制御を行うことに
なる。このように、信号処理遅延が大きい回路部分があ
る時にはそれ以外の回路部分に遅延回路を挿入してその
信号処理遅延分だけ信号を遅延させることで、セレクタ
5における各信号の入力タイミングを一致させる。
【0027】図6には本発明のまた他の実施例が示され
る。この実施例はアイドルセルの情報フィールドデー
タとして特定のパターンが規定されている場合のもので
ある。図中、8はそのアイドルセルの情報フィールド
に挿入する特定パターンを発生するアイドルセル発生
部、9は制御回路62の制御に従ってセルデータ出力部
1からの出力データかアイドルセル発生部8からの出力
データの一方を選択し出力する2入力1出力形のセレク
タである。
る。この実施例はアイドルセルの情報フィールドデー
タとして特定のパターンが規定されている場合のもので
ある。図中、8はそのアイドルセルの情報フィールド
に挿入する特定パターンを発生するアイドルセル発生
部、9は制御回路62の制御に従ってセルデータ出力部
1からの出力データかアイドルセル発生部8からの出力
データの一方を選択し出力する2入力1出力形のセレク
タである。
【0028】この実施例回路では、通常セルを発生時
にはセルデータ出力部1からのセルデータを選択するよ
うセレクタ9を切り換え、またアイドルセルを発生時
には情報フィールド部のタイミングでアイドルセル発生
部8からの出力データを選択するよう切り換える。この
セレクタ9の位置で切換えを行うのは、アイドルセル
の情報フィールドデータも後段のスクランブラ部3でス
クランブルする必要があるためである。
にはセルデータ出力部1からのセルデータを選択するよ
うセレクタ9を切り換え、またアイドルセルを発生時
には情報フィールド部のタイミングでアイドルセル発生
部8からの出力データを選択するよう切り換える。この
セレクタ9の位置で切換えを行うのは、アイドルセル
の情報フィールドデータも後段のスクランブラ部3でス
クランブルする必要があるためである。
【0029】図7には本発明の更に他の実施例が示され
る。この実施例はセルデータ出力部の処理速度がその他
の回路部分よりも遅い場合の回路構成である。すなわち
セルデータ出力部10から出力できるデータのビット当
たりの速度が後段のLSI回路で使用する信号速度より
も遅い場合には、セルデータ出力部10からのデータを
セレクタ11で多重化して速度変換してから出力すれば
よい。
る。この実施例はセルデータ出力部の処理速度がその他
の回路部分よりも遅い場合の回路構成である。すなわち
セルデータ出力部10から出力できるデータのビット当
たりの速度が後段のLSI回路で使用する信号速度より
も遅い場合には、セルデータ出力部10からのデータを
セレクタ11で多重化して速度変換してから出力すれば
よい。
【0030】例えば、伝送路の信号速度が2.4Gbps
の時にATM送信部(あるいはセル送信回路)からの出
力を8:1にパラレル/シリアル変換して伝送路に出力
する場合には、ATM送信部から出力する信号速度は8
ビットパラレルで311Mbps となる。それに対してセ
ルデータ出力部10からの信号速度が156Mbps の時
には、そのセルデータ出力部10からの出力信号を16
ビットパラレルデータで出力して、それを2入力1出力
セルで多重化することで信号速度変換をして信号速度3
11Mbps の8ビットパラレルデータにする。
の時にATM送信部(あるいはセル送信回路)からの出
力を8:1にパラレル/シリアル変換して伝送路に出力
する場合には、ATM送信部から出力する信号速度は8
ビットパラレルで311Mbps となる。それに対してセ
ルデータ出力部10からの信号速度が156Mbps の時
には、そのセルデータ出力部10からの出力信号を16
ビットパラレルデータで出力して、それを2入力1出力
セルで多重化することで信号速度変換をして信号速度3
11Mbps の8ビットパラレルデータにする。
【0031】この場合、本実施例では信号速度変換用に
2入力1出力形のセレクタを用いる代わりに、3入力1
出力形のセレクタ11を用いており、これによりセレク
タ11が信号速度変換の機能と、通常セルとアイドル
セルの切換え機能とを兼用するようにしている。つま
り、通常セルのデータを出力する場合にはセレクタ1
1は実質的に2入力1出力形のセレタクとして動作して
セルデータ出力部10からの信号を多重化し信号速度を
2倍に上げるように働き、一方、アイドルセルの情報
フィールドデータ(信号速度311Mbps )を出力する
場合には入力をアイドルセル発生部8側に切り換えてそ
の信号を伝送路に出力するよう働く。
2入力1出力形のセレクタを用いる代わりに、3入力1
出力形のセレクタ11を用いており、これによりセレク
タ11が信号速度変換の機能と、通常セルとアイドル
セルの切換え機能とを兼用するようにしている。つま
り、通常セルのデータを出力する場合にはセレクタ1
1は実質的に2入力1出力形のセレタクとして動作して
セルデータ出力部10からの信号を多重化し信号速度を
2倍に上げるように働き、一方、アイドルセルの情報
フィールドデータ(信号速度311Mbps )を出力する
場合には入力をアイドルセル発生部8側に切り換えてそ
の信号を伝送路に出力するよう働く。
【0032】図8には本発明の更にまた他の実施例が示
される。この実施例回路は図6の実施例回路と図7の実
施例回路を組み合わせたものであり、誤り訂正符号演算
部2での信号処理遅延を遅延回路7で補償し、またセレ
クタ11によってセルデータ出力部10の出力信号を速
度変換すると共にアイドルセル発生部8からの出力デー
タをアイドルセルの情報フィールドデートとしてい
る。
される。この実施例回路は図6の実施例回路と図7の実
施例回路を組み合わせたものであり、誤り訂正符号演算
部2での信号処理遅延を遅延回路7で補償し、またセレ
クタ11によってセルデータ出力部10の出力信号を速
度変換すると共にアイドルセル発生部8からの出力デー
タをアイドルセルの情報フィールドデートとしてい
る。
【0033】図9には本発明の更に他の実施例が示され
る。この実施例はアイドルセル発生部として図12
(b)のパターンを発生するアイドルセル発生部12を
用い、セレタク9で通常セルとアイドルセルの選択
を行うようにし、また最終段のセレクタとして3入力1
出力形のセレクタ13を用いたものである。このセレク
タ13はセルのヘッダ部ではセレクタ9からの出力デー
タを、誤り訂正部では通常セルの場合に誤り訂正符号
演算部8の出力データ、アイドルセルの場合にセレク
タ9の出力データを、情報フィールド部ではスクランブ
ラ部3の出力データをそれぞれ選択して出力する。
る。この実施例はアイドルセル発生部として図12
(b)のパターンを発生するアイドルセル発生部12を
用い、セレタク9で通常セルとアイドルセルの選択
を行うようにし、また最終段のセレクタとして3入力1
出力形のセレクタ13を用いたものである。このセレク
タ13はセルのヘッダ部ではセレクタ9からの出力デー
タを、誤り訂正部では通常セルの場合に誤り訂正符号
演算部8の出力データ、アイドルセルの場合にセレク
タ9の出力データを、情報フィールド部ではスクランブ
ラ部3の出力データをそれぞれ選択して出力する。
【0034】
【発明の効果】以上に説明したように、本発明によれ
ば、セル送信回路を小規模、低消費電力の回路で実現す
ることができる。
ば、セル送信回路を小規模、低消費電力の回路で実現す
ることができる。
【0035】例えば、図2に示した実施例回路の場合、
従来回路では72個の2入力NANDゲートと24個の
D形フリップフロップが必要であったところが、本発明
では32個の2入力NANDゲートと8個の4入力NA
NDゲートと8個のD形フリップフロップでよいように
なり、その回路規模か縮小され低消費電力化が図られて
いる。
従来回路では72個の2入力NANDゲートと24個の
D形フリップフロップが必要であったところが、本発明
では32個の2入力NANDゲートと8個の4入力NA
NDゲートと8個のD形フリップフロップでよいように
なり、その回路規模か縮小され低消費電力化が図られて
いる。
【図1】本発明に係る原理説明図である。
【図2】本発明の一実施例としてのセル送信回路を示す
ブロック図である。
ブロック図である。
【図3】実施例回路で用いる4入力1出力形のセレクタ
の構成例を説明する図である。
の構成例を説明する図である。
【図4】実施例回路におけるセレクタの選択切換え動作
を説明する図である。
を説明する図である。
【図5】本発明の他の実施例を示すブロック図である。
【図6】本発明のまた他の実施例を示すブロック図であ
る。
る。
【図7】本発明の更に他の実施例を示すブロック図であ
る。
る。
【図8】本発明のまた更に他の実施例を示すブロック図
である。
である。
【図9】本発明のまた更に他の実施例を示すブロック図
である。
である。
【図10】セル送信回路の従来例を示すブロック図であ
る。
る。
【図11】従来例回路で用いる2入力1出力形のセレク
タの構成例を説明する図である。
タの構成例を説明する図である。
【図12】セルの構成例を説明する図である。
1、10 セルデータ出力部 2 誤り訂正符号演算部 3 スクランブラ部 4、8、12 アイドルセル発生部 5 4入力1出力形のセレクタ 6、61〜65 制御回路 7 遅延回路 9、21〜23 2入力1出力形のセレクタ 11 3入力1出力形のセレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田島 一幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 池田 聡美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平5−22404(JP,A) 特開 平4−17422(JP,A) 特開 平3−141747(JP,A) 特開 平2−181555(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 12/28 H04L 12/56
Claims (5)
- 【請求項1】 通常セルデータを発生し出力するセルデ
ータ出力部(31)と、 該セルデータ出力部から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部(32)と、 アイドルセルのヘッダ部および誤り訂正符号部の固定パ
ターンを発生する第1のアイドルセル発生部(33)
と、 該セルデータ出力部からのセルデータの情報フィールド
データをスクランブルするスクランブラ部(34)と、 該セルデータ出力部、スクランブル部、誤り訂正符号演
算部および第1のアイドルセル発生部の各出力信号が入
力されてそのうちの一つを選択する第1のセレクタ部
(35)とを備えたセル送信回路。 - 【請求項2】 通常セルデータを発生するセルデータ出
力部(31)と、 アイドルセルのヘッダ部および誤り訂正符号部の固定パ
ターンを発生する第1のアイドルセル発生部(33)と
アイドルセルの情報フィールドの特定パターンを発生す
る第2のアイドルセル発生部(36)と、 該セルデータ出力部と該第2のアイドルセル発生部の各
出力信号が入力されてそのうちの一つを選択する第2の
セレクタ部(37)と、 該第2のセレクタ部から出力されたセルデータの情報フ
ィールドデータをスクランブルするスクランブラ部(3
4)と、 該第2のセレクタ部から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部(32)と、 該第2のセレクタ部、スクランブル部、誤り訂正符号演
算部および第1のアイドルセル発生部の各出力信号が入
力されてそのうちの一つを選択する第1のセレクタ部
(35)とを備えたセル送信回路。 - 【請求項3】 通常セルデータを発生するセルデータ出
力部(31)と、 アイドルセルデータを発生する第3のアイドルセル発生
部(38)と該セルデータ出力部と該第3のアイドルセ
ル発生部の各出力信号が入力されてそのうちの一つを選
択する第2のセレクタ部(37)と、 該第2のセレクタ部から出力されたセルデータの情報フ
ィールドデータをスクランブルするスクランブラ部(3
4)と、 該第2のセレクタ部から出力された通常セルデータのヘ
ッダ部データの誤り訂正符号を演算する誤り訂正符号演
算部(32)と、 該第2のセレクタ部、スクランブル部および誤り訂正符
号演算部の各出力信号が入力されてそのうちの一つを選
択する第3のセレクタ部(39)とを備えたセル送信回
路。 - 【請求項4】 上記第2のセレクタ部は、上記セルデー
タ出力部からのセルデータを多重化して信号速度を上げ
るよう速度変換する機能も合わせ持つよう構成された請
求項2または3記載のセル送信回路。 - 【請求項5】 上記誤り訂正符号演算部での信号処理遅
延を調整するために上記セルデータ出力部から上記スク
ランブラ部および上記第1または第3のセレクタ部に入
力されるデータを遅延させる遅延部を更に備えた請求項
1〜4の何れかに記載のセル送信回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28207291A JP3051223B2 (ja) | 1991-10-02 | 1991-10-02 | セル送信回路 |
CA 2079654 CA2079654C (en) | 1991-10-02 | 1992-10-01 | Transmission circuit for transmitting fixed-length data |
EP19920309022 EP0535982A3 (en) | 1991-10-02 | 1992-10-02 | Transmission circuit for transmitting fixed-length data |
US08/311,727 US5515386A (en) | 1991-01-02 | 1994-09-23 | Transmission circuit for transmitting fixed-length data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28207291A JP3051223B2 (ja) | 1991-10-02 | 1991-10-02 | セル送信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0595366A JPH0595366A (ja) | 1993-04-16 |
JP3051223B2 true JP3051223B2 (ja) | 2000-06-12 |
Family
ID=17647768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28207291A Expired - Lifetime JP3051223B2 (ja) | 1991-01-02 | 1991-10-02 | セル送信回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5515386A (ja) |
EP (1) | EP0535982A3 (ja) |
JP (1) | JP3051223B2 (ja) |
CA (1) | CA2079654C (ja) |
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---|---|---|---|---|
US6157967A (en) * | 1992-12-17 | 2000-12-05 | Tandem Computer Incorporated | Method of data communication flow control in a data processing system using busy/ready commands |
US5473696A (en) * | 1993-11-05 | 1995-12-05 | At&T Corp. | Method and apparatus for combined encryption and scrambling of information on a shared medium network |
JP3630460B2 (ja) * | 1995-01-23 | 2005-03-16 | 富士通株式会社 | データ長補正システム |
CA2178392A1 (en) * | 1995-06-07 | 1996-12-08 | Robert W. Horst | Fail-fast, fail-functional, fault-tolerant multiprocessor system |
JP3301682B2 (ja) * | 1995-08-11 | 2002-07-15 | 松下電器産業株式会社 | パケット出力装置 |
JPH09284299A (ja) * | 1996-04-16 | 1997-10-31 | Toshiba Corp | 通信制御方法及びその装置 |
MY123789A (en) | 1996-05-01 | 2006-06-30 | Casio Computer Co Ltd | Document output apparatus |
US5844885A (en) * | 1996-06-11 | 1998-12-01 | Qualcomm Incorporated | Method and apparatus of providing bit count integrity and synchronous data transfer over a channel which does not preserve synchronization |
JP2998150B2 (ja) | 1997-08-05 | 2000-01-11 | 日本電気株式会社 | Atmセルデスクランブル回路 |
JP3429994B2 (ja) * | 1997-11-25 | 2003-07-28 | 沖電気工業株式会社 | セルバッファ回路 |
JP2001268089A (ja) * | 2000-03-17 | 2001-09-28 | Fujitsu Ltd | Atmセルサービス装置及びその方法 |
US7054379B2 (en) | 2000-10-16 | 2006-05-30 | Broadcom Corporation | Data scrambler generation of pseudo-random bit sequence for semi-stationary Q-mode signal |
US20050160178A1 (en) * | 2003-12-17 | 2005-07-21 | Venables Bradley D. | Adjusting shaped rates |
JP4491587B2 (ja) * | 2004-11-26 | 2010-06-30 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | データ発生装置 |
US9778389B2 (en) | 2011-05-27 | 2017-10-03 | Halliburton Energy Services, Inc. | Communication applications |
US9625603B2 (en) * | 2011-05-27 | 2017-04-18 | Halliburton Energy Services, Inc. | Downhole communication applications |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4518960A (en) * | 1982-11-23 | 1985-05-21 | Burroughs Corporation | Speed independent selector switch employing M-out-of-N codes |
JP2865692B2 (ja) * | 1989-02-22 | 1999-03-08 | 株式会社日立製作所 | スイッチングシステム及びその構成方法 |
JPH01150940A (ja) * | 1987-12-08 | 1989-06-13 | Hitachi Ltd | Crc演算方式 |
US4958341A (en) * | 1988-03-31 | 1990-09-18 | At&T Bell Laboratories | Integrated packetized voice and data switching system |
US5237593A (en) * | 1989-05-04 | 1993-08-17 | Stc, Plc | Sequence synchronisation |
DE4004889A1 (de) * | 1990-02-16 | 1991-08-22 | Philips Patentverwaltung | Koppelelement fuer ein asynchrones zeitvielfachuebermittlungssystem |
DE4004956A1 (de) * | 1990-02-19 | 1991-08-22 | Philips Patentverwaltung | Koppelelement fuer ein asynchrones zeitvielfachuebermittlungssystem |
CA2059396C (en) * | 1991-01-16 | 1996-10-22 | Hiroshi Yamashita | Compact device for checking a header error in asynchronous transfer mode cells |
-
1991
- 1991-10-02 JP JP28207291A patent/JP3051223B2/ja not_active Expired - Lifetime
-
1992
- 1992-10-01 CA CA 2079654 patent/CA2079654C/en not_active Expired - Fee Related
- 1992-10-02 EP EP19920309022 patent/EP0535982A3/en not_active Withdrawn
-
1994
- 1994-09-23 US US08/311,727 patent/US5515386A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5515386A (en) | 1996-05-07 |
EP0535982A3 (en) | 1997-03-26 |
JPH0595366A (ja) | 1993-04-16 |
EP0535982A2 (en) | 1993-04-07 |
CA2079654A1 (en) | 1993-04-03 |
CA2079654C (en) | 1998-04-07 |
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