TWI736359B - 混合靜態組合電路與動態組合電路的積體電路及其相關設計方法 - Google Patents

混合靜態組合電路與動態組合電路的積體電路及其相關設計方法 Download PDF

Info

Publication number
TWI736359B
TWI736359B TW109123697A TW109123697A TWI736359B TW I736359 B TWI736359 B TW I736359B TW 109123697 A TW109123697 A TW 109123697A TW 109123697 A TW109123697 A TW 109123697A TW I736359 B TWI736359 B TW I736359B
Authority
TW
Taiwan
Prior art keywords
circuit
data
combination circuit
clock signal
flip
Prior art date
Application number
TW109123697A
Other languages
English (en)
Other versions
TW202203587A (zh
Inventor
曾仲卿
莊慶忠
Original Assignee
金麗科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 金麗科技股份有限公司 filed Critical 金麗科技股份有限公司
Priority to TW109123697A priority Critical patent/TWI736359B/zh
Priority to CN202010854967.1A priority patent/CN113935263A/zh
Priority to US17/020,881 priority patent/US11126217B1/en
Application granted granted Critical
Publication of TWI736359B publication Critical patent/TWI736359B/zh
Publication of TW202203587A publication Critical patent/TW202203587A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本發明為一種混合靜態組合電路與動態組合電路的積體電路，包括：一第一級，接收一前級輸出資料與一時脈信號，並產生一第一輸出資料；以及，一第二級，接收該第一輸出資料與該時脈信號，並產生一第二輸出資料；其中，該第一級包括：一正反器電路、一靜態組合電路、一動態組合電路與一多相位產生器；該正反器電路的一資料輸入端接收該前級輸出資料，該正反器電路的一時脈輸入端接收該時脈信號，該正反器電路的一資料輸出端產生一輸入資料，該靜態組合電路接收該輸入資料並產生一中間資料，該多相位產生器接收該時脈信號並產生一延遲的時脈信號，該動態組合電路的一資料輸入端接收該中間資料，該動態組合電路的一時脈輸入端接收該延遲的時脈信號，該動態組合電路的一資料輸出端產生該第一輸出資料。

Description

混合靜態組合電路與動態組合電路的積體電路及其相關設 計方法
本發明是一種積體電路(integrated circuit)及相關設計方法，且特別是有關於一種混合靜態組合電路(static combinational circuit)與動態組合電路(dynamic combinational circuit)的積體電路及其相關設計方法。
眾所周知，積體電路中包括各種功能的多個子電路(sub-circuit)。當積體電路運作時，而每個子電路執行對應的特定功能。為了讓每個子電路之間能夠順利地傳遞資料，每個子電路係根據時脈信號(clock signal)來運作。換言之，積體電路中的多個子電路可視為多個級(stage)。舉例來說，根據時脈信號的運作，第一級所產生的資料可以傳遞至第二級進行處理，而第二級所產生的資料更可再傳送至第三級進行處理，並依此類推。
請參照第1圖，其所繪示為習知運用於積體電路的電路圖(circuit diagram)。積體電路的電路圖中包括多個級110、120並根據時脈信號CLK來運作。每個級110、120中包括一正反器電路(flip-flop circuit)112、122與一靜態組合 電路(static combinational circuit)114、124。其中，正反器電路112、122的時脈輸入端CKin接收時脈信號CLK。再者，正反器電路112、122中包括多個栓鎖器(latch)。
在第n級110中，正反器電路112栓鎖(latch)前一級的輸出資料Doutn-1成為輸入資料Dinn。再者，靜態組合電路114接收並處理輸入資料Dinn之後，產生第n級110的輸出資料Doutn。同理，第(n+1)級120中，正反器電路122栓鎖第n級110的輸出資料Doutn成為輸入資料Dinn+1。再者，靜態組合電路124接收並處理輸入資料Dinn+1之後，產生第(n+1)級120的輸出資料Doutn+1。
基本上，靜態組合電路114、124可由各種靜態邏輯元件(static logic element)組合而成。靜態邏輯元件可為反閘(NOT gate)、及閘(AND gate)、反及閘(NAND gate)、或閘(OR gate)、反或閘(NOR gate)、互斥或閘(XOR gate)等等。
舉例來說，第n級110中的靜態組合電路114為加法器(adder)，第(n+1)級120中的靜態組合電路124為乘法器(multiplier)，且輸出資料Doutn-1中包括A、B、C三個數值。
第n級110中，正反器電路112栓鎖(latch)前一級的輸出資料Doutn-1成為輸入資料Dinn，靜態組合電路114將數值A與數值B相加，並且輸出資料Doutn中包括(A+B)與C二個數值。
第(n+1)級120中，正反器電路122栓鎖(latch)輸出資料Doutn成為輸入資料Dinn+1，靜態組合電路124將二個數值(A+B)與數值C相乘，並且產生的數值(A+B)×C的輸出資料Doutn+1。
因此，於時脈信號CLK的第一個週期，第一級110根據A、B與C三個數值的輸出資料Doutn-1進行加法運算，並產生(A+B)與C二個數值的輸出資料Doutn。於時脈信號CLK的第二週期，第二級120根據(A+B)與C二個數值的輸出資料Doutn進行乘法運算，並產生(A+B)×C的輸出資料Doutn+1。
當然，除了上述的加法器與乘法器之外，靜態組合電路114、124可以根據實際的設計成各種算數邏輯電路(arithmetic logic circuit)，用以根據時脈信號CLK來依序進行各種運算(operation)。
當第1圖的電路圖設計完成後，於製作成積體電路之前，需要進行布局(layout)動作。亦即，在半導體基板(semiconductor substrate)上對於電路圖中的每個電子元件(electronic element)進行配置(placement)與連線(routing)動作。一般來說，利用自動配置與連線工具(automatic placement and routing tool，簡稱APR工具)即可完成布局動作。
其中，APR工具為一電腦軟體，可將電路圖中的每個電子元件配置於半導體基板，之後會進行各個電子元件之間的連線。再者，為了讓積體電路能夠順利運作，APR工具還會針對時脈信號CLK進行時脈樹平衡(clock tree balancing)動作，也就是時脈樹合成(clock tree synthesis，簡稱CTS)動作。
基本上，時脈樹平衡(clock tree balancing)動作係用以控制時脈路徑(clock path)，使得每一級時脈輸入端CKin接收的時脈信號CLK同步(synchronous)。以第1圖為例，當時脈樹平衡動作完成後，於積體電路運作時，每一級110、120時脈輸入端CKin所接收的時脈信號CLK會同時由低準位轉換為高準位，也會同時由高準為轉換為低準位。
動態組合電路(dynamic combinational circuit)具有較高速、省面積、低耗能的優點。因此，由動態邏輯元件(dynamic logic element)所組成的動態組合電路已經被設計在中央處理器(CPU)、系統單晶片(SOC)以及特殊應用集成電路(ASIC)中。
動態組合電路可由各種動態邏輯元件(dynamic logic element)，例如動態反閘(dynamic NOT)、動態及閘(dynamic AND)、動態反及閘(dynamic NAND)、動態或閘(dynamic OR)、反或閘(dynamic NOR)、動態互斥或閘(dynamic XOR)等等所組成。
動態組合電路主要的特徵在於利用時脈信號CLK來運作，於時脈信號CLK為低準位時，為預充電相位(pre-charge phase)。於時脈信號CLK為高準位時，為運算相位(evaluation phase)。以下以動態反及閘(dynamic NAND)的運作為例來說明。
如第2圖所示，其為動態反及閘(dynamic NAND)。於時脈信號CLK為低準位(例如接地電壓GND)時，為預充電相位(pre-charge phase)，電晶體Mu開啟(turn on)，電晶體Md關閉(turn off)，電容器C被充電至供應電壓Vdd。
於時脈信號CLK為高準位(例如供應電壓Vdd)時，為運算相位(evaluation phase)，電晶體Mu關閉(turn off)，電晶體Md開啟(turn on)，輸出資料OUT根據輸入信號A與輸入信號B來決定。再者，當輸入信號A與輸入信號B皆為高準位時，輸出資料OUT為低準位。當輸入信號A與輸入信號B皆為低準位，或者輸入信號A與輸入信號B其中之一為低準位時，輸出資料OUT為高準位。
由以上的說明可知，由各種動態邏輯元件(dynamic logic element)所組成之動態組合電路需要根據時脈信號CLK來運作。
然而，在積體電路的各個級內部同時設計動態組合電路與靜態組合電路時，利用APR工具進行時脈樹平衡(clock tree balancing)動作後，積體電路將無法正常的運作。
本發明提出一種混合靜態組合電路與動態組合電路的積體電路，包括：一第一級，接收一前級輸出資料與一時脈信號，並產生一第一輸出資料；以及，一第二級，接收該第一輸出資料與該時脈信號，並產生一第二輸出資料；其中，該第一級包括：一第一正反器電路、一第一靜態組合電路、一動態組合電路與一多相位產生器；該第一正反器電路的一資料輸入端接收該前級輸出資料，該第一正反器電路的一時脈輸入端接收該時脈信號，該第一正反器電路的一資料輸出端產生一輸入資料，該第一靜態組合電路接收該輸入資料並產生一中間資料，該多相位產生器接收該時脈信號並產生一延遲的時脈信號，該動態組合電路的一資料輸入端接收該中間資料，該動態組合電路的一時脈輸入端接收該延遲的時脈信號，該動態組合電路的一資料輸出端產生該第一輸出資料。
本發明提出一種針對上述積體電路的設計方法，包括下列步驟：將該第一級內部的該第一正反器電路、該第一靜態組合電路、該動態組合電路與該多相位產生器設定為一巨集區塊；對該積體電路進行一配置與連線動作；對該積體電路進行一時脈樹平衡動作；將該巨集區塊回復為該第一正反器電路、該第一靜態組合電路、該動態組合電路與該多相位產生器。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
110,310,410:第n級
112,122,312,322,412:正反器電路
114,124,314,324,414:靜態組合電路
120,320:第(n+1)級
316,416:動態組合電路
418:多相位產生器
501~50y:延遲元件
520:多工器
第1圖為習知運用於積體電路的電路圖。
第2圖動態反及閘。
第3圖為混合靜態組合電路與動態組合電路的電路圖。
第4圖為本發明混合靜態組合電路與動態組合電路的電路圖。
第5圖為多相位產生器示意圖。
第6圖為本發明的設計方法流程圖。
在積體電路中設計混合靜態組合電路與動態組合電路時，至少有一級內部包括動態組合電路。請參照第3圖，其所繪示為混合靜態組合電路與動態組合電路的電路圖(circuit diagram)。
積體電路的電路圖中包括多個級310、320並根據時脈信號CLK來運作。第n級310中包括一正反器電路(flip-flop circuit)312、一靜態組合電路(static combinational circuit)314與一動態組合電路316。第(n+1)級320中包括一正反器電路322與一靜態組合電路324。其中，正反器電路312、322的時脈輸入端CKin接收時脈信號CLK。再者，正反器電路312、322中包括多個栓鎖器(latch)。
在第n級310中，正反器電路312栓鎖(latch)前一級的輸出資料Doutn-1成為輸入資料Dinn。再者，靜態組合電路314接收並處理輸入資料Dinn後，產生中間資料(intermediate data)Dx。另外，動態組合電路316的時脈輸入端CKin接收時脈信號CLK。而根據時脈信號CLK，動態組合電路316接收並處理中間資料Dx並產生第n級310的輸出資料Doutn。
在第(n+1)級320中，正反器電路322栓鎖第n級310的輸出資料Doutn成為輸入資料Dinn+1。再者，靜態組合電路324接收並處理輸入資料Dinn+1並產生第(n+1)級320的輸出資料Doutn+1。
根據第3圖的電路圖，當積體電路運作時，於時脈信號CLK的前一個週期，第n級310必須處理前一級的輸出資料Doutn-1，並產生第n級310的輸出資料Doutn。於時脈信號CLK的下一個週期，第(n+1)級320必須處理第n級310的輸出資料Doutn，並產生第(n+1)級320的輸出資料Doutn+1。
第3圖的電路圖設計完成後，需要利用自動配置與連線工具(APR工具)來完成布局動作。由於第3圖的電路圖為混合靜態組合電路與動態組合電路的設計，當APR工具針對時脈信號CLK進行時脈樹平衡(clock tree balancing)後，會使得每一級時脈輸入端CKin接收的時脈信號CLK同步(synchronous)，並造成積體電路無法達成上述的運作。以下說明之。
眾所周知，靜態組合電路314從接收輸入資料Dinn開始到產生中間資料Dx會有特定的處理時間(processing time)。由於第n級310中正反器電路312的時脈輸入端CKin與動態組合電路316的時脈輸入端CKin接收的時脈信號CLK同步(synchronous)。換句話說，當動態組合電路316根據時脈信號CLK而開始運作時，正反器電路312正開始栓鎖輸出資料Doutn-1，因此可以確定靜態組合電路 314的中介資料Dx根本還沒準備好(not ready)，導致動態組合電路316無法接收正確的中介資料Dx而產生錯誤的輸出資料Doutn。
為了解決上述問題讓積體電路能夠正常運作，本發明於混合靜態組合電路與動態組合電路的設計中更增加一多相位產生器，用以動態地調整時脈信號的延遲時間，使得積體電路能夠正確的運作。
請參照第4圖，其所繪示為本發明混合靜態組合電路與動態組合電路的電路圖(circuit diagram)。積體電路中包括多個級410、320並根據時脈信號CLK來運作。第n級410中包括一正反器電路412、一靜態組合電路414、一多相位產生器(multi-phase generator)418與一動態組合電路416。第(n+1)級320的結構與第3圖相同，此處不再贅述。其中，正反器電路412、322的時脈輸入端CKin接收時脈信號CLK。再者，正反器電路412、322中包括多個栓鎖器(latch)。
根據本發明的實施例，在第n級410中，正反器電路412的資料輸入端接收前一級的輸出資料Doutn-1成為輸入資料Dinn，且由正反器電路412的資料輸出端產生輸入資料Dinn。再者，靜態組合電路414接收並處理輸入資料Dinn後，產生中間資料(intermediate data)Dx。另外，多相位產生器418接收時脈信號CLK，並產生延遲的時脈信號CLK_d。動態組合電路416的時脈輸入端CKin接收延遲的時脈信號CLK_d，動態組合電路416的資料輸入端接收中間資料Dx，該動態組合電路的資料輸出端產生輸出資料Doutn。亦即，根據延遲的時脈信號CLK_d，動態組合電路416接收並處理中間資料Dx並產生第n級410的輸出資料Doutn。
相同地，在第(n+1)級320中，正反器電路322的資料輸入端接收第n級310的輸出資料Doutn成為輸入資料Dinn+1，且由正反器電路322的資料輸出 端產生輸入資料Dinn+1。而靜態組合電路324接收並處理輸入資料Dinn+1並產生第(n+1)級320的輸出資料Doutn+1。
由於靜態組合電路414從接收輸入資料Dinn開始到產生中間資料Dx會有特定的處理時間(processing time)。因此，利用多相位產生器418產生延遲的時脈信號CLK_d，並且控制延遲的時脈信號CLK_d的相位落後時脈信號CLK至少該處理時間。因此，當動態組合電路416根據延遲的時脈信號CLK_d而開始運作時，可以確定靜態組合電路314的中介資料Dx已經準備好(ready)，而動態組合電路416則接收中介資料Dx並成功地產生輸出資料Doutn。
根據以上的說明，當積體電路正常運作時，於時脈信號CLK的前一個週期，第n級410處理前一級的輸出資料Doutn-1，並產生第n級410的輸出資料Doutn。於時脈信號CLK的下一個週期，第(n+1)級320處理第n級310的輸出資料Doutn，並產生第(n+1)級320的輸出資料Doutn+1。
請參照第5圖，其所繪示為多相位產生器示意圖。多相位產生器418包括多個串接的延遲元件(delay element)501~50y，每個延遲元件501~50y可以將接收的時脈信號延後一個延遲時間(delay time)。其中，第一個延遲單元501接收時脈信號CLK產生時脈信號CLK1，第二個延遲單元502接收時脈信號CLK1產生時脈信號CLK2，依此類推...，第y個延遲單元50y接收時脈信號CLKy-1產生時脈信號CLKy。另外，多工器520接收多個延遲元件501~50y所產生的時脈信號CLK1~CLKy。多工器520的輸出端可以連接至多個輸入端其中之一，用以選擇多個時脈信號CLK1~CLKy其中之一，使得輸出端產生延遲的時脈信號CLK_d。換言之，於積體電路運作時，內部的控制電路(未繪示)可以根據靜態組合電路414 的處理時間(processing time)，經由多工器520來選擇適合之延遲的時脈信號CLK_d至動態組合電路416。
再者，本發明提出混合靜態組合電路與動態組合電路的設計方法。請參照第6圖，其所繪示為本發明的設計方法流程圖。
當積體電路的電路圖設計完成後，將具有混合靜態組合電路與動態組合電路的級(stage)內部的正反器電路、靜態組合電路、動態組合電路與多相位產生器設定為一巨集區塊(macro block)(步驟S602)。根據本發明的實施例，巨集區塊可視為一個電子元件(electronic element)。以第4圖的電路圖為例，該巨集區塊包括：正反器電路412、靜態組合電路414、動態組合電路416與多相位產生器418。再者，巨集區塊的多個信號輸入端接收前一級的輸出資料Doutn-1、一時脈輸入端CLKin接收時脈信號，以及多個信號輸出端產生輸出資料Doutn。
接著，對積體電路進行配置與連線動作(步驟S604)。也就是說，利用APR工具來布局巨集區塊以及第(n+1)級320中的其他電子元件。
之後，對積體電路進行時脈樹平衡(clock tree balancing)動作(步驟S606)。亦即，利用APR工具來針對時脈信號進行時脈樹合成動作，並使得巨集區塊與第(n+1)級的時脈輸入端CKin所接收的時脈信號CLK同步(synchronous)。
接著，將巨集區塊回復為正反器電路412、靜態組合電路414、動態組合電路416與多相位產生器418的連接關係(步驟S608)。
由以上的說明可知，利用APR工具進行時脈樹平衡動作時，APR工具僅針對巨集區塊的時脈輸入端以及其他級的時脈輸入端來進行時脈樹合成(CTS)動作。因此，APR工具並不會針對巨集區塊內部動態組合電路的時脈輸入端進行時脈樹平衡動作。
再者，於時脈樹平衡動作完成後，再將巨集區塊回復為正反器電路、靜態組合電路、動態組合電路與多相位產生器。因此，可使得動態組合電路的時脈輸入端與正反器電路的時脈輸入端所接收的時脈信號CLK不同步，並使得積體電路能正確地運作。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
320:第(n+1)級
322,412:正反器電路
324,414:靜態組合電路
410:第n級
416:動態組合電路
418:多相位產生器

Claims (7)

  1. 一種混合靜態組合電路與動態組合電路的積體電路，包括：一第一級，接收一前級輸出資料與一時脈信號，並產生一第一輸出資料；以及一第二級，接收該第一輸出資料與該時脈信號，並產生一第二輸出資料；其中，該第一級包括：一第一正反器電路、一第一靜態組合電路、一動態組合電路與一多相位產生器；該第一正反器電路的一資料輸入端接收該前級輸出資料，該第一正反器電路的一時脈輸入端接收該時脈信號，該第一正反器電路的一資料輸出端產生一輸入資料，該第一靜態組合電路接收該輸入資料並產生一中間資料，該多相位產生器接收該時脈信號並產生一延遲的時脈信號，該動態組合電路的一資料輸入端接收該中間資料，該動態組合電路的一時脈輸入端接收該延遲的時脈信號，該動態組合電路的一資料輸出端產生該第一輸出資料；其中，該第二級包括：一第二正反器電路與一第二靜態組合電路；該第二正反器電路的一資料輸入端接收該第一輸出資料，該第二正反器電路的一時脈輸入端接收該時脈信號，該第二正反器電路的一資料輸出端連接至該第二靜態組合電路的一資料輸入端，該第二靜態組合電路的一資料輸出端產生該第二輸出資料。
  2. 如請求項1所述之混合靜態組合電路與動態組合電路的積體電路，其中於該時脈信號的一第一週期，該第一級處理該前級輸出資料並產生該第一輸出資料；於該時脈信號的一第二週期，該第二級處理該第一輸出資料並產生該第二輸出資料。
  3. 如請求項1所述之混合靜態組合電路與動態組合電路的積體電路，其中該多相位產生器包括：串接的多個延遲元件以及一多工器；第一個延遲元件接收該時脈信號，該些延遲元件的輸出端連接至該多工器的多個輸入端，且該多工器的一輸出端選擇性地連接至該些輸入端其中之一用以產生該延遲的時脈信號。
  4. 一種混合靜態組合電路與動態組合電路的積體電路的設計方法，該混合靜態組合電路與動態組合電路的積體電路包括：一第一級，接收一前級輸出資料與一時脈信號，並產生一第一輸出資料；一第二級，接收該第一輸出資料與該時脈信號，並產生一第二輸出資料；該第一級包括：一第一正反器電路、一第一靜態組合電路、一動態組合電路與一多相位產生器；該第一正反器電路的一資料輸入端接收該前級輸出資料，該第一正反器電路的一時脈輸入端接收該時脈信號，該第一正反器電路的一資料輸出端產生一輸入資料，該第一靜態組合電路接收該輸入資料並產生一中間資料，該多相位產生器接收該時脈信號並產生一延遲的時脈信號，該動態組合電路的一資料輸入端接收該中間資料，該動態組合電路的一時脈輸入端接收該延遲的時脈信號，該動態組合電路的一資料輸出端產生該第一輸出資料；該第二級包括：一第二正反器電路與一第二靜態組合電路；該第二正反器電路的一資料輸入端接收該第一輸出資料，該第二正反器電路的一時脈輸入端接收該時脈信號，該第二正反器電路的一資料輸出端連接至該第二靜態組合電路的一資料輸入端，該第二靜態組合電路的一資料輸出端產生該第二輸出資料；其中，該混合靜態組合電路與動態組合電路的積體電路的設計方法包括下列步驟： 將該第一級內部的該第一正反器電路、該第一靜態組合電路、該動態組合電路與該多相位產生器設定為一巨集區塊；對該積體電路進行一配置與連線動作；對該積體電路進行一時脈樹平衡動作；以及將該巨集區塊回復為該第一正反器電路、該第一靜態組合電路、該動態組合電路與該多相位產生器。
  5. 如請求項4所述之混合靜態組合電路與動態組合電路的積體電路的設計方法，其中於進行該配置與連線動作時，利用一自動配置與連線工具來布局該巨集區塊與該第二級內的多個電子元件。
  6. 如請求項4所述之混合靜態組合電路與動態組合電路的積體電路的設計方法，其中該巨集區塊的多個信號輸入端接收該前級輸出資料，該巨集區塊的一時脈輸入端接收該時脈信號，以及該巨集區塊的多個信號輸出端產生該第一輸出資料。
  7. 如請求項6所述之混合靜態組合電路與動態組合電路的積體電路的設計方法，其中於進行該時脈樹平衡動作時，利用一自動配置與連線工具來進行一時脈樹合成動作，使得該巨集區塊的該時脈輸入端與該第二級的該時脈輸入端所接收的該時脈信號同步。
TW109123697A 2020-07-14 2020-07-14 混合靜態組合電路與動態組合電路的積體電路及其相關設計方法 TWI736359B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW109123697A TWI736359B (zh) 2020-07-14 2020-07-14 混合靜態組合電路與動態組合電路的積體電路及其相關設計方法
CN202010854967.1A CN113935263A (zh) 2020-07-14 2020-08-24 混合静态组合电路与动态组合电路的集成电路及设计方法
US17/020,881 US11126217B1 (en) 2020-07-14 2020-09-15 Integrated circuit with mixed circuitry structure of static combinational circuit and dynamic combinational circuit and designing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109123697A TWI736359B (zh) 2020-07-14 2020-07-14 混合靜態組合電路與動態組合電路的積體電路及其相關設計方法

Publications (2)

Publication Number Publication Date
TWI736359B true TWI736359B (zh) 2021-08-11
TW202203587A TW202203587A (zh) 2022-01-16

Family

ID=77749095

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109123697A TWI736359B (zh) 2020-07-14 2020-07-14 混合靜態組合電路與動態組合電路的積體電路及其相關設計方法

Country Status (3)

Country Link
US (1) US11126217B1 (zh)
CN (1) CN113935263A (zh)
TW (1) TWI736359B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112291120B (zh) * 2020-12-29 2021-06-15 苏州裕太微电子有限公司 一种延时线结构及其时延抖动的校正方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880608A (en) * 1996-12-27 1999-03-09 Intel Corporation Pulsed domino latches
US20090206880A1 (en) * 2005-10-18 2009-08-20 Panasonic Corporation Semiconductor integrated circuit
US7592840B2 (en) * 2006-11-08 2009-09-22 Intel Corporation Domino circuit with disable feature
US20100315144A1 (en) * 2009-06-16 2010-12-16 Hyoung-Wook Lee Flip-Flop Circuits and System Including the Same
US7908499B2 (en) * 2006-09-20 2011-03-15 Panasonic Corporation Semiconductor integrated circuit comprising master-slave flip-flop and combinational circuit with pseudo-power supply lines
US7911249B2 (en) * 2006-07-25 2011-03-22 Panasonic Corporation Semiconductor integrated circuit
EP2339360A1 (en) * 2009-12-22 2011-06-29 Nxp B.V. Testing circuit and method
US20130305078A1 (en) * 2012-05-08 2013-11-14 Heon-Hee LEE System on chip (soc), method of operating the soc, and system having the soc
TW201933862A (zh) * 2018-01-16 2019-08-16 美商豪威科技股份有限公司 包括具有混合式計數器結構之類比對數位轉換之影像感測器讀出電器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2694204B2 (ja) * 1987-10-20 1997-12-24 株式会社日立製作所 半導体集積回路装置
US5880609A (en) * 1997-01-23 1999-03-09 Sun Microsystems, Inc. Non-blocking multiple phase clocking scheme for dynamic logic
US6043696A (en) * 1997-05-06 2000-03-28 Klass; Edgardo F. Method for implementing a single phase edge-triggered dual-rail dynamic flip-flop
US6018254A (en) * 1997-06-30 2000-01-25 Sun Microsystems, Inc. Non-blocking delayed clocking system for domino logic
US5983013A (en) * 1997-06-30 1999-11-09 Sun Microsystems, Inc. Method for generating non-blocking delayed clocking signals for domino logic
US6928572B2 (en) 2001-06-29 2005-08-09 Intel Corporation Multistage clock delay circuit and method
US7370301B2 (en) * 2004-12-17 2008-05-06 Stmicroelectronics, Inc. Method and apparatus for mixing static logic with domino logic
KR20100134937A (ko) 2009-06-16 2010-12-24 삼성전자주식회사 다이내믹 도미노 회로

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880608A (en) * 1996-12-27 1999-03-09 Intel Corporation Pulsed domino latches
US20090206880A1 (en) * 2005-10-18 2009-08-20 Panasonic Corporation Semiconductor integrated circuit
US7911249B2 (en) * 2006-07-25 2011-03-22 Panasonic Corporation Semiconductor integrated circuit
US7908499B2 (en) * 2006-09-20 2011-03-15 Panasonic Corporation Semiconductor integrated circuit comprising master-slave flip-flop and combinational circuit with pseudo-power supply lines
US7592840B2 (en) * 2006-11-08 2009-09-22 Intel Corporation Domino circuit with disable feature
US20100315144A1 (en) * 2009-06-16 2010-12-16 Hyoung-Wook Lee Flip-Flop Circuits and System Including the Same
EP2339360A1 (en) * 2009-12-22 2011-06-29 Nxp B.V. Testing circuit and method
US20130305078A1 (en) * 2012-05-08 2013-11-14 Heon-Hee LEE System on chip (soc), method of operating the soc, and system having the soc
TW201933862A (zh) * 2018-01-16 2019-08-16 美商豪威科技股份有限公司 包括具有混合式計數器結構之類比對數位轉換之影像感測器讀出電器

Also Published As

Publication number Publication date
TW202203587A (zh) 2022-01-16
US11126217B1 (en) 2021-09-21
CN113935263A (zh) 2022-01-14

Similar Documents

Publication Publication Date Title
US6721774B1 (en) Low power multiplier
US6960933B1 (en) Variable data width operation in multi-gigabit transceivers on a programmable logic device
JP2002025259A (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
JP2001339280A (ja) タイミング差分割回路と信号制御方法及び装置
JP7297784B2 (ja) プログラマブル制御回路を用いた選択的なクロック信号の提供
JP2003218687A (ja) 半導体集積回路及びバーンイン方法
JP3487533B2 (ja) 逓倍回路及び半導体集積回路装置
TWI736359B (zh) 混合靜態組合電路與動態組合電路的積體電路及其相關設計方法
TW201037484A (en) Clock generating system and clock-dividing module
WO2023207587A1 (zh) 具有多路选择器功能的d触发器
KR20050099714A (ko) 고집적 저전력 글리치리스 클럭 선택회로 및 이를구비하는 디지털 프로세싱 시스템
EP4206704A1 (en) Clock shaper circuit for transition fault testing
JP6602849B2 (ja) プログラマブル遅延回路ブロック
US7844922B2 (en) Semiconductor integrated circuit device and design method thereof
Ke et al. Die-to-die clock synchronization for 3-D IC using dual locking mechanism
JPH10133768A (ja) クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置
JP4666462B2 (ja) カウンタ回路と、それを含む半導体装置
KR20000026573A (ko) 클럭 주파수 배주 회로
JPH10215153A (ja) クロック逓倍回路及び半導体集積回路
Sankar et al. Implementation of Static and Semi-Static Versions of a Bit-Wise Pipelined Dual-Rail NCL 2 s Complement Multiplier
Purohit et al. Design-space exploration of energy-delay-area efficient coarse-grain reconfigurable datapath
JP2004127012A (ja) 同期式回路およびその設計方法
JP2000029562A (ja) 半導体集積回路及びクロック供給回路の設計方法
Peng et al. High performance protocol converters for two phase quasi-delay insensitive system-level communication
Howard et al. Investigation and comparison of bus alternatives for asynchronous circuits