CN113935263A - 混合静态组合电路与动态组合电路的集成电路及设计方法 - Google Patents

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Abstract

一种混合静态组合电路与动态组合电路的集成电路，包括：一第一级，接收一前级输出数据与一时钟信号，并产生一第一输出数据；一第二级，接收第一输出数据与时钟信号，并产生一第二输出数据；第一级包括：一触发器电路、一静态组合电路、一动态组合电路与一多相位产生器；触发器电路的一数据输入端接收前级输出数据，触发器电路的一时钟输入端接收时钟信号，触发器电路的一数据输出端产生一输入数据，静态组合电路接收输入数据并产生一中间数据，多相位产生器接收时钟信号并产生一延迟的时钟信号，动态组合电路的一数据输入端接收中间数据，该动态组合电路的一时钟输入端接收该延迟的时钟信号，该动态组合电路的一数据输出端产生该第一输出数据。

Description

混合静态组合电路与动态组合电路的集成电路及设计方法
技术领域
本发明是一种集成电路(integrated circuit)及相关设计方法，且特别涉及一种混合静态组合电路(static combinational circuit)与动态组合电路(dynamiccombinational circuit)的集成电路及其相关设计方法。
背景技术
众所周知，集成电路中包括各种功能的多个子电路(sub-circuit)。当集成电路运行时，而每个子电路执行对应的特定功能。为了让每个子电路之间能够顺利地传递数据，每个子电路是根据时钟信号(clock signal)来运行。换言之，集成电路中的多个子电路可视为多个级(stage)。举例来说，根据时钟信号的运行，第一级所产生的数据可以传递至第二级进行处理，而第二级所产生的数据还可再传送至第三级进行处理，并依此类推。
请参照图1，其所示出为现有运用于集成电路的电路图(circuit diagram)。集成电路的电路图中包括多个级110、120并根据时钟信号CLK来运行。每个级110、120中包括一触发器电路(flip-flop circuit)112、122与一静态组合电路(static combinationalcircuit)114、124。其中，触发器电路112、122的时钟输入端CKin接收时钟信号CLK。再者，触发器电路112、122中包括多个锁存器(latch)。
在第n级110中，触发器电路112锁存(latch)前一级的输出数据Doutn-1成为输入数据Dinn。再者，静态组合电路114接收并处理输入数据Dinn之后，产生第n级110的输出数据Doutn。同理，第(n+1)级120中，触发器电路122锁存第n级110的输出数据Doutn成为输入数据Dinn+1。再者，静态组合电路124接收并处理输入数据Dinn+1之后，产生第(n+1)级120的输出数据Doutn+1。
基本上，静态组合电路114、124可由各种静态逻辑元件(static logic element)组合而成。静态逻辑元件可为非门(反闸，NOT gate)、与门(及闸，AND gate)、与非门(反及闸，NAND gate)、或门(或闸，OR gate)、或非门(反或闸，NOR gate)、异或门(互斥或闸，XORgate)等等。
举例来说，第n级110中的静态组合电路114为加法器(adder)，第(n+1)级120中的静态组合电路124为乘法器(multiplier)，且输出数据Doutn-1中包括A、B、C三个数值。
第n级110中，触发器电路112锁存(latch)前一级的输出数据Doutn-1成为输入数据Dinn，静态组合电路114将数值A与数值B相加，并且输出数据Doutn中包括(A+B)与C两个数值。
第(n+1)级120中，触发器电路122锁存(latch)输出数据Doutn成为输入数据Dinn+1，静态组合电路124将两个数值(A+B)与数值C相乘，并且产生的数值(A+B)×C的输出数据Doutn+1。
因此，于时钟信号CLK的第一个周期，第一级110根据A、B与C三个数值的输出数据Doutn-1进行加法运算，并产生(A+B)与C两个数值的输出数据Doutn。于时钟信号CLK的第二周期，第二级120根据(A+B)与C两个数值的输出数据Doutn进行乘法运算，并产生(A+B)×C的输出数据Doutn+1。
当然，除了上述的加法器与乘法器之外，静态组合电路114、124可以根据实际的设计成各种算数逻辑电路(arithmetic logic circuit)，用以根据时钟信号CLK来按序进行各种运算(operation)。
当图1的电路图设计完成后，于制作成集成电路之前，需要进行布局(layout)动作。亦即，在半导体基板(semiconductor substrate)上对于电路图中的每个电子元件(electronic element)进行配置(placement)与连线(routing)动作。一般来说，利用自动配置与连线工具(automatic placement and routing tool，简称APR工具)即可完成布局动作。
其中，APR工具为一电脑软件，可将电路图中的每个电子元件配置于半导体基板，之后会进行各个电子元件之间的连线。再者，为了让集成电路能够顺利运行，APR工具还会针对时钟信号CLK进行时钟树平衡(clock tree balancing)动作，也就是时钟树合成(clock tree synthesis，简称CTS)动作。
基本上，时钟树平衡(clock tree balancing)动作是用以控制时钟路径(clockpath)，使得每一级时钟输入端CKin接收的时钟信号CLK同步(synchronous)。以图1为例，当时钟树平衡动作完成后，于集成电路运行时，每一级110、120时钟输入端CKin所接收的时钟信号CLK会同时由低电平转换为高电平，也会同时由高准为转换为低电平。
动态组合电路(dynamic combinational circuit)具有较高速、省面积、低耗能的优点。因此，由动态逻辑元件(dynamic logic element)所组成的动态组合电路已经被设计在中央处理器(CPU)、系统单芯片(SOC)以及特殊应用集成电路(ASIC)中。
动态组合电路可由各种动态逻辑元件(dynamic logic element)，例如动态非门(动态反闸，dynamic NOT)、动态与门(动态及闸，dynamic AND)、动态与非门(动态反及闸，dynamic NAND)、动态或门(动态或闸，dynamic OR)、动态或非门(动态反或闸，dynamicNOR)、动态异或门(动态互斥或闸，dynamic XOR)等等所组成。
动态组合电路主要的特征在于利用时钟信号CLK来运行，于时钟信号CLK为低电平时，为预充电相位(pre-charge phase)。于时钟信号CLK为高电平时，为运算相位(evaluation phase)。以下以动态与非门(dynamic NAND)的运行为例来说明。
如图2所示，其为动态与非门(dynamic NAND)。于时钟信号CLK为低电平(例如接地电压GND)时，为预充电相位(pre-charge phase)，晶体管Mu开启(turn on)，晶体管Md关闭(turn off)，电容器C被充电至供应电压Vdd。
于时钟信号CLK为高电平(例如供应电压Vdd)时，为运算相位(evaluationphase)，晶体管Mu关闭(turn off)，晶体管Md开启(turn on)，输出数据OUT根据输入信号A与输入信号B来决定。再者，当输入信号A与输入信号B皆为高电平时，输出数据OUT为低电平。当输入信号A与输入信号B皆为低电平，或者输入信号A与输入信号B其中之一为低电平时，输出数据OUT为高电平。
由以上的说明可知，由各种动态逻辑元件(dynamic logic element)所组成的动态组合电路需要根据时钟信号CLK来运行。
然而，在集成电路的各个级内部同时设计动态组合电路与静态组合电路时，利用APR工具进行时钟树平衡(clock tree balancing)动作后，集成电路将无法正常的运行。
发明内容
本发明提出一种混合静态组合电路与动态组合电路的集成电路，包括：一第一级，接收一前级输出数据与一时钟信号，并产生一第一输出数据；以及，一第二级，接收该第一输出数据与该时钟信号，并产生一第二输出数据；其中，该第一级包括：一第一触发器电路、一第一静态组合电路、一动态组合电路与一多相位产生器；该第一触发器电路的一数据输入端接收该前级输出数据，该第一触发器电路的一时钟输入端接收该时钟信号，该第一触发器电路的一数据输出端产生一输入数据，该第一静态组合电路接收该输入数据并产生一中间数据，该多相位产生器接收该时钟信号并产生一延迟的时钟信号，该动态组合电路的一数据输入端接收该中间数据，该动态组合电路的一时钟输入端接收该延迟的时钟信号，该动态组合电路的一数据输出端产生该第一输出数据。
本发明提出一种针对上述集成电路的设计方法，包括下列步骤：将该第一级内部的该第一触发器电路、该第一静态组合电路、该动态组合电路与该多相位产生器设定为一巨集区块；对该集成电路进行一配置与连线动作；对该集成电路进行一时钟树平衡动作；将该巨集区块回复为该第一触发器电路、该第一静态组合电路、该动态组合电路与该多相位产生器。
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下:
图1为现有运用于集成电路的电路图。
图2动态与非门。
图3为混合静态组合电路与动态组合电路的电路图。
图4为本发明混合静态组合电路与动态组合电路的电路图。
图5为多相位产生器示意图。
图6为本发明的设计方法流程图。
其中，附图标记说明如下：
110，310，410：第n级
112，122，312，322，412：触发器电路
114，124，314，324，414：静态组合电路
120，320：第(n+1)级
316，416：动态组合电路
418：多相位产生器
501～50y：延迟元件
520：多工器
具体实施方式
在集成电路中设计混合静态组合电路与动态组合电路时，至少有一级内部包括动态组合电路。请参照图3，其所示出为混合静态组合电路与动态组合电路的电路图(circuitdiagram)。
集成电路的电路图中包括多个级310、320并根据时钟信号CLK来运行。第n级310中包括一触发器电路(flip-flop circuit)312、一静态组合电路(static combinationalcircuit)314与一动态组合电路316。第(n+1)级320中包括一触发器电路322与一静态组合电路324。其中，触发器电路312、322的时钟输入端CKin接收时钟信号CLK。再者，触发器电路312、322中包括多个锁存器(latch)。
在第n级310中，触发器电路312锁存(latch)前一级的输出数据Doutn-1成为输入数据Dinn。再者，静态组合电路314接收并处理输入数据Dinn后，产生中间数据(intermediate data)Dx。另外，动态组合电路316的时钟输入端CKin接收时钟信号CLK。而根据时钟信号CLK，动态组合电路316接收并处理中间数据Dx并产生第n级310的输出数据Doutn。
在第(n+1)级320中，触发器电路322锁存第n级310的输出数据Doutn成为输入数据Dinn+1。再者，静态组合电路324接收并处理输入数据Dinn+1并产生第(n+1)级320的输出数据Doutn+1。
根据图3的电路图，当集成电路运行时，于时钟信号CLK的前一个周期，第n级310必须处理前一级的输出数据Doutn-1，并产生第n级310的输出数据Doutn。于时钟信号CLK的下一个周期，第(n+1)级320必须处理第n级310的输出数据Doutn，并产生第(n+1)级320的输出数据Doutn+1。
图3的电路图设计完成后，需要利用自动配置与连线工具(APR工具)来完成布局动作。由于图3的电路图为混合静态组合电路与动态组合电路的设计，当APR工具针对时钟信号CLK进行时钟树平衡(clock tree balancing)后，会使得每一级时钟输入端CKin接收的时钟信号CLK同步(synchronous)，并造成集成电路无法实现上述的运行。以下进行说明。
众所周知，静态组合电路314从接收输入数据Dinn开始到产生中间数据Dx会有特定的处理时间(processing time)。由于第n级310中触发器电路312的时钟输入端CKin与动态组合电路316的时钟输入端CKin接收的时钟信号CLK同步(synchronous)。换句话说，当动态组合电路316根据时钟信号CLK而开始运行时，触发器电路312正开始锁存输出数据Doutn-1，因此可以确定静态组合电路314的中介数据Dx根本还没准备好(not ready)，导致动态组合电路316无法接收正确的中介数据Dx而产生错误的输出数据Doutn。
为了解决上述问题让集成电路能够正常运行，本发明于混合静态组合电路与动态组合电路的设计中更增加一多相位产生器，用以动态地调整时钟信号的延迟时间，使得集成电路能够正确的运行。
请参照图4，其所示出为本发明混合静态组合电路与动态组合电路的电路图(circuit diagram)。集成电路中包括多个级410、320并根据时钟信号CLK来运行。第n级410中包括一触发器电路412、一静态组合电路414、一多相位产生器(multi-phase generator)418与一动态组合电路416。第(n+1)级320的结构与图3相同，此处不再赘述。其中，触发器电路412、322的时钟输入端CKin接收时钟信号CLK。再者，触发器电路412、322中包括多个锁存器(latch)。
根据本发明的实施例，在第n级410中，触发器电路412的数据输入端接收前一级的输出数据Doutn-1成为输入数据Dinn，且由触发器电路412的数据输出端产生输入数据Dinn。再者，静态组合电路414接收并处理输入数据Dinn后，产生中间数据(intermediatedata)Dx。另外，多相位产生器418接收时钟信号CLK，并产生延迟的时钟信号CLK_d。动态组合电路416的时钟输入端CKin接收延迟的时钟信号CLK_d，动态组合电路416的数据输入端接收中间数据Dx，该动态组合电路的数据输出端产生输出数据Doutn。亦即，根据延迟的时钟信号CLK_d，动态组合电路416接收并处理中间数据Dx并产生第n级410的输出数据Doutn。
相同地，在第(n+1)级320中，触发器电路322的数据输入端接收第n级310的输出数据Doutn成为输入数据Dinn+1，且由触发器电路322的数据输出端产生输入数据Dinn+1。而静态组合电路324接收并处理输入数据Dinn+1并产生第(n+1)级320的输出数据Doutn+1。
由于静态组合电路414从接收输入数据Dinn开始到产生中间数据Dx会有特定的处理时间(processing time)。因此，利用多相位产生器418产生延迟的时钟信号CLK_d，并且控制延迟的时钟信号CLK_d的相位落后时钟信号CLK至少该处理时间。因此，当动态组合电路416根据延迟的时钟信号CLK_d而开始运行时，可以确定静态组合电路314的中介数据Dx已经准备好(ready)，而动态组合电路416则接收中介数据Dx并成功地产生输出数据Doutn。
根据以上的说明，当集成电路正常运行时，于时钟信号CLK的前一个周期，第n级410处理前一级的输出数据Doutn-1，并产生第n级410的输出数据Doutn。于时钟信号CLK的下一个周期，第(n+1)级320处理第n级310的输出数据Doutn，并产生第(n+1)级320的输出数据Doutn+1。
请参照图5，其所示出为多相位产生器示意图。多相位产生器418包括多个串接的延迟元件(delay element)501～50y，每个延迟元件501～50y可以将接收的时钟信号延后一个延迟时间(delay time)。其中，第一个延迟单元501接收时钟信号CLK产生时钟信号CLK1，第二个延迟单元502接收时钟信号CLK1产生时钟信号CLK2，依此类推...，第y个延迟单元50y接收时钟信号CLKy-1产生时钟信号CLKy。另外，多工器520接收多个延迟元件501～50y所产生的时钟信号CLK1～CLKy。多工器520的输出端可以连接至多个输入端其中之一，用以选择多个时钟信号CLK1～CLKy其中之一，使得输出端产生延迟的时钟信号CLK_d。换言之，于集成电路运行时，内部的控制电路(未示出)可以根据静态组合电路414的处理时间(processing time)，经由多工器520来选择适合的延迟的时钟信号CLK_d至动态组合电路416。
再者，本发明提出混合静态组合电路与动态组合电路的设计方法。请参照图6，其所示出为本发明的设计方法流程图。
当集成电路的电路图设计完成后，将具有混合静态组合电路与动态组合电路的级(stage)内部的触发器电路、静态组合电路、动态组合电路与多相位产生器设定为一巨集区块(macro block)(步骤S602)。根据本发明的实施例，巨集区块可视为一个电子元件(electronic element)。以图4的电路图为例，该巨集区块包括：触发器电路412、静态组合电路414、动态组合电路416与多相位产生器418。再者，巨集区块的多个信号输入端接收前一级的输出数据Doutn-1、一时钟输入端CLKin接收时钟信号，以及多个信号输出端产生输出数据Doutn。
接着，对集成电路进行配置与连线动作(步骤S604)。也就是说，利用APR工具来布局巨集区块以及第(n+1)级320中的其他电子元件。
之后，对集成电路进行时钟树平衡(clock tree balancing)动作(步骤S606)。亦即，利用APR工具来针对时钟信号进行时钟树合成动作，并使得巨集区块与第(n+1)级的时钟输入端CKin所接收的时钟信号CLK同步(synchronous)。
接着，将巨集区块回复为触发器电路412、静态组合电路414、动态组合电路416与多相位产生器418的连接关系(步骤S608)。
由以上的说明可知，利用APR工具进行时钟树平衡动作时，APR工具仅针对巨集区块的时钟输入端以及其他级的时钟输入端来进行时钟树合成(CTS)动作。因此，APR工具并不会针对巨集区块内部动态组合电路的时钟输入端进行时钟树平衡动作。
再者，于时钟树平衡动作完成后，再将巨集区块回复为触发器电路、静态组合电路、动态组合电路与多相位产生器。因此，可使得动态组合电路的时钟输入端与触发器电路的时钟输入端所接收的时钟信号CLK不同步，并使得集成电路能正确地运行。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (8)

1.一种混合静态组合电路与动态组合电路的集成电路，包括：
一第一级，接收一前级输出数据与一时钟信号，并产生一第一输出数据；以及
一第二级，接收该第一输出数据与该时钟信号，并产生一第二输出数据；
其中，该第一级包括：一第一触发器电路、一第一静态组合电路、一动态组合电路与一多相位产生器；该第一触发器电路的一数据输入端接收该前级输出数据，该第一触发器电路的一时钟输入端接收该时钟信号，该第一触发器电路的一数据输出端产生一输入数据，该第一静态组合电路接收该输入数据并产生一中间数据，该多相位产生器接收该时钟信号并产生一延迟的时钟信号，该动态组合电路的一数据输入端接收该中间数据，该动态组合电路的一时钟输入端接收该延迟的时钟信号，该动态组合电路的一数据输出端产生该第一输出数据。
2.如权利要求1所述的集成电路，其中第二级包括：一第二触发器电路与一第二静态组合电路；该第二触发器电路的一数据输入端接收该第一输出数据，该第二触发器电路的一时钟输入端接收该时钟信号，该第二触发器电路的一数据输出端连接至该第二静态组合电路的一数据输入端，该第二静态组合电路的一数据输出端产生该第二输出数据。
3.如权利要求1所述的集成电路，其中于该时钟信号的一第一周期，该第一级处理该前级输出数据并产生该第一输出数据；于该时钟信号的一第二周期，该第二级处理该第一输出数据并产生该第二输出数据。
4.如权利要求1所述的集成电路，其中该多相位产生器包括：串接的多个延迟元件以及一多工器；第一个延迟元件接收该时钟信号，所述延迟元件的输出端连接至该多工器的多个输入端，且该多工器的一输出端选择性地连接至所述输入端其中之一用以产生该延迟的时钟信号。
5.如权利要求1所述的集成电路的设计方法，包括下列步骤：
将该第一级内部的该第一触发器电路、该第一静态组合电路、该动态组合电路与该多相位产生器设定为一巨集区块；
对该集成电路进行一配置与连线动作；
对该集成电路进行一时钟树平衡动作；以及
将该巨集区块回复为该第一触发器电路、该第一静态组合电路、该动态组合电路与该多相位产生器。
6.如权利要求5所述的集成电路的设计方法，其中于进行该配置与连线动作时，利用一自动配置与连线工具来布局该巨集区块与该第二级内的多个电子元件。
7.如权利要求5所述的集成电路的设计方法，其中该巨集区块的多个信号输入端接收该前级输出数据，该巨集区块的一时钟输入端接收该时钟信号，以及该巨集区块的多个信号输出端产生该第一输出数据。
8.如权利要求7所述的集成电路的设计方法，其中于进行该时钟树平衡动作时，利用一自动配置与连线工具来进行一时钟树合成动作，使得该巨集区块的该时钟输入端与该第二级的该时钟输入端所接收的该时钟信号同步。
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