KR20050099714A - 고집적 저전력 글리치리스 클럭 선택회로 및 이를구비하는 디지털 프로세싱 시스템 - Google Patents

고집적 저전력 글리치리스 클럭 선택회로 및 이를구비하는 디지털 프로세싱 시스템 Download PDF

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Abstract

글리치를 유발하지 않으며 또한 사용되는 논리게이트들의 수가 적어서 전력소모가 적은 클럭 선택회로 및 이를 구비하는 디지털 프로세싱 시스템이 개시된다. 상기 클럭 선택회로에서는 제어신호에 의해 제1클럭 제어신호 및 제2클럭 제어신호가 발생되며 제1클럭 제어신호의 제1구간 동안에만 제1클럭신호가 선택되어 출력 클럭신호로서 출력되고 제2클럭 제어신호의 제2구간 동안에만 제2클럭신호가 선택되어 상기 출력 클럭신호로서 출력된다. 따라서 상기 클럭 선택회로는 글리치를 유발하지 않는다. 또한 구성이 간단하여 사용되는 논리게이트들의 수가 적고 전력소모가 적은 장점이 있다.

Description

고집적 저전력 글리치리스 클럭 선택회로 및 이를 구비하는 디지털 프로세싱 시스템{High dendsity low power glitchless clock selection circuit and digital processing system including the same}
본 발명은 다른 여러가지 클럭신호 소오스들로부터 동작할 수 있는 디지털 프로세싱 시스템에 관한 것으로, 특히 두개의 클럭신호들중 하나를 선택하여 출력하는 클럭 선택회로에 관한 것이다.
최근에 ASIC(Application Specific Integrated Ciruit), CPU(Central Processing Unit), 및 DSP(Digital Signal Processor)와 같은 반도체 집적회로의 속도, 전력, 및 집적도(complextity)가 크게 증가되었다. 이러한 발전은 여러개의 칩들을 하나의 칩에 집적시킨 SOC(System-On-Chip)의 개발을 가능하게 하였다.
이 SOC와 같은 디지털 프로세싱 시스템은 일반적으로 여러개의 클럭신호 소오스(Source)들을 가지며 이 여러개의 클럭신호 소오스들로부터 발생되는 여러개의 클럭신호들을 선택적으로 사용한다. 이때 사용되는 클럭신호가 제1클럭신호로부터 제2클럭신호로 변경될 때 글리치(Glitch)가 발생되어서는 안된다.
따라서 두개의 클럭신호, 즉 제1클럭신호와 제2클럭신호를 수신하여 이들중 하나를 선택하여 글리치없이 출력하는 클럭 선택회로, 즉 글리치없는 멀티플렉서(Glitchless Multiplexer)가 요구되고 있다. 대표적인 종래의 클럭 선택회로의 일예가 미국 특허출원 공개 번호 US 2003/0145244 A1에 개시되어 있다. 그런데 상기와 같은 종래의 클럭 선택회로는 사용되는 논리게이트들의 수가 많고 이로 인하여 전력소모가 많은 단점이 있다.
본 발명이 이루고자하는 기술적 과제는, 글리치를 유발하지 않으며 또한 사용되는 논리게이트들의 수가 적어서 전력소모가 적은 클럭 선택회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 클럭 선택회로를 구비하는 디지털 프로세싱 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 클럭 선택회로는, 제1제어회로, 제2제어회로, 제1디스에이블 신호 발생회로, 제2디스에이블 신호 발생회로, 및 논리회로를 구비하는 것을 특징으로 한다.
상기 제1제어회로는 제어신호 및 제1디스에이블 신호에 응답하여 소정의 제1구간동안 활성화되는 제1클럭 제어신호를 발생하고 상기 제1구간동안만 상기 제1클럭신호의 지연신호를 제1게이티드(gated) 클럭신호로서 출력한다. 상기 제2제어회로는 상기 제어신호의 반전신호 및 제2디스에이블 신호에 응답하여 소정의 제2구간동안 활성화되는 제2클럭 제어신호를 발생하고 상기 제2구간동안만 상기 제2클럭신호의 지연신호를 제2게이티드(gated) 클럭신호로서 출력한다.
상기 제1디스에이블 신호 발생회로는 상기 제2클럭 제어신호를 상기 제1클럭신호의 지연신호의 소정 싸이클 동안 지연시켜 상기 제1디스에이블 신호를 발생한다. 상기 제2디스에이블 신호 발생회로는 상기 제1클럭 제어신호를 상기 제2클럭신호의 지연신호의 소정 싸이클 동안 지연시켜 상기 제2디스에이블 신호를 발생한다.
상기 논리회로는 상기 제1게이티드 클럭신호 및 상기 제2게이티드 클럭신호를 논리조합하여 출력 클럭신호를 발생한다.
바람직한 일실시예에 따르면 상기 제1제어회로는, 제1클럭 제어회로, 제1지연회로, 및 제1게이팅 회로를 구비한다. 상기 제1클럭 제어회로는 상기 제어신호 및 상기 제1디스에이블 신호에 응답하여 상기 제1구간동안 활성화되는 상기 제1클럭 제어신호를 발생한다. 상기 제1지연회로는 상기 제1클럭신호를 지연시켜 상기 제1클럭신호의 지연신호를 출력한다. 상기 제1게이팅 회로는 상기 제1클럭 제어신호의 상기 제1활성화 구간동안 상기 제1클럭신호의 지연신호를 상기 제1게이티드(gated) 클럭신호로서 출력한다.
바람직한 일실시예에 따르면 상기 제2제어회로는, 제2클럭 제어회로, 제2지연회로, 및 제2게이팅 회로를 구비한다. 상기 제2클럭 제어회로는 상기 제어신호의 반전신호 및 상기 제2디스에이블 신호에 응답하여 상기 제2구간동안 활성화되는 상기 제2클럭 제어신호를 발생한다. 상기 제2지연회로는 상기 제2클럭신호를 지연시켜 상기 제2클럭신호의 지연신호를 출력한다. 상기 제2게이팅 회로는 상기 제2클럭 제어신호의 상기 제2활성화 구간동안 상기 제2클럭신호의 지연신호를 상기 제2게이티드(gated) 클럭신호로서 출력한다.
바람직한 일실시예에 따르면 상기 제1디스에이블 신호 발생회로는, 직렬연결되며 각각의 클럭단자에 상기 제1클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고, 상기 플립플롭들중 첫단의 플립플롭의 입력단자에 상기 제2클럭 제어신호가 입력되고 상기 플립플롭들중 마지막단의 플립플롭의 출력단자로부터 상기 제1디스에이블 신호가 출력된다.
바람직한 일실시예에 따르면 상기 제2디스에이블 신호 발생회로는, 직렬연결되며 각각의 클럭단자에 상기 제2클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고, 상기 플립플롭들중 첫단의 플립플롭의 입력단자에 상기 제1클럭 제어신호가 입력되고 상기 플립플롭들중 마지막단의 플립플롭의 출력단자로부터 상기 제2디스에이블 신호가 출력된다.
바람직한 일실시예에 따르면 상기 논리회로는, 상기 제1게이티드 클럭신호 및 상기 제2게이티드 클럭신호를 수신하여 상기 출력 클럭신호를 출력하는 낸드게이트를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 디지털 프로세싱 시스템은, 디지털 프로세싱 회로, 제1클럭신호 소오스, 제2클럭신호 소오스, 및 클럭 선택회로를 구비하는 것을 특징으로 한다.
상기 디지털 프로세싱 회로는 복수개의 클럭 주파수들에서 동작한다. 상기 제1클럭신호 소오스는 제1클럭신호를 발생하고 상기 제2클럭신호 소오스는 제2클럭신호를 발생한다. 상기 클럭 선택회로는 상기 제1클럭신호 및 상기 제2클럭신호를 수신하여 이들중 하나를 선택하여 상기 디지털 프로세싱 회로로 출력한다.
특히 상기 클럭 선택회로는, 제1제어회로, 제2제어회로, 제1디스에이블 신호 발생회로, 제2디스에이블 신호 발생회로, 및 논리회로를 구비한다.
상기 제1제어회로는 제어신호 및 제1디스에이블 신호에 응답하여 소정의 제1구간동안 활성화되는 제1클럭 제어신호를 발생하고 상기 제1구간동안만 상기 제1클럭신호의 지연신호를 제1게이티드(gated) 클럭신호로서 출력한다. 상기 제2제어회로는 상기 제어신호의 반전신호 및 제2디스에이블 신호에 응답하여 소정의 제2구간동안 활성화되는 제2클럭 제어신호를 발생하고 상기 제2구간동안만 상기 제2클럭신호의 지연신호를 제2게이티드(gated) 클럭신호로서 출력한다.
상기 제1디스에이블 신호 발생회로는 상기 제2클럭 제어신호를 상기 제1클럭신호의 지연신호의 소정 싸이클 동안 지연시켜 상기 제1디스에이블 신호를 발생한다. 상기 제2디스에이블 신호 발생회로는 상기 제1클럭 제어신호를 상기 제2클럭신호의 지연신호의 소정 싸이클 동안 지연시켜 상기 제2디스에이블 신호를 발생한다.
상기 논리회로는 상기 제1게이티드 클럭신호 및 상기 제2게이티드 클럭신호를 논리조합하여 출력 클럭신호를 발생한다.
바람직한 일실시예에 따르면 상기 제1제어회로는, 제1클럭 제어회로, 제1지연회로, 및 제1게이팅 회로를 구비한다. 상기 제1클럭 제어회로는 상기 제어신호 및 상기 제1디스에이블 신호에 응답하여 상기 제1구간동안 활성화되는 상기 제1클럭 제어신호를 발생한다. 상기 제1지연회로는 상기 제1클럭신호를 지연시켜 상기 제1클럭신호의 지연신호를 출력한다. 상기 제1게이팅 회로는 상기 제1클럭 제어신호의 상기 제1활성화 구간동안 상기 제1클럭신호의 지연신호를 상기 제1게이티드(gated) 클럭신호로서 출력한다.
바람직한 일실시예에 따르면 상기 제2제어회로는, 제2클럭 제어회로, 제2지연회로, 및 제2게이팅 회로를 구비한다. 상기 제2클럭 제어회로는 상기 제어신호의 반전신호 및 상기 제2디스에이블 신호에 응답하여 상기 제2구간동안 활성화되는 상기 제2클럭 제어신호를 발생한다. 상기 제2지연회로는 상기 제2클럭신호를 지연시켜 상기 제2클럭신호의 지연신호를 출력한다. 상기 제2게이팅 회로는 상기 제2클럭 제어신호의 상기 제2활성화 구간동안 상기 제2클럭신호의 지연신호를 상기 제2게이티드(gated) 클럭신호로서 출력한다.
바람직한 일실시예에 따르면 상기 제1디스에이블 신호 발생회로는, 직렬연결되며 각각의 클럭단자에 상기 제1클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고, 상기 플립플롭들중 첫단의 플립플롭의 입력단자에 상기 제2클럭 제어신호가 입력되고 상기 플립플롭들중 마지막단의 플립플롭의 출력단자로부터 상기 제1디스에이블 신호가 출력된다.
바람직한 일실시예에 따르면 상기 제2디스에이블 신호 발생회로는, 직렬연결되며 각각의 클럭단자에 상기 제2클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고, 상기 플립플롭들중 첫단의 플립플롭의 입력단자에 상기 제1클럭 제어신호가 입력되고 상기 플립플롭들중 마지막단의 플립플롭의 출력단자로부터 상기 제2디스에이블 신호가 출력된다.
바람직한 일실시예에 따르면 상기 논리회로는, 상기 제1게이티드 클럭신호 및 상기 제2게이티드 클럭신호를 수신하여 상기 출력 클럭신호를 출력하는 낸드게이트를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 디지털 프로세싱 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 디지털 프로세싱 시스템은, 제1클럭신호 소오스(11), 제2클럭신호 소오스(13), 클럭 선택회로(15), 및 디지털 프로세싱 회로(17)를 구비한다.
제1클럭신호 소오스(11)는 제1클럭신호(CLK1)를 발생하며 제1클럭신호 소오스(11)는 내부의 클럭신호 발생기이거나 또는 외부의 소오스일 수도 있다. 제2클럭신호 소오스(13)는 제2클럭신호(CLK2)를 발생하며 제2클럭신호 소오스(13)는 내부의 클럭신호 발생기이거나 또는 외부의 소오스일 수도 있다.
클럭 선택회로(15)는 제어신호(BYPASS)에 응답하여 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)중 하나를 출력 클럭신호(CLKOUT)로서 선택하여 디지털 프로세싱 회로(17)로 출력한다.
디지털 프로세싱 회로(17)는 복수개의 클럭 주파수들에서 동작한다. 다시말해 디지털 프로세싱 회로(17)는 제1클럭신호(CLK1)에 응답하여 동작할 수도 있고 제2클럭신호(CLK2)에 응답하여 동작할 수도 있다. 디지털 프로세싱 회로(17)는 ASIC, CPU, 및 DSP와 같은 회로일 수 있다.
여기에서 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 서로 동기적(synchronous)일 수도 있고 또는 비동기적(asynchronous)일 수도 있다. 또한 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 서로 주파수가 다를 수도 있고 또는 같을 수도 있다.
제어신호(BYPASS)는 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)가 출력 클럭신호(CLKOUT) 단자에 선택적으로 연결되도록 제어하는 액티브 하이(active high) 신호이다. 리셋신호(NRESET)는 액티브 로우(active low) 신호이다.
도 2는 본 발명의 일실시예에 따라 도 1에 도시된 클럭 선택회로(15)를 상세히 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 클럭 선택회로(15)는, 제1제어회로(21), 제2제어회로(23), 제1디스에이블 신호 발생회로(25), 제2디스에이블 신호 발생회로(27), 및 논리회로(29)를 구비한다.
제1제어회로(21)는 제어신호(BYPASS) 및 제1디스에이블 신호(CK1HD)에 응답하여 소정의 제1구간동안 활성화되는 제1클럭 제어신호(CK1Q)를 발생하고 상기 제1구간동안만 제1클럭신호(CLK1)의 지연신호(CLK1D)를 제1게이티드(gated) 클럭신호(CK1OUT)로서 출력한다.
제2제어회로(23)는 제어신호의 반전신호(BYPASSB) 및 제2디스에이블 신호(CK2HD)에 응답하여 소정의 제2구간동안 활성화되는 제2클럭 제어신호(CK2Q)를 발생하고 상기 제2구간동안만 제2클럭신호(CLK2)의 지연신호(CLK2D)를 제2게이티드(gated) 클럭신호(CK2OUT)로서 출력한다.
제1디스에이블 신호 발생회로(25)는 제2클럭 제어신호(CK2Q)를 상기 제1클럭신호의 지연신호(CLK1D)의 소정 싸이클 동안 지연시켜 제1디스에이블 신호(CK1HD)를 발생한다. 제2디스에이블 신호 발생회로(27)는 제1클럭 제어신호(CK1Q)를 제2클럭신호의 지연신호(CLK2D)의 소정 싸이클 동안 지연시켜 제2디스에이블 신호(CK2HD)를 발생한다.
논리회로(29)는 제1게이티드 클럭신호(CK1OUT) 및 제2게이티드 클럭신호(CK2OUT)를 논리조합하여 출력 클럭신호(CLKOUT)를 발생한다.
좀더 상세히 살펴보면, 제1제어회로(21)는 제1클럭 제어회로(211), 제1지연회로(213), 및 제1게이팅 회로(215)를 구비한다.
제1클럭 제어회로(211)는 제어신호(BYPASS) 및 제1디스에이블 신호(CK1HD)에 응답하여 상기 제1구간동안 활성화되는 제1클럭 제어신호(CK1Q)를 발생한다. 제1클럭 제어회로(211)는, 제어신호(BYPASS), 제1디스에이블 신호(CK1HD), 및 제2클럭 제어신호(CK2Q)를 수신하는 노아게이트(211A) 및 제1클럭신호(CLK1)에 응답하여 노아게이트(211A)의 출력신호를 수신하여 제1클럭 제어신호(CK1Q)를 출력하는 플립플롭(211B)을 포함한다.
제1지연회로(213)는 제1클럭신호(CLK1)를 지연시켜 제1클럭신호의 지연신호(CLK1D)를 출력한다. 제1지연회로(213)는 짝수개의 인버터들(213A-213D)의 체인(chain)으로 구성된다.
제1게이팅 회로(215)는 제1클럭 제어신호(CK1Q)의 상기 제1활성화 구간동안 제1클럭신호의 지연신호(CLK1D)를 제1게이티드(gated) 클럭신호(CK1OUT)로서 출력한다. 제1게이팅 회로(215)는 제1클럭 제어신호(CK1Q)와 제1클럭신호의 지연신호(CLK1D)를 수신하여 제1게이티드(gated) 클럭신호(CK1OUT)를 출력하는 낸드게이트로 구성된다.
제2제어회로(23)는 제2클럭 제어회로(231), 제2지연회로(233), 및 제2게이팅 회로(235)를 구비한다.
제2클럭 제어회로(231)는 제어신호의 반전신호(BYPASSB) 및 제2디스에이블 신호(CK2HD)에 응답하여 상기 제2구간동안 활성화되는 제2클럭 제어신호(CK2Q)를 발생한다. 제2클럭 제어회로(231)는, 제어신호의 반전신호(BYPASSB), 제2디스에이블 신호(CK2HD), 및 제1클럭 제어신호(CK1Q)를 수신하는 노아게이트(231A) 및 제2클럭신호(CLK2)에 응답하여 노아게이트(231A)의 출력신호를 수신하여 제2클럭 제어신호(CK2Q)를 출력하는 플립플롭(231B)를 포함한다.
제2지연회로(233)는 제2클럭신호(CLK2)를 지연시켜 제2클럭신호의 지연신호(CLK2D)를 출력한다. 제2지연회로(233)는 짝수개의 인버터들(233A-233D)의 체인(chain)으로 구성된다.
제2게이팅 회로(235)는 제2클럭 제어신호(CK2Q)의 상기 제2활성화 구간동안 제2클럭신호의 지연신호(CLK2D)를 제2게이티드(gated) 클럭신호(CK2OUT)로서 출력한다. 제2게이팅 회로(235)는 제2클럭 제어신호(CK2Q)와 제2클럭신호의 지연신호(CLK2D)를 수신하여 제2게이티드(gated) 클럭신호(CK2OUT)를 출력하는 낸드게이트로 구성된다.
제1디스에이블 신호 발생회로(25)는 직렬연결되며 각각의 클럭단자(CK)에 제1클럭신호의 지연신호(CLK1D)가 인가되는 복수개의 플립플롭들(251,253,255)을 구비한다. 상기 플립플롭들(251,253,255)중 첫단의 플립플롭(251)의 입력단자(D)에 제2클럭 제어신호(CK2Q)가 입력되고 상기 플립플롭들(251,253,255)중 마지막단의 플립플롭(255)의 출력단자(Q)로부터 제1디스에이블 신호(CK1HD)가 출력된다.
제2디스에이블 신호 발생회로(27)는 직렬연결되며 각각의 클럭단자(CK)에 제2클럭신호의 지연신호(CLK2D)가 인가되는 복수개의 플립플롭들(271,273,275)을 구비한다. 상기 플립플롭들(271,273,275)중 첫단의 플립플롭(271)의 입력단자(D)에 제1클럭 제어신호(CK1Q)가 입력되고 상기 플립플롭들(271,273,275)중 마지막단의 플립플롭(275)의 출력단자(Q)로부터 제2디스에이블 신호(CK2HD)가 출력된다.
여기에서는 제1디스에이블 신호 발생회로(25)와 제2디스에이블 신호 발생회로(27)가 각각 3개의 플립플롭들로 구성된 경우가 도시되었으나 필요에 따라 2개 또는 4개 이상의 플립플롭들로 구성될 수도 있다. 한편 모든 플립플롭들의 리셋단자(RN)에는 리셋신호(NRESET)가 인가된다.
논리회로(29)는, 제1게이티드 클럭신호(CK1OUT) 및 제2게이티드 클럭신호(CK2OUT)를 수신하여 출력 클럭신호(CLKOUT)를 출력하는 낸드게이트로 구성된다.
도 3은 도 2에 도시된 클럭 선택회로의 동작 타이밍도를 나타내는 도면이다. 도 3을 참조하여 도 2에 도시된 클럭 선택회로의 동작을 좀더 설명하면, 초기에는 논리"하이"의 리셋신호(NRESET)에 의해 제1클럭 제어신호(CK1Q), 제2클럭 제어신호(CK2Q), 제1디스에이블 신호(CK1HD), 및 제2디스에이블 신호(CK2HD)는 모두 논리"호우"가 된다.
다음에 제어신호(BYPASS)가 논리"하이"로 활성화 되면 제1클럭 제어회로(211)에 의해 제어신호(BYPASS)의 활성화 시점으로부터 CLK1의 한 싸이클 후 제1클럭 제어신호(CK1Q)가 논리"하이"로 활성화된다. 그리고 제1클럭 제어신호(CK1Q)는 제어신호(BYPASS)의 논리"하이" 구간에 해당하는 제1구간 동안 논리"하이"로 활성화된다.
이에 따라 제1게이팅 회로(215)에 의해 제1클럭 제어신호(CK1Q)의 논리"하이" 구간동안만 제1클럭신호(CLK1)의 지연신호(CLK1D)가 반전되어 이 반전된 신호가 제1게이티드(gated) 클럭신호(CK1OUT)로서 출력된다.
이와 유사하게 제1클럭 제어회로(211)에 의해 제2클럭 제어신호(CK2Q)는 제2구간 동안 논리"하이"로 활성화된다. 이에 따라 제2게이팅 회로(235)에 의해 제2클럭 제어신호(CK2Q)의 논리"하이" 구간동안만 제2클럭신호(CLK2)의 지연신호(CLK2D)가 반전되어 이 반전된 신호가 제2게이티드(gated) 클럭신호(CK2OUT)로서 출력된다.
최종적으로 낸드게이트(29)에 의해 제1게이티드 클럭신호(CK1OUT) 및 제2게이티드 클럭신호(CK2OUT)가 낸드동작이 수행되어 출력 클럭신호(CLKOUT)가 출력된다. 결국 제1클럭 제어신호(CK1Q)의 제1구간 동안에만 CLK1이 선택되어 출력 클럭신호(CLKOUT)으로서 출력되고 제2클럭 제어신호(CK2Q)의 제2구간 동안에만 CLK2가 선택되어 출력 클럭신호(CLKOUT)으로서 출력된다. 따라서 도 2에 도시된 본 발명에 따른 클럭 선택회로는 글리치를 유발하지 않는다.
도 4는 도 2에 도시된 본 발명에 따른 클럭 선택회로의 전류소모와 미국 특허출원 공개 번호 US 2003/0145244 A1에 개시된 종래의 클럭 선택회로의 전류소모를 비교한 시뮬레이션 결과를 나타낸다. 각각에 대한 시뮬레이션은 동일 조건에서 수행되었다. 도 4에서 LOAD는 클럭 선택회로의 출력단(CLKOUT)의 부하를 나타낸다.
도 4에서 알수 있듯이 본 발명에 따른 클럭 선택회로의 전류소모가 종래의 클럭 선택회로의 전류소모에 비해 약 17퍼센트 정도 감소된다. 또한 본 발명에 따른 클럭 선택회로에서 사용되는 논리게이트들의 수가 종래의 클럭 선택회로에 비해 약 20퍼센트 정도 감소되며 따라서 집적도가 향상될 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 클럭 선택회로는 글리치를 유발하지 않으며 또한 사용되는 논리게이트들의 수가 적어서 전력소모가 적은 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 디지털 프로세싱 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따라 도 1에 도시된 클럭 선택회로를 상세히 나타내는 회로도이다.
도 3은 도 2에 도시된 클럭 선택회로의 동작 타이밍도를 나타내는 도면이다.
도 4는 도 2에 도시된 본 발명에 따른 클럭 선택회로의 전류소모와 종래의 클럭 선택회로의 전류소모를 비교한 시뮬레이션 결과를 나타낸다.

Claims (28)

  1. 제1클럭신호와 제2클럭신호를 수신하여 이들중 하나를 선택하여 출력하는 클럭 선택회로에 있어서,
    제어신호 및 제1디스에이블 신호에 응답하여 소정의 제1구간동안 활성화되는 제1클럭 제어신호를 발생하고 상기 제1구간동안만 상기 제1클럭신호의 지연신호를 제1게이티드(gated) 클럭신호로서 출력하는 제1제어회로;
    상기 제어신호의 반전신호 및 제2디스에이블 신호에 응답하여 소정의 제2구간동안 활성화되는 제2클럭 제어신호를 발생하고 상기 제2구간동안만 상기 제2클럭신호의 지연신호를 제2게이티드(gated) 클럭신호로서 출력하는 제2제어회로;
    상기 제2클럭 제어신호를 상기 제1클럭신호의 지연신호의 소정 싸이클 동안 지연시켜 상기 제1디스에이블 신호를 발생하는 제1디스에이블 신호 발생회로;
    상기 제1클럭 제어신호를 상기 제2클럭신호의 지연신호의 소정 싸이클 동안 지연시켜 상기 제2디스에이블 신호를 발생하는 제2디스에이블 신호 발생회로; 및
    상기 제1게이티드 클럭신호 및 상기 제2게이티드 클럭신호를 논리조합하여 출력 클럭신호를 발생하는 논리회로를 구비하는 것을 특징으로 하는 클럭 선택회로.
  2. 제1항에 있어서, 상기 제1제어회로는,
    상기 제어신호 및 상기 제1디스에이블 신호에 응답하여 상기 제1구간동안 활성화되는 상기 제1클럭 제어신호를 발생하는 제1클럭 제어회로;
    상기 제1클럭신호를 지연시켜 상기 제1클럭신호의 지연신호를 출력하는 제1지연회로; 및
    상기 제1클럭 제어신호의 상기 제1활성화 구간동안 상기 제1클럭신호의 지연신호를 상기 제1게이티드(gated) 클럭신호로서 출력하는 제1게이팅 회로를 구비하는 것을 특징으로 하는 클럭 선택회로.
  3. 제2항에 있어서, 상기 제1클럭 제어회로는,
    상기 제어신호, 상기 제1디스에이블 신호, 및 상기 제2클럭 제어신호를 수신하는 노아게이트; 및
    상기 제1클럭신호에 응답하여 상기 노아게이트의 출력신호를 수신하여 상기 제1클럭 제어신호를 출력하는 플립플롭을 구비하는 것을 특징으로 하는 클럭 선택회로.
  4. 제2항에 있어서, 상기 제1게이팅 회로는,
    상기 제1클럭 제어신호와 상기 제1클럭신호의 지연신호를 수신하여 상기 제1게이티드(gated) 클럭신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 클럭 선택회로.
  5. 제2항에 있어서, 상기 제2제어회로는,
    상기 제어신호의 반전신호 및 상기 제2디스에이블 신호에 응답하여 상기 제2구간동안 활성화되는 상기 제2클럭 제어신호를 발생하는 제2클럭 제어회로;
    상기 제2클럭신호를 지연시켜 상기 제2클럭신호의 지연신호를 출력하는 제2지연회로; 및
    상기 제2클럭 제어신호의 상기 제2활성화 구간동안 상기 제2클럭신호의 지연신호를 상기 제2게이티드(gated) 클럭신호로서 출력하는 제2게이팅 회로를 구비하는 것을 특징으로 하는 클럭 선택회로.
  6. 제5항에 있어서, 상기 제2클럭 제어회로는,
    상기 제어신호의 반전신호, 상기 제2디스에이블 신호, 및 상기 제1클럭 제어신호를 수신하는 노아게이트; 및
    상기 제2클럭신호에 응답하여 상기 노아게이트의 출력신호를 수신하여 상기 제2클럭 제어신호를 출력하는 플립플롭을 구비하는 것을 특징으로 하는 클럭 선택회로.
  7. 제5항에 있어서, 상기 제2게이팅 회로는,
    상기 제2클럭 제어신호와 상기 제2클럭신호의 지연신호를 수신하여 상기 제2게이티드(gated) 클럭신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 클럭 선택회로.
  8. 제1항에 있어서, 상기 제1디스에이블 신호 발생회로는,
    직렬연결되며 각각의 클럭단자에 상기 제1클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고,
    상기 플립플롭들중 첫단의 플립플롭의 입력단자에 상기 제2클럭 제어신호가 입력되고 상기 플립플롭들중 마지막단의 플립플롭의 출력단자로부터 상기 제1디스에이블 신호가 출력되는 것을 특징으로 하는 클럭 선택회로.
  9. 제1항에 있어서, 상기 제2디스에이블 신호 발생회로는,
    직렬연결되며 각각의 클럭단자에 상기 제2클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고,
    상기 플립플롭들중 첫단의 플립플롭의 입력단자에 상기 제1클럭 제어신호가 입력되고 상기 플립플롭들중 마지막단의 플립플롭의 출력단자로부터 상기 제2디스에이블 신호가 출력되는 것을 특징으로 하는 클럭 선택회로.
  10. 제1항에 있어서, 상기 논리회로는,
    상기 제1게이티드 클럭신호 및 상기 제2게이티드 클럭신호를 수신하여 상기 출력 클럭신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 클럭 선택회로.
  11. 제1클럭신호와 제2클럭신호를 수신하여 이들중 하나를 선택하여 출력하는 클럭 선택회로에 있어서,
    제어신호 및 제1디스에이블 신호에 응답하여 소정의 제1활성화 구간을 갖는 제1클럭 제어신호를 발생하는 제1클럭 제어회로;
    상기 제1클럭신호를 지연시켜 지연된 제1클럭신호를 출력하는 제1지연회로;
    상기 제1클럭 제어신호의 상기 제1활성화 구간동안 상기 지연된 제1클럭신호를 제1게이티드(gated) 클럭신호로서 출력하는 제1게이팅 회로;
    상기 제어신호의 반전신호 및 제2디스에이블 신호에 응답하여 소정의 제2활성화 구간을 갖는 제2클럭 제어신호를 발생하는 제2클럭 제어회로;
    상기 제2클럭신호를 지연시켜 지연된 제2클럭신호를 출력하는 제2지연회로;
    상기 제2클럭 제어신호의 상기 제2활성화 구간동안 상기 지연된 제2클럭신호를 제2게이티드(gated) 클럭신호로서 출력하는 제2게이팅 회로;
    상기 지연된 제1클럭신호에 응답하여 상기 제2클럭 제어신호를 상기 지연된 제1클럭신호의 소정 싸이클 동안 지연시켜 상기 제1디스에이블 신호를 발생하는 제1디스에이블 신호 발생회로;
    상기 지연된 제2클럭신호에 응답하여 상기 제1클럭 제어신호를 상기 지연된 제2클럭신호의 소정 싸이클 동안 지연시켜 상기 제2디스에이블 신호를 발생하는 제2디스에이블 신호 발생회로; 및
    상기 제1게이티드 클럭신호 및 상기 제2게이티드 클럭신호를 논리조합하여 출력 클럭신호를 발생하는 논리회로를 구비하는 것을 특징으로 하는 클럭 선택회로.
  12. 제11항에 있어서, 상기 제1클럭 제어회로는,
    상기 제어신호, 상기 제1디스에이블 신호, 및 상기 제2클럭 제어신호를 수신하는 노아게이트; 및
    상기 제1클럭신호에 응답하여 상기 노아게이트의 출력신호를 수신하여 상기 제1클럭 제어신호를 출력하는 플립플롭을 구비하는 것을 특징으로 하는 클럭 선택회로.
  13. 제11항에 있어서, 상기 제1게이팅 회로는,
    상기 제1클럭 제어신호와 상기 제1클럭신호의 지연신호를 수신하여 상기 제1게이티드(gated) 클럭신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 클럭 선택회로.
  14. 제11항에 있어서, 상기 제2클럭 제어회로는,
    상기 제어신호의 반전신호, 상기 제2디스에이블 신호, 및 상기 제1클럭 제어신호를 수신하는 노아게이트; 및
    상기 제2클럭신호에 응답하여 상기 노아게이트의 출력신호를 수신하여 상기 제2클럭 제어신호를 출력하는 플립플롭을 구비하는 것을 특징으로 하는 클럭 선택회로.
  15. 제11항에 있어서, 상기 제2게이팅 회로는,
    상기 제2클럭 제어신호와 상기 제2클럭신호의 지연신호를 수신하여 상기 제2게이티드(gated) 클럭신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 클럭 선택회로.
  16. 제11항에 있어서, 상기 제1디스에이블 신호 발생회로는,
    직렬연결되며 각각의 클럭단자에 상기 제1클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고,
    상기 플립플롭들중 첫단의 플립플롭의 입력단자에 상기 제2클럭 제어신호가 입력되고 상기 플립플롭들중 마지막단의 플립플롭의 출력단자로부터 상기 제1디스에이블 신호가 출력되는 것을 특징으로 하는 클럭 선택회로.
  17. 제11항에 있어서, 상기 제2디스에이블 신호 발생회로는,
    직렬연결되며 각각의 클럭단자에 상기 제2클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고,
    상기 플립플롭들중 첫단의 플립플롭의 입력단자에 상기 제1클럭 제어신호가 입력되고 상기 플립플롭들중 마지막단의 플립플롭의 출력단자로부터 상기 제2디스에이블 신호가 출력되는 것을 특징으로 하는 클럭 선택회로.
  18. 제11항에 있어서, 상기 논리회로는,
    상기 제1게이티드 클럭신호 및 상기 제2게이티드 클럭신호를 수신하여 상기 출력 클럭신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 클럭 선택회로.
  19. 복수개의 클럭 주파수들에서 동작하는 디지털 프로세싱 회로;
    제1클럭신호 소오스;
    제2클럭신호 소오스; 및
    상기 제1클럭신호 소오스로부터 제1클럭신호를 상기 제2클럭신호 소오스로부터 제2클럭신호를 수신하여 이들중 하나를 선택하여 상기 디지털 프로세싱 회로로 출력하는 클럭 선택회로를 구비하고,
    상기 클럭 선택회로는,
    제어신호 및 제1디스에이블 신호에 응답하여 소정의 제1구간동안 활성화되는 제1클럭 제어신호를 발생하고 상기 제1구간동안만 상기 제1클럭신호의 지연신호를 제1게이티드(gated) 클럭신호로서 출력하는 제1제어회로;
    상기 제어신호의 반전신호 및 제2디스에이블 신호에 응답하여 소정의 제2구간동안 활성화되는 제2클럭 제어신호를 발생하고 상기 제2구간동안만 상기 제2클럭신호의 지연신호를 제2게이티드(gated) 클럭신호로서 출력하는 제2제어회로;
    상기 제2클럭 제어신호를 상기 제1클럭신호의 지연신호의 소정 싸이클 동안 지연시켜 상기 제1디스에이블 신호를 발생하는 제1디스에이블 신호 발생회로;
    상기 제1클럭 제어신호를 상기 제2클럭신호의 지연신호의 소정 싸이클 동안 지연시켜 상기 제2디스에이블 신호를 발생하는 제2디스에이블 신호 발생회로; 및
    상기 제1게이티드 클럭신호 및 상기 제2게이티드 클럭신호를 논리조합하여 출력 클럭신호를 발생하는 논리회로를 구비하는 것을 특징으로 하는 디지털 프로세싱 시스템.
  20. 제19항에 있어서, 상기 제1제어회로는,
    상기 제어신호 및 상기 제1디스에이블 신호에 응답하여 상기 제1구간동안 활성화되는 상기 제1클럭 제어신호를 발생하는 제1클럭 제어회로;
    상기 제1클럭신호를 지연시켜 상기 제1클럭신호의 지연신호를 출력하는 제1지연회로; 및
    상기 제1클럭 제어신호의 상기 제1활성화 구간동안 상기 제1클럭신호의 지연신호를 상기 제1게이티드(gated) 클럭신호로서 출력하는 제1게이팅 회로를 구비하는 것을 특징으로 하는 디지털 프로세싱 시스템.
  21. 제20항에 있어서, 상기 제1클럭 제어회로는,
    상기 제어신호, 상기 제1디스에이블 신호, 및 상기 제2클럭 제어신호를 수신하는 노아게이트; 및
    상기 제1클럭신호에 응답하여 상기 노아게이트의 출력신호를 수신하여 상기 제1클럭 제어신호를 출력하는 플립플롭을 구비하는 것을 특징으로 하는 디지털 프로세싱 시스템.
  22. 제20항에 있어서, 상기 제1게이팅 회로는,
    상기 제1클럭 제어신호와 상기 제1클럭신호의 지연신호를 수신하여 상기 제1게이티드(gated) 클럭신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 디지털 프로세싱 시스템.
  23. 제20항에 있어서, 상기 제2제어회로는,
    상기 제어신호의 반전신호 및 상기 제2디스에이블 신호에 응답하여 상기 제2구간동안 활성화되는 상기 제2클럭 제어신호를 발생하는 제2클럭 제어회로;
    상기 제2클럭신호를 지연시켜 상기 제2클럭신호의 지연신호를 출력하는 제2지연회로; 및
    상기 제2클럭 제어신호의 상기 제2활성화 구간동안 상기 제2클럭신호의 지연신호를 상기 제2게이티드(gated) 클럭신호로서 출력하는 제2게이팅 회로를 구비하는 것을 특징으로 하는 디지털 프로세싱 시스템.
  24. 제23항에 있어서, 상기 제2클럭 제어회로는,
    상기 제어신호의 반전신호, 상기 제2디스에이블 신호, 및 상기 제1클럭 제어신호를 수신하는 노아게이트; 및
    상기 제2클럭신호에 응답하여 상기 노아게이트의 출력신호를 수신하여 상기 제2클럭 제어신호를 출력하는 플립플롭을 구비하는 것을 특징으로 하는 디지털 프로세싱 시스템.
  25. 제23항에 있어서, 상기 제2게이팅 회로는,
    상기 제2클럭 제어신호와 상기 제2클럭신호의 지연신호를 수신하여 상기 제2게이티드(gated) 클럭신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 디지털 프로세싱 시스템..
  26. 제19항에 있어서, 상기 제1디스에이블 신호 발생회로는,
    직렬연결되며 각각의 클럭단자에 상기 제1클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고,
    상기 플립플롭들중 첫단의 플립플롭의 입력단자에 상기 제2클럭 제어신호가 입력되고 상기 플립플롭들중 마지막단의 플립플롭의 출력단자로부터 상기 제1디스에이블 신호가 출력되는 것을 특징으로 하는 디지털 프로세싱 시스템.
  27. 제19항에 있어서, 상기 제2디스에이블 신호 발생회로는,
    직렬연결되며 각각의 클럭단자에 상기 제2클럭신호의 지연신호가 인가되는 복수개의 플립플롭들을 구비하고,
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  28. 제19항에 있어서, 상기 논리회로는,
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