JPH06132821A - ディジタル/アナログコンバータのグリッチレス回路 - Google Patents
ディジタル/アナログコンバータのグリッチレス回路Info
- Publication number
- JPH06132821A JPH06132821A JP28155492A JP28155492A JPH06132821A JP H06132821 A JPH06132821 A JP H06132821A JP 28155492 A JP28155492 A JP 28155492A JP 28155492 A JP28155492 A JP 28155492A JP H06132821 A JPH06132821 A JP H06132821A
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Abstract
(57)【要約】
【目的】 D/Aコンバータで発生するグリッチをキャ
ンセルでき、グリッチのない高速で高精度なD/A変換
信号が得られるディジタル/アナログコンバータのグリ
ッチレス回路を得る。 【構成】 ディジタル設定値信号S1をD/Aコンバー
タ4とディジタル減算器7に入力し、ディジタル減算器
7でディジタル設定値信号からディジタル値1を引いた
ディジタル値をD/Aコンバータ5に入力し、D/Aコ
ンバータ4,5でそれぞれD/A変換して、反対方向の
グリッチを発生させ、D/Aコンバータ4,5の出力電
圧V1,V3をアナログ加算器6で加算すると、グリッ
チがキャンセルされたアナログ信号V4をアナログ加算
器6から出力する。
ンセルでき、グリッチのない高速で高精度なD/A変換
信号が得られるディジタル/アナログコンバータのグリ
ッチレス回路を得る。 【構成】 ディジタル設定値信号S1をD/Aコンバー
タ4とディジタル減算器7に入力し、ディジタル減算器
7でディジタル設定値信号からディジタル値1を引いた
ディジタル値をD/Aコンバータ5に入力し、D/Aコ
ンバータ4,5でそれぞれD/A変換して、反対方向の
グリッチを発生させ、D/Aコンバータ4,5の出力電
圧V1,V3をアナログ加算器6で加算すると、グリッ
チがキャンセルされたアナログ信号V4をアナログ加算
器6から出力する。
Description
【0001】
【産業上の利用分野】この発明は、たとえば、荷電ビー
ムを偏向する電源装置などに使用されるディジタル/ア
ナログ(以下、D/Aという)コンバータで(+)側に
発生するグリッチと(−)側に発生するグリッチを次段
の加算回路で相殺するようにしたディジタル/アナログ
コンバータのグリッチレス回路に関する。
ムを偏向する電源装置などに使用されるディジタル/ア
ナログ(以下、D/Aという)コンバータで(+)側に
発生するグリッチと(−)側に発生するグリッチを次段
の加算回路で相殺するようにしたディジタル/アナログ
コンバータのグリッチレス回路に関する。
【0002】
【従来の技術】ディジタル信号をアナログ信号に変換す
るD/Aコンバータは、内部にスイッチング素子が使用
されており、ディジタル信号の変化時において、グリッ
チが発生するのは、周知のとおりである。このグリッチ
は、比較的低速および精度が要求されないアプリケーシ
ョンにおいては、D/Aコンバータの出力段にローパス
フィルタを介することにより、簡単に取り除くことがで
きるが、高速,高精度のアプリケーションにおいては、
説明するまでもなく、対応できない。
るD/Aコンバータは、内部にスイッチング素子が使用
されており、ディジタル信号の変化時において、グリッ
チが発生するのは、周知のとおりである。このグリッチ
は、比較的低速および精度が要求されないアプリケーシ
ョンにおいては、D/Aコンバータの出力段にローパス
フィルタを介することにより、簡単に取り除くことがで
きるが、高速,高精度のアプリケーションにおいては、
説明するまでもなく、対応できない。
【0003】このグリッチを取り除く従来のD/Aコン
バータのグリッチレス回路としては、図5に示すものが
ある。この図5において、1はディジタル信号をアナロ
グ信号に変換するD/Aコンバータである。また、2は
このD/Aコンバータ1のアナログ出力電圧V1をサン
プリングおよびホールドするサンプルホールド回路であ
り、3はこのサンプルホールド回路2に対して、サンプ
リングおよびホールドするタイミングを制御し、サンプ
ルホールド信号S3を出力するタイミング制御回路であ
る。
バータのグリッチレス回路としては、図5に示すものが
ある。この図5において、1はディジタル信号をアナロ
グ信号に変換するD/Aコンバータである。また、2は
このD/Aコンバータ1のアナログ出力電圧V1をサン
プリングおよびホールドするサンプルホールド回路であ
り、3はこのサンプルホールド回路2に対して、サンプ
リングおよびホールドするタイミングを制御し、サンプ
ルホールド信号S3を出力するタイミング制御回路であ
る。
【0004】次に、動作について説明する。ディジタル
設定値入力端子より、ディジタル信号S1がD/Aコン
バータ1に入力され、D/Aスタート信号入力端子よ
り、D/Aスタートパルス信号S2がD/Aコンバータ
1に印加されると、D/Aコンバータ1はD/A信号変
換を行う。このとき、D/Aコンバータ1は所定時間、
上記ディジタル値で設定した値とは違ったアナログ信号
を出力する(以降、グリッチと呼ぶ)。
設定値入力端子より、ディジタル信号S1がD/Aコン
バータ1に入力され、D/Aスタート信号入力端子よ
り、D/Aスタートパルス信号S2がD/Aコンバータ
1に印加されると、D/Aコンバータ1はD/A信号変
換を行う。このとき、D/Aコンバータ1は所定時間、
上記ディジタル値で設定した値とは違ったアナログ信号
を出力する(以降、グリッチと呼ぶ)。
【0005】また、タイミング制御回路3は、D/Aス
タートパルス信号S2を受けて、D/Aコンバータ1の
出力電圧が設定された値に安定するまでの任意時間を待
って、サンプルホールド回路2にサンプルホールド信号
S3を出力する。サンプルホールド回路2はサンプルホ
ールド信号S3を受けて、D/Aコンバータ1からの安
定したアナログ出力電圧V1をサンプルホールドして、
出力する。これにより、サンプルホールド回路で起きる
グリッチはD/Aコンバータで起きるグリッチよりは小
さくなる。
タートパルス信号S2を受けて、D/Aコンバータ1の
出力電圧が設定された値に安定するまでの任意時間を待
って、サンプルホールド回路2にサンプルホールド信号
S3を出力する。サンプルホールド回路2はサンプルホ
ールド信号S3を受けて、D/Aコンバータ1からの安
定したアナログ出力電圧V1をサンプルホールドして、
出力する。これにより、サンプルホールド回路で起きる
グリッチはD/Aコンバータで起きるグリッチよりは小
さくなる。
【0006】一方、特開昭61−288603号公報に
は、基本クロック信号とその反転クロック信号の時間幅
に伸張したスイッチ制御信号と反転スイッチ制御信号を
クロック発生回路からスイッチ回路に与え、反転スイッ
チ制御信号が高レベルの期間は第1のD/A変換器の出
力をスイッチ回路で選択し、反転しない方のスイッチ制
御信号の高レベルの期間は第2のD/A変換器の出力を
スイッチ回路で選択し、これらの選択したアナログ値を
スイッチ回路で合成して、階段状の三角波のアナログ波
形を得る周波数合成器が開示されている。
は、基本クロック信号とその反転クロック信号の時間幅
に伸張したスイッチ制御信号と反転スイッチ制御信号を
クロック発生回路からスイッチ回路に与え、反転スイッ
チ制御信号が高レベルの期間は第1のD/A変換器の出
力をスイッチ回路で選択し、反転しない方のスイッチ制
御信号の高レベルの期間は第2のD/A変換器の出力を
スイッチ回路で選択し、これらの選択したアナログ値を
スイッチ回路で合成して、階段状の三角波のアナログ波
形を得る周波数合成器が開示されている。
【0007】
【発明が解決しようとする課題】上記図5に示すような
従来のD/Aコンバータのグリッチレス回路では、サン
プルホールド回路2がサンプルホールド時にグリッチを
発生する。また、D/Aコンバータ1の出力が安定した
状態になったときに、サンプルホールドするため、高速
なD/A変換信号が得られないなどの問題があった。
従来のD/Aコンバータのグリッチレス回路では、サン
プルホールド回路2がサンプルホールド時にグリッチを
発生する。また、D/Aコンバータ1の出力が安定した
状態になったときに、サンプルホールドするため、高速
なD/A変換信号が得られないなどの問題があった。
【0008】一方、上記公報の場合には、第1のD/A
変換器と、第2のD/A変換器のディジタル入力を交互
に振り分けて、交互にD/A変換し、その出力の安定し
た領域(グリッチ部分)を次段のスイッチ回路で交互に
切り換えて合成するようにしているから、スイッチ回路
において、グリッチの発生が免れないように想定されて
いる。
変換器と、第2のD/A変換器のディジタル入力を交互
に振り分けて、交互にD/A変換し、その出力の安定し
た領域(グリッチ部分)を次段のスイッチ回路で交互に
切り換えて合成するようにしているから、スイッチ回路
において、グリッチの発生が免れないように想定されて
いる。
【0009】この発明は、かかる問題点を解決するため
になされたものであり、グリッチのない高速で、かつ高
精度なD/A変換信号を出力できるディジタル/アナロ
グコンバータのグリッチレス回路を得ることを目的とし
ている。
になされたものであり、グリッチのない高速で、かつ高
精度なD/A変換信号を出力できるディジタル/アナロ
グコンバータのグリッチレス回路を得ることを目的とし
ている。
【0010】
【課題を解決するための手段】請求項1記載の発明に係
るディジタル/アナログコンバータのグリッチレス回路
は、少なくとも二つ以上の同種または同等のディジタル
/アナログコンバータと、この少なくとも二つ以上のデ
ィジタル/アナログコンバータのうちの所定のディジタ
ル/アナログコンバータに入力するディジタル設定値信
号からディジタル値1を引いて残りの上記ディジタル/
アナログコンバータにディジタル値を入力するディジタ
ル処理手段と、上記少なくとも二つ以上のディジタル/
アナログコンバータの出力電圧を加算するアナログ加算
器とを設けたものである。
るディジタル/アナログコンバータのグリッチレス回路
は、少なくとも二つ以上の同種または同等のディジタル
/アナログコンバータと、この少なくとも二つ以上のデ
ィジタル/アナログコンバータのうちの所定のディジタ
ル/アナログコンバータに入力するディジタル設定値信
号からディジタル値1を引いて残りの上記ディジタル/
アナログコンバータにディジタル値を入力するディジタ
ル処理手段と、上記少なくとも二つ以上のディジタル/
アナログコンバータの出力電圧を加算するアナログ加算
器とを設けたものである。
【0011】また、請求項2記載の発明に係るディジタ
ル/アナログコンバータのグリッチレス回路は、少なく
とも二つ以上のディジタル/アナログコンバータのうち
の所定のディジタル/アナログコンバータに入力するデ
ィジタル設定値信号にディジタル値1を加算して残りの
ディジタル/アナログコンバータにディジタル値を入力
するディジタル加算器を設けたものである。
ル/アナログコンバータのグリッチレス回路は、少なく
とも二つ以上のディジタル/アナログコンバータのうち
の所定のディジタル/アナログコンバータに入力するデ
ィジタル設定値信号にディジタル値1を加算して残りの
ディジタル/アナログコンバータにディジタル値を入力
するディジタル加算器を設けたものである。
【0012】さらに、請求項3記載の発明に係るディジ
タル/アナログコンバータのグリッチレス回路は、少な
くとも二つ以上のディジタル/アナログコンバータのう
ちの所定のディジタル/アナログコンバータに入力する
ディジタル設定値信号に対してタイミングを1クロック
分遅らせて残りのディジタル/アナログコンバータにデ
ィジタル値を入力するディジタルラッチ回路を設けたも
のである。
タル/アナログコンバータのグリッチレス回路は、少な
くとも二つ以上のディジタル/アナログコンバータのう
ちの所定のディジタル/アナログコンバータに入力する
ディジタル設定値信号に対してタイミングを1クロック
分遅らせて残りのディジタル/アナログコンバータにデ
ィジタル値を入力するディジタルラッチ回路を設けたも
のである。
【0013】
【作用】請求項1記載の発明においては、少なくとも二
つ以上のディジタル/アナログコンバータのうちの所定
のディジタル/アナログコンバータにディジタル設定値
信号を入力すると同時に、このディジタル設定値信号を
ディジタル処理手段に入力してディジタル設定値信号か
らディジタル値1を引いたディジタル値を残りのディジ
タル/アナログコンバータに入力する。所定のディジタ
ル/アナログコンバータおよび残りのディジタル/アナ
ログコンバータはディジタル/アナログ変換の初期にお
いて所定時間反対のレベルのグリッチを発生した後、デ
ィジタル設定値信号およびディジタル値に対応したアナ
ログ電圧を発生する。これらのアナログ電圧はアナログ
加算器に加えることにより、反対方向のグリッチが相殺
されて、グリッチのないアナログ信号が出力される。
つ以上のディジタル/アナログコンバータのうちの所定
のディジタル/アナログコンバータにディジタル設定値
信号を入力すると同時に、このディジタル設定値信号を
ディジタル処理手段に入力してディジタル設定値信号か
らディジタル値1を引いたディジタル値を残りのディジ
タル/アナログコンバータに入力する。所定のディジタ
ル/アナログコンバータおよび残りのディジタル/アナ
ログコンバータはディジタル/アナログ変換の初期にお
いて所定時間反対のレベルのグリッチを発生した後、デ
ィジタル設定値信号およびディジタル値に対応したアナ
ログ電圧を発生する。これらのアナログ電圧はアナログ
加算器に加えることにより、反対方向のグリッチが相殺
されて、グリッチのないアナログ信号が出力される。
【0014】また、請求項2記載の発明におけるディジ
タル加算器は、ディジタル設定値信号にディジタル値1
を加算して、所定のディジタル/アナログコンバータ以
外の残りのディジタル/アナログコンバータに入力する
ことにより、残りのディジタル/アナログコンバータは
所定のディジタル/アナログコンバータより常にディジ
タル値1大きいディジタル値が設定され、所定のディジ
タル/アナログコンバータと残りのディジタル/アナロ
グコンバータが反対方向のグリッチを発生する。
タル加算器は、ディジタル設定値信号にディジタル値1
を加算して、所定のディジタル/アナログコンバータ以
外の残りのディジタル/アナログコンバータに入力する
ことにより、残りのディジタル/アナログコンバータは
所定のディジタル/アナログコンバータより常にディジ
タル値1大きいディジタル値が設定され、所定のディジ
タル/アナログコンバータと残りのディジタル/アナロ
グコンバータが反対方向のグリッチを発生する。
【0015】さらに、請求項3記載の発明におけるディ
ジタルラッチ回路は、所定のディジタル/アナログコン
バータに入力するディジタル設定値信号に対して、タイ
ミングを1クロック分遅らせて残りのディジタル/アナ
ログコンバータにディジタル値を入力させることによ
り、残りのディジタル/アナログコンバータは所定のデ
ィジタル/アナログコンバータより常に1クロック分タ
イミングが異なるから、所定のディジタル/アナログコ
ンバータと残りのディジタル/アナログコンバータが反
対方向のグリッチを発生する。
ジタルラッチ回路は、所定のディジタル/アナログコン
バータに入力するディジタル設定値信号に対して、タイ
ミングを1クロック分遅らせて残りのディジタル/アナ
ログコンバータにディジタル値を入力させることによ
り、残りのディジタル/アナログコンバータは所定のデ
ィジタル/アナログコンバータより常に1クロック分タ
イミングが異なるから、所定のディジタル/アナログコ
ンバータと残りのディジタル/アナログコンバータが反
対方向のグリッチを発生する。
【0016】
【実施例】実施例1.図1はこの発明の実施例1の構成
を示すブロック図である。図1において4,5はディジ
タル信号をアナログ信号に変換するD/Aコンバータで
あり、同種または同等のものが使用されている。D/A
コンバータ4とディジタル減算器7には、ディジタル設
定値信号S1が入力されるようになっている。D/Aコ
ンバータ4はこのディジタル設定値信号S1をアナログ
信号に変換して、出力電圧V1を出力するようにしてい
る。
を示すブロック図である。図1において4,5はディジ
タル信号をアナログ信号に変換するD/Aコンバータで
あり、同種または同等のものが使用されている。D/A
コンバータ4とディジタル減算器7には、ディジタル設
定値信号S1が入力されるようになっている。D/Aコ
ンバータ4はこのディジタル設定値信号S1をアナログ
信号に変換して、出力電圧V1を出力するようにしてい
る。
【0017】ディジタル減算器7はディジタル処理手段
として使用されるものであり、上記ディジタル設定値信
号S1を入力して、このディジタル設定値信号S1から
ディジタル値1を引いて、出力をD/Aコンバータ5に
出力するようになっている。D/Aコンバータ5はディ
ジタル減算器7の出力をアナログ信号に変換して出力電
圧V3を出力するようになっている。
として使用されるものであり、上記ディジタル設定値信
号S1を入力して、このディジタル設定値信号S1から
ディジタル値1を引いて、出力をD/Aコンバータ5に
出力するようになっている。D/Aコンバータ5はディ
ジタル減算器7の出力をアナログ信号に変換して出力電
圧V3を出力するようになっている。
【0018】これらのD/Aコンバータ4,5には、D
/Aトリガ信号S2が入力されるようになっている。D
/Aトリガ信号S2が入力されることにより、D/Aコ
ンバータ4はディジタル設定値信号S1を取り込んでD
/A変換を行うようにしており、同様に、D/Aコンバ
ータ5はディジタル減算器7の出力信号を取り込んで、
D/A変換を行うようにしている。D/Aコンバータ
4,5の出力電圧V1,V3はそれぞれアナログ加算器
6に入力されるようになっている。アナログ加算器6は
この出力電圧V1,V3を加算して、アナログ信号V4
を出力するようになっている。
/Aトリガ信号S2が入力されるようになっている。D
/Aトリガ信号S2が入力されることにより、D/Aコ
ンバータ4はディジタル設定値信号S1を取り込んでD
/A変換を行うようにしており、同様に、D/Aコンバ
ータ5はディジタル減算器7の出力信号を取り込んで、
D/A変換を行うようにしている。D/Aコンバータ
4,5の出力電圧V1,V3はそれぞれアナログ加算器
6に入力されるようになっている。アナログ加算器6は
この出力電圧V1,V3を加算して、アナログ信号V4
を出力するようになっている。
【0019】次に、動作について説明する。図2は動作
を説明するためのタイムチャートであり、図2に示す時
刻t1において、図2(a)に示すディジタル設定値信
号S1がD/Aコンバータ4およびディジタル減算器7
に入力されると、ディジタル減算器7において、ディジ
タル設定値信号S1からディジタル値1を引いたディジ
タル値、すなわち、ディジタル設定値信号S1より
「1」小さい信号がD/Aコンバータ5に入力される。
を説明するためのタイムチャートであり、図2に示す時
刻t1において、図2(a)に示すディジタル設定値信
号S1がD/Aコンバータ4およびディジタル減算器7
に入力されると、ディジタル減算器7において、ディジ
タル設定値信号S1からディジタル値1を引いたディジ
タル値、すなわち、ディジタル設定値信号S1より
「1」小さい信号がD/Aコンバータ5に入力される。
【0020】次に、図2の時刻t2において、図2
(d)に示すD/Aトリガ信号S2がD/Aコンバータ
4,5にそれぞれ同時に印加されると、D/Aコンバー
タ4はディジタル設定値信号S1を取り込んでD/A変
換を行うと同時に、D/Aコンバータ5はディジタル減
算器7から出力されるディジタル値を取り込んでD/A
変換を行う。この両D/A変換の初期において、図2
(e),図2(f)にそれぞれ示すように、所定時間グ
リッチを発生し、その後、D/Aコンバータ4はディジ
タル設定値信号S1に対応したアナログの出力電圧V1
を発生する。同様にして、D/Aコンバータ5はディジ
タル減算器7から出力されるディジタル値に対応したア
ナログの出力電圧V3を発生する。
(d)に示すD/Aトリガ信号S2がD/Aコンバータ
4,5にそれぞれ同時に印加されると、D/Aコンバー
タ4はディジタル設定値信号S1を取り込んでD/A変
換を行うと同時に、D/Aコンバータ5はディジタル減
算器7から出力されるディジタル値を取り込んでD/A
変換を行う。この両D/A変換の初期において、図2
(e),図2(f)にそれぞれ示すように、所定時間グ
リッチを発生し、その後、D/Aコンバータ4はディジ
タル設定値信号S1に対応したアナログの出力電圧V1
を発生する。同様にして、D/Aコンバータ5はディジ
タル減算器7から出力されるディジタル値に対応したア
ナログの出力電圧V3を発生する。
【0021】D/Aコンバータ5はD/Aコンバータ4
より常に「1」小さいディジタル値が設定されているた
め、二つのD/Aコンバータ4,5のディジタル設定値
信号の最下位ビットS4,S5は図2(b),図2
(c)にそれぞれ示すように、互いに反対のレベルとな
り、二つのD/Aコンバータ4,5で発生するグリッチ
は図2(e),図2(f)に示すように、常に反対方向
の極性となる。したがって、所定のゲインをもつ次段の
アナログ加算器6は二つのD/Aコンバータ4,5の出
力電圧V1,V3を加算することにより、グリッチを打
ち消し、所望のアナログ信号V4を図2(g)に示すよ
うに出力する。
より常に「1」小さいディジタル値が設定されているた
め、二つのD/Aコンバータ4,5のディジタル設定値
信号の最下位ビットS4,S5は図2(b),図2
(c)にそれぞれ示すように、互いに反対のレベルとな
り、二つのD/Aコンバータ4,5で発生するグリッチ
は図2(e),図2(f)に示すように、常に反対方向
の極性となる。したがって、所定のゲインをもつ次段の
アナログ加算器6は二つのD/Aコンバータ4,5の出
力電圧V1,V3を加算することにより、グリッチを打
ち消し、所望のアナログ信号V4を図2(g)に示すよ
うに出力する。
【0022】次に、図2の時刻t3において、ディジタ
ル設定値信号S1が更新され、D/Aコンバータ4およ
びディジタル減算器7に入力され、以下、上記と同様の
動作を繰り返し、常にグリッチのないアナログ信号が得
られる。
ル設定値信号S1が更新され、D/Aコンバータ4およ
びディジタル減算器7に入力され、以下、上記と同様の
動作を繰り返し、常にグリッチのないアナログ信号が得
られる。
【0023】実施例2.次に、この発明の実施例2につ
いて説明する。図3は実施例2の構成を示すブロック図
である。この実施例2の場合はディジタル処理手段とし
て、実施例1のディジタル減算器7に代えて、ディジタ
ル加算器8を使用しており、その他の構成は図1の実施
例1と同じである。このディジタル加算器8を使用する
ことにより、ディジタル設定値信号S1にディジタル値
1を加算してD/Aコンバータ5に出力するようにして
おり、したがって、D/Aコンバータ5はD/Aコンバ
ータ4より常に「1」大きいディジタル値が設定され、
上記実施例1の場合と同様に、D/Aコンバータ4,5
のディジタル設定値信号の最下位ビットS4,S5は互
いに反対のレベルとなり、D/Aコンバータ4,5で発
生するグリッチは常に反対方向となる。その他の動作な
らびに効果は上記実施例1と同様であり、その説明を省
略する。
いて説明する。図3は実施例2の構成を示すブロック図
である。この実施例2の場合はディジタル処理手段とし
て、実施例1のディジタル減算器7に代えて、ディジタ
ル加算器8を使用しており、その他の構成は図1の実施
例1と同じである。このディジタル加算器8を使用する
ことにより、ディジタル設定値信号S1にディジタル値
1を加算してD/Aコンバータ5に出力するようにして
おり、したがって、D/Aコンバータ5はD/Aコンバ
ータ4より常に「1」大きいディジタル値が設定され、
上記実施例1の場合と同様に、D/Aコンバータ4,5
のディジタル設定値信号の最下位ビットS4,S5は互
いに反対のレベルとなり、D/Aコンバータ4,5で発
生するグリッチは常に反対方向となる。その他の動作な
らびに効果は上記実施例1と同様であり、その説明を省
略する。
【0024】実施例3.次に、この発明の実施例3につ
いて説明する。図4は実施例3の構成を示すブロック図
である。この実施例3の場合はディジタル処理手段とし
て、ディジタルラッチ回路9を使用している点が実施例
1,実施例2とは異なるものである。すなわち、実施例
3では、実施例1におけるディジタル減算器7、実施例
2におけるディジタル加算器8に代えてディジタルラッ
チ回路9が使用されているものである。
いて説明する。図4は実施例3の構成を示すブロック図
である。この実施例3の場合はディジタル処理手段とし
て、ディジタルラッチ回路9を使用している点が実施例
1,実施例2とは異なるものである。すなわち、実施例
3では、実施例1におけるディジタル減算器7、実施例
2におけるディジタル加算器8に代えてディジタルラッ
チ回路9が使用されているものである。
【0025】この実施例3の構成を示す図4において、
ディジタル設定値信号S1はD/Aコンバータ4および
ディジタルラッチ回路9に入力されるようになってお
り、ディジタルラッチ回路9、D/Aコンバータ4,5
には、それぞれD/Aトリガ信号S2が入力されるよう
になっている。このD/Aトリガ信号S2がディジタル
ラッチ回路9に入力されると、ディジタルラッチ回路9
がディジタル設定値信号S1を取り込んで、タイミング
を1クロック分遅らせて、D/Aコンバータ5にディジ
タル値を出力するようにしている。
ディジタル設定値信号S1はD/Aコンバータ4および
ディジタルラッチ回路9に入力されるようになってお
り、ディジタルラッチ回路9、D/Aコンバータ4,5
には、それぞれD/Aトリガ信号S2が入力されるよう
になっている。このD/Aトリガ信号S2がディジタル
ラッチ回路9に入力されると、ディジタルラッチ回路9
がディジタル設定値信号S1を取り込んで、タイミング
を1クロック分遅らせて、D/Aコンバータ5にディジ
タル値を出力するようにしている。
【0026】したがって、この実施例3の場合は、D/
Aコンバータ5はD/Aコンバータ4よりも常に1クロ
ック分タイミングが遅れたディジタル値が設定され、結
果的に、D/Aコンバータ4,5のディジタル設定値信
号の最下位ビットは互いに反対のレベルとなり、D/A
コンバータ4,5で発生するグリッチは常に反対方向と
なる。なお、その他の構成,作用,効果は実施例1と同
様であり、その説明を省略する。また、この実施例3で
は、D/Aコンバータ5に入力するディジタル値をディ
ジタル設定値信号S1に対してディジタル値を一つずつ
増加または減少するときのいずれの場合にも適用できる
ことは云うまでもなく、その場合の動作は図2のタイム
チャートで説明した内容と同一であるため、説明を省略
する。
Aコンバータ5はD/Aコンバータ4よりも常に1クロ
ック分タイミングが遅れたディジタル値が設定され、結
果的に、D/Aコンバータ4,5のディジタル設定値信
号の最下位ビットは互いに反対のレベルとなり、D/A
コンバータ4,5で発生するグリッチは常に反対方向と
なる。なお、その他の構成,作用,効果は実施例1と同
様であり、その説明を省略する。また、この実施例3で
は、D/Aコンバータ5に入力するディジタル値をディ
ジタル設定値信号S1に対してディジタル値を一つずつ
増加または減少するときのいずれの場合にも適用できる
ことは云うまでもなく、その場合の動作は図2のタイム
チャートで説明した内容と同一であるため、説明を省略
する。
【0027】上記実施例1,実施例2,実施例3では、
それぞれD/Aコンバータ5の前段にディジタル減算器
7,ディジタル加算器8,ディジタルラッチ回路9を設
ける構成で説明したが、D/Aコンバータ5の前段に設
ける代わりに、D/Aコンバータ4の前段に設けても、
上記各実施例と同様の効果を奏する。さらに、上記各実
施例では、D/Aコンバータ4,5の2個使用する場合
について例示したが、この発明は2個に限定されるもの
ではなく、少なくとも、二つ以上同種または同等のD/
Aコンバータを使用する場合にも適用できるものであ
る。
それぞれD/Aコンバータ5の前段にディジタル減算器
7,ディジタル加算器8,ディジタルラッチ回路9を設
ける構成で説明したが、D/Aコンバータ5の前段に設
ける代わりに、D/Aコンバータ4の前段に設けても、
上記各実施例と同様の効果を奏する。さらに、上記各実
施例では、D/Aコンバータ4,5の2個使用する場合
について例示したが、この発明は2個に限定されるもの
ではなく、少なくとも、二つ以上同種または同等のD/
Aコンバータを使用する場合にも適用できるものであ
る。
【0028】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に記載されるような効果を奏する。
ているので、以下に記載されるような効果を奏する。
【0029】請求項1記載の発明によれば、複数のD/
Aコンバータのうちの所定のD/Aコンバータにディジ
タル設定値信号を入力し、残りのD/Aコンバータにデ
ィジタル設定値信号からディジタル値1を引いたディジ
タル値を入力してそれぞれD/A変換し、反対方向のグ
リッチを発生させ、アナログ加算器で各D/Aコンバー
タの出力電圧を加算してグリッチを相殺することによ
り、D/Aコンバータで発生するグリッチを確実にキャ
ンセルすることができ、グリッチのない高精度なD/A
変換信号が得られる。
Aコンバータのうちの所定のD/Aコンバータにディジ
タル設定値信号を入力し、残りのD/Aコンバータにデ
ィジタル設定値信号からディジタル値1を引いたディジ
タル値を入力してそれぞれD/A変換し、反対方向のグ
リッチを発生させ、アナログ加算器で各D/Aコンバー
タの出力電圧を加算してグリッチを相殺することによ
り、D/Aコンバータで発生するグリッチを確実にキャ
ンセルすることができ、グリッチのない高精度なD/A
変換信号が得られる。
【0030】また、請求項2記載の発明によれば、複数
のD/Aコンバータのうちの所定のD/Aコンバータに
ディジタル設定値信号を入力し、残りのD/Aコンバー
タにディジタル設定値信号にディジタル値1を加えたデ
ィジタル値を入力して、それぞれD/A変換し、反対方
向にグリッチを発生させ、アナログ加算器で各D/Aコ
ンバータの出力電圧を加算してグリッチを相殺すること
により、D/Aコンバータで発生するグリッチを確実に
キャンセルすることができ、グリッチのない高速で高精
度なD/A変換信号が得られる。
のD/Aコンバータのうちの所定のD/Aコンバータに
ディジタル設定値信号を入力し、残りのD/Aコンバー
タにディジタル設定値信号にディジタル値1を加えたデ
ィジタル値を入力して、それぞれD/A変換し、反対方
向にグリッチを発生させ、アナログ加算器で各D/Aコ
ンバータの出力電圧を加算してグリッチを相殺すること
により、D/Aコンバータで発生するグリッチを確実に
キャンセルすることができ、グリッチのない高速で高精
度なD/A変換信号が得られる。
【0031】さらに、請求項3記載の発明によれば複数
のD/Aコンバータのうちの所定のD/Aコンバータに
ディジタル設定値信号を入力し、残りのD/Aコンバー
タに1クロック分タイミングを遅らせたディジタル値を
入力し、それぞれD/A変換し、反対方向にグリッチを
発生させ、アナログ加算器で各D/Aコンバータの出力
電圧を加算してグリッチを相殺することにより、D/A
コンバータで発生するグリッチを確実にキャンセルする
ことができ、グリッチのない高速で高精度なD/A変換
信号が得られる。
のD/Aコンバータのうちの所定のD/Aコンバータに
ディジタル設定値信号を入力し、残りのD/Aコンバー
タに1クロック分タイミングを遅らせたディジタル値を
入力し、それぞれD/A変換し、反対方向にグリッチを
発生させ、アナログ加算器で各D/Aコンバータの出力
電圧を加算してグリッチを相殺することにより、D/A
コンバータで発生するグリッチを確実にキャンセルする
ことができ、グリッチのない高速で高精度なD/A変換
信号が得られる。
【図1】この発明の実施例1によるディジタル/アナロ
グコンバータのグリッチレス回路の構成を示すブロック
図である。
グコンバータのグリッチレス回路の構成を示すブロック
図である。
【図2】同上実施例1の動作を説明するためのタイムチ
ャートである。
ャートである。
【図3】この発明の実施例2によるディジタル/アナロ
グコンバータのグリッチレス回路の構成を示すブロック
図である。
グコンバータのグリッチレス回路の構成を示すブロック
図である。
【図4】この発明の実施例3によるディジタル/アナロ
グコンバータのグリッチレス回路の構成を示すブロック
図である。
グコンバータのグリッチレス回路の構成を示すブロック
図である。
【図5】従来のディジタル/アナログコンバータのグリ
ッチレス回路の構成を示すブロック図である。
ッチレス回路の構成を示すブロック図である。
4 D/Aコンバータ 5 D/Aコンバータ 6 アナログ加算器 7 ディジタル減算器 8 ディジタル加算器 9 ディジタルラッチ回路
Claims (3)
- 【請求項1】 ディジタル信号をアナログ信号に変換す
る少なくとも二つ以上の同種または同等のディジタル/
アナログコンバータと、この少なくとも二つ以上のディ
ジタル/アナログコンバータのうちの所定のディジタル
/アナログコンバータに入力するディジタル設定値信号
からディジタル値1を引いて残りの上記ディジタル/ア
ナログコンバータにディジタル値を入力するディジタル
処理手段と、上記少なくとも二つ以上のディジタル/ア
ナログコンバータの出力電圧を加算するアナログ加算器
とを備えたディジタル/アナログコンバータのグリッチ
レス回路。 - 【請求項2】 上記ディジタル処理手段は、上記所定の
ディジタル/アナログコンバータに入力するディジタル
設定値信号にディジタル値1を加算するディジタル加算
器であることを特徴とする請求項1記載のディジタル/
アナログコンバータのグリッチレス回路。 - 【請求項3】 上記ディジタル処理手段は、上記所定の
ディジタル/アナログコンバータに入力するディジタル
設定値信号のタイミングを1クロック分遅らせて残りの
上記ディジタル/アナログコンバータにディジタル値を
入力するディジタルラッチ回路であることを特徴とする
請求項1記載のディジタル/アナログコンバータのグリ
ッチレス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28155492A JPH06132821A (ja) | 1992-10-20 | 1992-10-20 | ディジタル/アナログコンバータのグリッチレス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28155492A JPH06132821A (ja) | 1992-10-20 | 1992-10-20 | ディジタル/アナログコンバータのグリッチレス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06132821A true JPH06132821A (ja) | 1994-05-13 |
Family
ID=17640808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28155492A Pending JPH06132821A (ja) | 1992-10-20 | 1992-10-20 | ディジタル/アナログコンバータのグリッチレス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06132821A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7245168B2 (en) | 2004-04-12 | 2007-07-17 | Samsung Electronics Co., Ltd. | Clock selection circuit and digital processing system for reducing glitches |
US7978109B1 (en) | 2010-02-18 | 2011-07-12 | Advantest Corporation | Output apparatus and test apparatus |
US11837436B2 (en) | 2021-02-04 | 2023-12-05 | Nuflare Technology, Inc. | Waveform generating device, waveform generating method, and charged particle beam irradiation apparatus |
-
1992
- 1992-10-20 JP JP28155492A patent/JPH06132821A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7245168B2 (en) | 2004-04-12 | 2007-07-17 | Samsung Electronics Co., Ltd. | Clock selection circuit and digital processing system for reducing glitches |
US7978109B1 (en) | 2010-02-18 | 2011-07-12 | Advantest Corporation | Output apparatus and test apparatus |
US11837436B2 (en) | 2021-02-04 | 2023-12-05 | Nuflare Technology, Inc. | Waveform generating device, waveform generating method, and charged particle beam irradiation apparatus |
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