JPH0295020A - オーバーサンプルａ／ｄ変換回路 - Google Patents
オーバーサンプルａ／ｄ変換回路Info
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- JPH0295020A JPH0295020A JP24799188A JP24799188A JPH0295020A JP H0295020 A JPH0295020 A JP H0295020A JP 24799188 A JP24799188 A JP 24799188A JP 24799188 A JP24799188 A JP 24799188A JP H0295020 A JPH0295020 A JP H0295020A
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- 238000006243 chemical reaction Methods 0.000 claims description 20
- 230000001934 delay Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
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- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 1
- 101500027295 Homo sapiens Sperm histone HP3 Proteins 0.000 description 1
- 102400000926 Sperm histone HP3 Human genes 0.000 description 1
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Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はオーバーサンプルＡ／Ｄ変換回路に関する。
第４図は従来のオーバーサンプルＡ／Ｄ変換回路を示す
構成図である。
構成図である。
減算器３は入力端子１から人力したアナログ力信号から
Ｄ／Ａ変換回路９の出力を減算する。
Ｄ／Ａ変換回路９の出力を減算する。
アナログ積分器４は減算器３の減算結果を積分する。比
較器５はアナログ積分器４の出力を各レベルの閾値と比
較し、一致したレベルの閾値に対応するデジタル出力を
出力する。ラッチ回路６は、クロック端子２に供給され
るサンプルクロックＣＬＫに同期して比較器５のデジタ
ル出力をラッチする。デジタル積分器７は、加算器７と
遅延回路７２とを有し、遅延回路７２は加算器７１の出
力を１サンプルクロツクＣＬＫ遅延させて出力し、加算
器７Ｉはラッチ回路６の出力と遅延回路７２の出力とを
加算して出力端子８にデジタル出力を出力する。２倍回
路４１は、ラッチ回路６の出力を２倍して出力する。加
算器４２は２倍回路４１の出力とデジタル積分器７の遅
延回路７２の出力とを加算する。Ｄ／Ａ変換回路９は加
算器４２の加算結果をＤ／Ａ変換し出力する。２倍回路
４１の出力と遅延回路７２の出力とを加算した加算器４
２の出力が予測値と呼ばれる。
較器５はアナログ積分器４の出力を各レベルの閾値と比
較し、一致したレベルの閾値に対応するデジタル出力を
出力する。ラッチ回路６は、クロック端子２に供給され
るサンプルクロックＣＬＫに同期して比較器５のデジタ
ル出力をラッチする。デジタル積分器７は、加算器７と
遅延回路７２とを有し、遅延回路７２は加算器７１の出
力を１サンプルクロツクＣＬＫ遅延させて出力し、加算
器７Ｉはラッチ回路６の出力と遅延回路７２の出力とを
加算して出力端子８にデジタル出力を出力する。２倍回
路４１は、ラッチ回路６の出力を２倍して出力する。加
算器４２は２倍回路４１の出力とデジタル積分器７の遅
延回路７２の出力とを加算する。Ｄ／Ａ変換回路９は加
算器４２の加算結果をＤ／Ａ変換し出力する。２倍回路
４１の出力と遅延回路７２の出力とを加算した加算器４
２の出力が予測値と呼ばれる。
上述した従来のオーバーサンプルＡ／Ｄ変換回路は、ラ
ッチ回路６が比較器５の出力とサンプルクロックＣＬＫ
でラッチした後、対応する予測値を作成するまでの遅延
時間は、２倍回路及び加算器４２の遅延時間の和となっ
ているので、アナログ積分器に要する積分時間が上記遅
延時間公知くなって制限を受け、特にサンプリング周波
数が高い場合には、この遅延時間が致命的になるという
欠点がある。
ッチ回路６が比較器５の出力とサンプルクロックＣＬＫ
でラッチした後、対応する予測値を作成するまでの遅延
時間は、２倍回路及び加算器４２の遅延時間の和となっ
ているので、アナログ積分器に要する積分時間が上記遅
延時間公知くなって制限を受け、特にサンプリング周波
数が高い場合には、この遅延時間が致命的になるという
欠点がある。
（課題を解決するための手段）
本発明のオーバーサンプルＡ／Ｄ変換回路は、アナログ
入力信号から予測値を減算する減算器と、減算器の減算
結果を積分するアナログ積分器と、アナログ積分器の積
分出力を複数個の閾値と比較し、該当した閾値に対応す
るデジタル出力を出力する比較器と、比較器のデジタル
出力をサンプルクロックでラッチするラッチ回路と、加
算器と遅延回路とを含み、遅延回路でサンプルクロック
に同期して加算器の出力を遅延させ、加算器でラッチ回
路の出力と遅延回路の出力とを加算させるデジタル積分
器と、デジタル積分器の加算器の出力と予め設定された
複数の設定値とをそれぞれ加算した複数のデジタルな予
測値をサンプリングクロックに同期して、それぞれ出力
する予測値発生手段と、予測値発生手段が出力した複数
のデジタルな予測値の中からラッチ回路の出力の大きさ
に対応して予め選択するように定められたデジタル予測
値を選択するセレクタと、セレクタの選択したデジタル
予測値をＤ／Ａ変換して加算器に出力するＤ／Ａ変換回
路とを有する。
入力信号から予測値を減算する減算器と、減算器の減算
結果を積分するアナログ積分器と、アナログ積分器の積
分出力を複数個の閾値と比較し、該当した閾値に対応す
るデジタル出力を出力する比較器と、比較器のデジタル
出力をサンプルクロックでラッチするラッチ回路と、加
算器と遅延回路とを含み、遅延回路でサンプルクロック
に同期して加算器の出力を遅延させ、加算器でラッチ回
路の出力と遅延回路の出力とを加算させるデジタル積分
器と、デジタル積分器の加算器の出力と予め設定された
複数の設定値とをそれぞれ加算した複数のデジタルな予
測値をサンプリングクロックに同期して、それぞれ出力
する予測値発生手段と、予測値発生手段が出力した複数
のデジタルな予測値の中からラッチ回路の出力の大きさ
に対応して予め選択するように定められたデジタル予測
値を選択するセレクタと、セレクタの選択したデジタル
予測値をＤ／Ａ変換して加算器に出力するＤ／Ａ変換回
路とを有する。
減算器にフィードバックする予測値を１サンプルクロツ
ク前のデジタル積分器の出力と予め設定した設定値とか
ら予測値発生手段が生成しているのでサンプルクロック
入力から減算器にフィードバックする予測値を出力する
までの遅延がセレクタの遅延時間だけにおさえることが
可能である。
ク前のデジタル積分器の出力と予め設定した設定値とか
ら予測値発生手段が生成しているのでサンプルクロック
入力から減算器にフィードバックする予測値を出力する
までの遅延がセレクタの遅延時間だけにおさえることが
可能である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のオーバーサンプルＡ／Ｄ変換回路の第
１の実施例を示すブロック図、第２図は第１図の実施例
の動作を示すタイムチャートである。
１の実施例を示すブロック図、第２図は第１図の実施例
の動作を示すタイムチャートである。
入力端子！、クロック端子２、アナログ積分器４、比較
器５、ラッチ回路６、デジタル積分器７、出力端子８、
Ｄ／Ａ変換回路９については第４図の従来例と同じなの
で説明を省略する。予測値発生回路１０は、デジタル積
分器７の出力と予め定められた設定値Ｘｉ、Ｘ２．〜．
Ｘ２”（ｎは整数）とをそれぞれ加算し、デジタルな予
測値Ｐｉ、Ｐ２．〜．Ｐ２”を出力する加算器ＡＤ１．
ＡＤ２．〜．ＡＤ２” をＷする。ラッチ回路１１は、
サンプリングクロックＣＬＫに同期して予測値Ｐｉ、Ｐ
２．〜．Ｐ２ηをそれぞれラッチする。セレクタ１２は
、人力する予測値ＰＩ、Ｐ２．〜．Ｐ２”のうち、ラッ
チ回路６の出力に対応して予め定められた１つを選択し
てＤ／Ａ変換回路９に出力する。
器５、ラッチ回路６、デジタル積分器７、出力端子８、
Ｄ／Ａ変換回路９については第４図の従来例と同じなの
で説明を省略する。予測値発生回路１０は、デジタル積
分器７の出力と予め定められた設定値Ｘｉ、Ｘ２．〜．
Ｘ２”（ｎは整数）とをそれぞれ加算し、デジタルな予
測値Ｐｉ、Ｐ２．〜．Ｐ２”を出力する加算器ＡＤ１．
ＡＤ２．〜．ＡＤ２” をＷする。ラッチ回路１１は、
サンプリングクロックＣＬＫに同期して予測値Ｐｉ、Ｐ
２．〜．Ｐ２ηをそれぞれラッチする。セレクタ１２は
、人力する予測値ＰＩ、Ｐ２．〜．Ｐ２”のうち、ラッ
チ回路６の出力に対応して予め定められた１つを選択し
てＤ／Ａ変換回路９に出力する。
次に第１図の実施例の動作について第２図を参照して説
明する。
明する。
時刻ｔ１にサンプルクロックＣＬＫに同期してラッチ回
路６が、比較器５の出力ａをラッチし、遅延回路７２は
１サンプルクロツクＣＬＫ前の加算器７１の出力Ｓ◇を
出力しているので、加算器７Ｉは、出力Ｓ。と出力ａと
の和Ｓｌ ＝３６ ＋ａを出力する。セレクタ１２は、
ラッチ回路１１がラッチしている予測値発生回路１０の
予測値Ｐｉ、Ｐ２．〜．Ｐ２ｎのうち出力ａに対応する
予測値Ｓ６ ＋２ａを選択し、選択された予測値をＤ／
Ａ変換回路９がＤ／Ａ変換して減算器３に出力する。し
たがって減算器３の出力は出力すとなり、時刻ｔ２のサ
ンプルクロックＣＬＫに同期して、ラッチ回路６が出力
すをラッチし、加算器７１が出力ｓ２ ＝ｓ、 十すを
出力するように時刻１、．１２間と同様な動作が時刻ｔ
２．ｔ３間で繰り返えされる。時刻ｔ３にはラッチ回路
６は出力Ｃをラッチし、同様な動作を繰り返えず。
路６が、比較器５の出力ａをラッチし、遅延回路７２は
１サンプルクロツクＣＬＫ前の加算器７１の出力Ｓ◇を
出力しているので、加算器７Ｉは、出力Ｓ。と出力ａと
の和Ｓｌ ＝３６ ＋ａを出力する。セレクタ１２は、
ラッチ回路１１がラッチしている予測値発生回路１０の
予測値Ｐｉ、Ｐ２．〜．Ｐ２ｎのうち出力ａに対応する
予測値Ｓ６ ＋２ａを選択し、選択された予測値をＤ／
Ａ変換回路９がＤ／Ａ変換して減算器３に出力する。し
たがって減算器３の出力は出力すとなり、時刻ｔ２のサ
ンプルクロックＣＬＫに同期して、ラッチ回路６が出力
すをラッチし、加算器７１が出力ｓ２ ＝ｓ、 十すを
出力するように時刻１、．１２間と同様な動作が時刻ｔ
２．ｔ３間で繰り返えされる。時刻ｔ３にはラッチ回路
６は出力Ｃをラッチし、同様な動作を繰り返えず。
第３図は本発明の第２の実施例を示すブロック図である
。
。
本実施例は、第１図の実施例の予測値発生回路１０とラ
ッチ回路１１どの代りに、サンプルクロックＣＬＫに同
期して予測値Ｐｉ、Ｐ２．〜Ｐ２ｎを出力するデータＲ
ＯＭ１３を有する。
ッチ回路１１どの代りに、サンプルクロックＣＬＫに同
期して予測値Ｐｉ、Ｐ２．〜Ｐ２ｎを出力するデータＲ
ＯＭ１３を有する。
ラッチ回路６の出力と、１サンプルクロツクＣＬＫ前の
デジタル積分器７の出方とに対応した予測値Ｐｉ、Ｐ２
．〜．Ｐ２ｎが予めデータＲＯＭ１３に書き込まれてい
る。書き込まれた予測値Ｐｉ、Ｐ２．〜．Ｐ２ｎは、サ
ンプリングクロックＣＬＫに同期し、デジタル積分器７
のデジタル出力をアドレスとしてセレクタ１２に出力さ
れる。セレクタは、第１の実施例と同様にデータＲＯＭ
１３の出力した予測値からラッチ回路６の出力に対応す
るものを選択し、Ｄ／Ａ変換回路９に出力する。
デジタル積分器７の出方とに対応した予測値Ｐｉ、Ｐ２
．〜．Ｐ２ｎが予めデータＲＯＭ１３に書き込まれてい
る。書き込まれた予測値Ｐｉ、Ｐ２．〜．Ｐ２ｎは、サ
ンプリングクロックＣＬＫに同期し、デジタル積分器７
のデジタル出力をアドレスとしてセレクタ１２に出力さ
れる。セレクタは、第１の実施例と同様にデータＲＯＭ
１３の出力した予測値からラッチ回路６の出力に対応す
るものを選択し、Ｄ／Ａ変換回路９に出力する。
第２の実施例では、２Ｉ個の予測値を作成するためにデ
ータＲＯＭ１３を使用しているために予測値の個数に柔
軟性を持たせ得るので、設計がより容易である。
ータＲＯＭ１３を使用しているために予測値の個数に柔
軟性を持たせ得るので、設計がより容易である。
以上説明したように本発明は、出力すべき予測値を１サ
ンプルクロツク前のデジタル積分器の出力と予め設定し
た設定値とから予測値発生手段が生成していることによ
り、サンプルクロック入力から予測値出力までの遅延が
セレクタの遅延時間だけにおさえることが可能であるた
め、サンプリングクロック周波数が高い場合でも充分に
追従して予測値を生成できるという効果がある。
ンプルクロツク前のデジタル積分器の出力と予め設定し
た設定値とから予測値発生手段が生成していることによ
り、サンプルクロック入力から予測値出力までの遅延が
セレクタの遅延時間だけにおさえることが可能であるた
め、サンプリングクロック周波数が高い場合でも充分に
追従して予測値を生成できるという効果がある。
第１図は本発明のオーバーサンプルＡ／Ｄ変換回路の第
１の実施例を示すブロック図、第２図は第１図の実施例
の動作を示すタイムチャート、第３図は本発明の第２の
実施例を示すブロック図、第４図は従来のオーバーサン
プルＡ／Ｄ変換回路を示す構成図である。 １・・・・・・入力端子、 ２・・・・・・クロック
端子、３・・・・・・減算器、 ４・・・・・・ア
ナログ積分器、５・・・・・・比較器、 ６，１１
・・・ラッチ回路、７・・・・・・デジタル積分器、 ７Ｉ・・・加算器、 ７２・・・遅延回路、８・・
・・・・出力端子、 ９・・・・・・Ｄ／Ａ変換回路
、１０・・・予測値発生回路、
１の実施例を示すブロック図、第２図は第１図の実施例
の動作を示すタイムチャート、第３図は本発明の第２の
実施例を示すブロック図、第４図は従来のオーバーサン
プルＡ／Ｄ変換回路を示す構成図である。 １・・・・・・入力端子、 ２・・・・・・クロック
端子、３・・・・・・減算器、 ４・・・・・・ア
ナログ積分器、５・・・・・・比較器、 ６，１１
・・・ラッチ回路、７・・・・・・デジタル積分器、 ７Ｉ・・・加算器、 ７２・・・遅延回路、８・・
・・・・出力端子、 ９・・・・・・Ｄ／Ａ変換回路
、１０・・・予測値発生回路、
Claims (1)
- 【特許請求の範囲】 １、アナログ入力信号から予測値を減算する減算器と、 減算器の減算結果を積分するアナログ積分器と、 アナログ積分器の積分出力を複数個の閾値と比較し、該
当した閾値に対応するデジタル出力を出力する比較器と
、 比較器のデジタル出力をサンプルクロックでラッチする
ラッチ回路と、 加算器と遅延回路とを含み、遅延回路でサンプルクロッ
クに同期して加算器の出力を遅延させ、加算器でラッチ
回路の出力と遅延回路の出力とを加算させるデジタル積
分器と、 デジタル積分器の加算器の出力と、予め設定された複数
の設定値とをそれぞれ加算した複数のデジタルな予測値
をサンプリングクロックに同期して、それぞれ出力する
予測値発生手段と、 予測値発生手段が出力した複数のデジタルな予測値の中
からラッチ回路の出力の大きさに対応して予め選択する
ように定められたデジタル予測値を選択するセレクタと
、 セレクタの選択したデジタル予測値をＤ／Ａ変換して加
算器に出力するＤ／Ａ変換回路とを有するオーバーサン
プルＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24799188A JPH0295020A (ja) | 1988-09-30 | 1988-09-30 | オーバーサンプルａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24799188A JPH0295020A (ja) | 1988-09-30 | 1988-09-30 | オーバーサンプルａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0295020A true JPH0295020A (ja) | 1990-04-05 |
Family
ID=17171568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24799188A Pending JPH0295020A (ja) | 1988-09-30 | 1988-09-30 | オーバーサンプルａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0295020A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165626A (ja) * | 1984-09-07 | 1986-04-04 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPS6482711A (en) * | 1987-09-25 | 1989-03-28 | Hitachi Ltd | Encoding device |
-
1988
- 1988-09-30 JP JP24799188A patent/JPH0295020A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165626A (ja) * | 1984-09-07 | 1986-04-04 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPS6482711A (en) * | 1987-09-25 | 1989-03-28 | Hitachi Ltd | Encoding device |
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