KR100476874B1 - 전하결합소자신호처리용아날로그블록 - Google Patents

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Abstract

본 발명은 CCD 신호 처리용 아날로그 블록에 관한 것으로서, 더 구체적으로는 새로운 클럭 신호를 내부에서 만들어 PGA의 샘플링 시간을 늘려 동작 속도를 향상시키기 위한 CCD 신호 처리용 아날로그 블록에 관한 것으로서, 외부로부터 인가된 제 1 클럭 신호에 동기되어 CCD신호 중 기준 신호를 샘플링 및 홀드하는 제 1 샘플 홀드부와; 외부로부터 인가된 제 2 클럭 신호에 동기되어 상기 제 1 샘플 및 홀드부에서 유지된 기준 신호를 샘플링 및 홀드하는 제 2 샘플 홀드부와; 상기 제 2 클럭 신호에 동기되어 상기 CCD의 신호 중 데이터를 샘플링 및 홀드하는 제 3 샘플 홀드부와; 상기 제 1 클럭 신호와 제 2 클럭 신호를 인가 받아 듀티가 50%인 제 3 클럭 신호를 출력하는 클럭 신호 발생부; 상기 제 2 샘플 홀드부의 출력과 제 3 샘플 홀드부의 데이터의 차를 출력하는 뺄셈부와; 상기 제 3 클럭 신호에 동기되어 상기 뺄셈부의 출력을 증폭하여 출력하는 PGA와; 상기 제 3 클럭 신호에 동기되어 상기 PGA로부터의 아날로그 출력을 디지털로 변환하는 아날로그-디지탈 변환기를 포함한다.

Description

전하 결합 소자 신호 처리용 아날로그 블록{ANALOG BLOCK FOR PROCESSING A SIGNAL OF CHARGE COUPLE DEVICE}
본 발명은 CCD 신호 처리를 위한 블록에 관한 것으로서, 더 구체적으로는 CCD 신호 처리를 위한 블록을 동기 시키기 위한 클럭 신호를 출력하는 클럭 발생 회로에 관한 것이다.
도 1은 일반적인 CCD 신호 처리용 아날로그 블록도이고, 도 2는 각 블록으로부터 발생되는 신호들의 출력 타이밍도이다.
도 1을 참조하면, CCD(10)로부터 신호가 커패시터를 통해 제 1 샘플 홀드부(sample hold: 20) 및 제 2 샘플 홀드부(30)로 인가된다. 이때 상기 제 1 샘플 홀드부(20)는 외부로부터 인가되는 제 1 클럭 신호(Q1)에 동기 되어 하이레벨의 클럭 신호 구간에서는 상기 CCD(10)의 기준 신호를 샘플링하고, 로우레벨의 클럭 신호 구간에서는 샘플링된 값을 유지한다. 그리고 제 2 샘플 홀드부(30)는 외부로부터 인가되는 제 2 클럭 신호(Q2)의 하이 레벨의 구간동안 제 1 샘플 홀드부(20)의 출력 CDS1을 샘플링하고, 제 3 샘플 홀드부(40)는 제 2 클럭 신호(Q2)의 하이 레벨의 구간동안 CCD(10)의 데이터 부분을 샘플링한다. 뺄셈부(50)는 제 2 및 제 3 샘플 홀드부들(30, 40)로부터 출력되는 데이터의 차를 구하고, 신호(CDS2)를 출력한다. 다음으로 PGA(professional graphics adapter)(60)는 제 1 클럭 신호(Q1)에 동기되어 제 1 클럭 신호(Q1)의 하이 레벨동안 상기 뺄셈부(50)의 출력을 샘플링하고, 제 1 클럭 신호(Q2)의 로우 레벨동안 샘플링된 입력을 증폭하여 출력한다. 그리고 A/D 변환기(70)는 상기 클럭 신호들(Q1, Q2)과는 다른 제 3 클럭 신호(Q3)에 동기되어 동작하게 된다.
도 2를 참조하면, CCD 신호 처리용 아날로그 블록을 구동시키기 위해서는 모두 3개의 클럭 신호들이 필요하고, 이들 중 제 1 클럭 신호(Q1)와 제 2 클럭 신호(Q2)는 한 주기에서 25%가 활성화 구간에 해당된다. 그리고 PGA(60)는 도시되지는 않았지만 연산 증폭기(op amplifier)를 통해 증폭하여 출력해야 하기 때문에 샘플 홀드부의 연산 증폭기보다 밴드폭(bandwidth)이 길어야 한다.
그러나, 상술한 바와 같은 CCD 신호 처리용 아날로그 블록들 중 PGA(60)와 샘플 홀드부(20, 30, 40)이 동일한 증폭기를 사용하고, 서로 동일한 입력이 인가 되면 PGA(60)는 샘플 홀드부와 동일한 정확도를 갖고 출력하기 위해서는 많은 시간이 필요로 한다. 이는 PGA(60)의 이득(gain)이 1 이상으로 클수록 더 하다. 즉, PGA가 제 1 샘플 홀드부에 인가되는 제 1 클럭 신호에 의해 동기 된다면, 샘플링 시간이 짧아 동작 속도가 저하되는 문제점이 발생하게 된다. 또, 상기 PGA가 샘플링된 값을 유지할 때, 이를 출력하는 AD 변환기(70)는 상기 제 1 클럭 신호(Q1)와는 다른 클럭 신호를 항상 PGA(60)의 출력에 동기 시켜야만 하는 문제점이 발생하게 된다.
따라서, 본 발명의 목적은 외부로부터 인가되는 클럭 신호의 수를 줄이면서, 듀티가 큰 새로운 클럭 신호를 PGA에 인가하여 샘플링 시간을 보장하고, 출력 신호간의 타이밍이 맞아 떨어지는 CCD 신호 처리용 아날로그 블록을 제공하기 위함이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 인가된 제 1 클럭 신호에 동기되어 CCD신호 중 기준 신호를 샘플링 및 홀드하는 제 1 샘플 홀드부와; 외부로부터 인가된 제 2 클럭 신호에 동기 되어 상기 제 1 샘플 및 홀드부에서 유지된 기준 신호를 샘플링 및 홀드하는 제 2 샘플 홀드부와; 상기 제 2 클럭 신호에 동기 되어 상기 CCD의 신호 중 데이터를 샘플링 및 홀드하는 제 3 샘플 홀드부와; 상기 제 1 클럭 신호와 제 2 클럭 신호를 인가받아 듀티가 50%인 제 3 클럭 신호를 출력하는 클럭 신호 발생 회로; 상기 제 2 샘플 홀드부의 출력과 제 3 샘플 홀드부의 데이터의 차를 출력하는 뺄셈부와; 상기 제 3 클럭 신호에 동기 되어 상기 뺄셈부의 출력을 증폭하여 출력하는 PGA와; 상기 제 3 클럭 신호에 동기되어 상기 PGA로부터의 아날로그 출력을 디지털로 변환하는 아날로그-디지탈 변환부를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 클럭 신호들은 각각 듀티비 25%인 클럭 신호이다.
바람직한 실시예에 있어서, 상기 아날로그-디지탈 변환기는 상기 클럭 신호 발생 회로에서 발생된 제 3 클럭 신호에 응답하여 동작한다.
(실시예)
이하 본 발명의 바람직한 실시예를 첨부된 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.
도 3은 본 발명의 바람직한 실시예에 따른 CCD 신호 처리용 아날로그 블록도이다.
도 3을 참조하면, CCD 신호는 제 1 클럭 신호(Q1)에 동기되는 제 1 샘플 홀드부(20), 제 2 샘플 홀드부(30), 제 3 샘플 홀드부(40), 뺄셈부(50), PGA(60), A/D 변환부(70), 그리고 클럭 신호 발생부(100)를 포함한다. 상기 클럭 신호 발생부(100)를 제외한 나머지 블록들은 도 1의 그것들과 동일한 기능을 수행하며, 상기 클럭 신호 발생부(100)는 제 1 샘플 홀드부(20), 제 2 샘플 홀드부(30), 그리고 제 3 샘플 홀드부(40)에 인가되는 듀티(duty)가 25%로 동일한 제 1 클럭 신호(Q1) 및 제 2 클럭 신호(Q2)를 인가 받아 듀티가 50%로 증가한 제 3 의 클럭 신호(CLK)를 출력한다.
도 4는 도 3에 도시된 본 발명에 따른 클럭 신호 발생 회로(100)의 구성을 구체적으로 보여주는 회로도이다.
도 4를 참조하면, 클럭 신호 발생 회로(100)는 외부 클럭 신호들(Q1, Q2)을 반전시켜 출력하는 인버터들(I1, I2)과, 상기 인버터들(I1, I2)을 통해 반전된 반전 클럭 신호들
Figure pat00006
과 클럭 신호들(Q1, Q2)을 인가 받아, 이들을 조합하여 출력하는 낸드 게이트들(ND1, ND2) 및 노어 게이트들(NR3, NR4)과 MOS 트랜지스터들(NM1, NM2, PM1, PM2), 그리고 출력된 클럭 신호를 지연시키는 인버터(I3, I4)를 구비한다.
먼저, ″L″의 제 1 클럭 신호(Q1)와 ″H″의 제 2 클럭 신호(Q2)가 인버터에 인가되면, 이들로부터는 반전된 클럭 신호
Figure pat00007
가 출력되어 일 입력단에 클럭 신호들(Q1, Q2)이 인가되는 노어 게이트(NR1, NR2)의 타 입력단으로 인가된다. 그러므로 제 1 노드(N1)에 출력단이 접속되는 노어 게이트
Figure pat00008
는 ″H″를 출력하고, 제 2 노드(N2)에 출력단이 접속되는 노어 게이트
Figure pat00009
는 ″L″를 각각 출력한다.
그리고 상기 클럭 신호들(Q1, Q2)과 반전 클럭 신호들
Figure pat00010
이 노어 게이트들(NR3, NR4) 및 낸드 게이트(ND1, ND2)로 인가됨에 따라 이들의 출력 단에 게이트가 접속되는 트랜지스터들(NM1, NM1, PM1, PM2) 중, NM1과 PM1이 턴온된다. 그로 인해 제 3 노드(N3)로 전하가 챠아지되고, 제 3 노드(N3)부터 출력 단까지 직렬로 연결되는 인버터들(I3, I4)을 통해 ″L″의 클럭 신호(CLK)를 출력한다. 이와 반대로 ″H″의 제 1 클럭 신호(Q1)와 ″L″의 제 2 클럭 신호(Q2)가 입력된다고 할 때, ″H″의 클럭 신호(CLK)가 얻어진다. 만일, 모두 ″L″이 클럭 신호(Q1, Q2)가 인가되면 앞서 출력된 클럭 신호와는 반대의 위상을 갖는 클럭 신호
Figure pat00011
가 출력된다. 그러나, 제 1 및 제 2 클럭 신호(Q1, Q2) 모두 ″H″가 되면 이는 don't care로서, 어떤 클럭 신호도 발생할 수가 없다. 본 발명의 클럭 발생 회로(100)로부터 출력되는 클럭 신호(CLK)는 입력되는 제 1 클럭 신호(Q1)및 제 2 클럭 신호(Q2) 보다도 듀티가 커져 PGA(60)에 이를 인가했을 때, 샘플링 시간이 제 1 클럭 신호에 동기 되었을 때보다 길어지게 된다.
도 5는 클럭 신호에 의한 각 블록의 출력 타이밍도이다.
도 5를 참조하면, 제 1 클럭 신호와 제 2 클럭 신호를 입력으로 또 다른 외부 클럭 신호 없이도 내부에서 새로운 클럭 신호를 만들어 냄으로써 이에 의한 PGA의 샘플링 시간을 늘릴 수 있다. 또, 내부의 제 3 클럭 신호(CLK)로 인해서 전보다 빠른 제 1 및 제 2 클럭 신호들(Q1, Q2)에도 동작이 가능하고, 동일한 클럭 신호에 동기 됨에 따라 PGA(60)가 홀드시 A/D 변환기(70)는 이를 샘플링함으로써 상호 신호간의 타이밍도 맞아 떨어지게 된다.
따라서, 본 발명은 동작에 필요한 클럭 신호의 수를 줄이고도 동일하게 CCD 신호를 처리할 수 있는 효과가 있다. 또, 동일한 클럭 신호에 PGA와 아날로그-디지탈 변환부가 동기되므로 이 둘의 타이밍이 자동으로 맞아 떨어지는 효과가 있다.
도 1은 CCD 신호 처리 과정을 보여주는 블록도:
도 2는 도 1의 클럭 신호들에 따른 각 블록의 출력을 보여주는 타이밍도:
도 3은 본 발명에 따른 CCD 신호 처리용 아날로그 블록도:
도 4는 본 발명에 따른 클럭 발생 회로를 구체적으로 보여주는 회로도:
도 5는 도 3의 클럭 신호들에 따른 각 블록의 출력을 보여주는 타이밍도:
*도면의 주요부분에 대한 부호 설명
10 : CCD 20 : 제 1 샘플 홀드부
30 : 제 2 샘플 홀드부 40 : 제 3 샘플 홀드부
50 : 뺄셈부 60 : PGA
70 : A/D 변환부 100: 클럭 신호 발생부

Claims (3)

  1. 외부로부터 인가된 제 1 클럭 신호에 동기되어 CCD 신호 중 기준 신호를 샘플링 및 홀드하는 제 1 샘플 홀드부와;
    외부로부터 인가된 제 2 클럭 신호에 동기되어 상기 제 1 샘플 및 홀드부에서 유지된 기준 신호를 샘플링 및 홀드하는 제 2 샘플 홀드부와;
    상기 제 2 클럭 신호에 동기되어 상기 CCD 신호 중 데이터를 샘플링 및 홀드하는 제 3 샘플 홀드부와;
    상기 제 1 클럭 신호와 제 2 클럭 신호를 인가받아 듀티가 50%인 제 3 클럭 신호를 출력하는 클럭 신호 발생 회로;
    상기 제 2 샘플 홀드부의 출력과 제 3 샘플 홀드부의 데이터의 차를 출력하는 뺄셈부;
    상기 제 3 클럭 신호에 동기되어 상기 뺄셈부의 출력을 증폭하여 출력하는 PGA; 그리고
    상기 제 3 클럭 신호에 동기되어 상기 PGA로부터의 아날로그 출력을 디지털로 변환하는 아날로그-디지탈 변환기를 포함하는 CCD신호 처리용 아날로그 회로 블록.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 클럭 신호들을 각각 듀티비가 25%인 클럭 신호인 CCD 신호 처리용 아날로그 블록.
  3. 제 1 항에 있어서,
    상기 아날로그-디지탈 변환부는 상기 클럭 신호 발생 회로에서 발생된 상기 제 3 클럭 신호에 응답하여 동작하는 CCD 신호 처리용 아날로그 블록.
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