JPS5994299A - 電荷転送素子を有する信号処理装置 - Google Patents
電荷転送素子を有する信号処理装置Info
- Publication number
- JPS5994299A JPS5994299A JP58195134A JP19513483A JPS5994299A JP S5994299 A JPS5994299 A JP S5994299A JP 58195134 A JP58195134 A JP 58195134A JP 19513483 A JP19513483 A JP 19513483A JP S5994299 A JPS5994299 A JP S5994299A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- clock
- pulse
- charge transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電荷転送素子を有する信号処理装置、特に高
速信号を低速信号に変換する装置に関する。
速信号を低速信号に変換する装置に関する。
デジタル・オシロスコーグは、アナログ入力信号をデジ
タル化し、このデジタル化した信号をメモリに記憶し、
との記憶したデジタル信号を次にアナログ信号に変換し
て表示を行なうものである。
タル化し、このデジタル化した信号をメモリに記憶し、
との記憶したデジタル信号を次にアナログ信号に変換し
て表示を行なうものである。
このようなデジタル・オシロスコーグにおいては、高速
（高周波）入力信号を処理するのに高速アナログ・デシ
タル変換器（ＡＤＣ）が必要である。しかし、高速ＡＤ
Ｃは、構成が複雑で且つ高価である。
（高周波）入力信号を処理するのに高速アナログ・デシ
タル変換器（ＡＤＣ）が必要である。しかし、高速ＡＤ
Ｃは、構成が複雑で且つ高価である。
この問題を解決するため、高速アナログ信号を低速（低
周波）アナログ信号に変換する信号処理装置が提案され
ている。この信号処理装置をデジタル・オシロスコープ
に適用すれば、安価な低速ＡＤＣを利用することができ
る。この信号処理装置は、デジタル・オシロスコープ以
外の種々の電子装置にも利用できる。
周波）アナログ信号に変換する信号処理装置が提案され
ている。この信号処理装置をデジタル・オシロスコープ
に適用すれば、安価な低速ＡＤＣを利用することができ
る。この信号処理装置は、デジタル・オシロスコープ以
外の種々の電子装置にも利用できる。
従来の信号処理装置は、電荷結合素子（ＣＯＤ）、パケ
ット・プリダートφデバイス（ＢＢＤ）、ＭＯＳダイオ
ード・アレイの如き電荷転送素子とこれら素子の制御回
路とを具えている。当業者に周知の如く、電荷転送素子
とは、複数の電荷蓄積セルから成るアナログ・シフト・
レジスタである。従来の成る信号処理装置によれば、高
速クロック信号によりアナログ入力信号をサンプルして
セルからセルに転送させると共に、低速クロック信号に
より蓄積した電荷をシフトして読出し、低速アナログ信
号を得ている。この従来装置は、次のような欠点を有す
る。す々わち、信号取込み速度（周期）が電荷転送素子
の最高クロック周期に制限されると共に、この電荷転送
素子からの出力信号が素子の暗電流によシ変調されてし
まうのである。従来の他の信号処理装置は、この暗電流
の問題を解決するために、ツヤラフニーズ増幅器により
シングル・エンデッド入力信号をブツシュ・ゾル信号に
変換し、このブツシュ・プル信号を同じクロック信号に
よシクロツクされる２個の電荷転送素子に供給し、これ
ら２個の素子の出力信号を良好な同相抑圧比の差動増幅
器によって検出している。この方法は、不要な暗電流を
相殺できるが依然としてクロックの周期は１個の電荷転
送素子と同じ値に制限される。従来のその他の信号処理
装置は、入力アナログ信号を２個の電荷転送素子に並列
に供給して、信号取込み周期を改善している。すなわち
、入力信号を半クロック・サイクル毎に交互にサンノル
し且つこれら２個の電荷転送素子から半クロック・サイ
クル毎に交互に出力信号を得るように、これら２個の電
荷転送素子を異なる位相（１８０度の位相差）でクロッ
クしている。この場合、第１の従来装置と同じ周波数の
クロックを用いると、等測的なサンプリング周波数は２
倍になる。しかし、暗電流の問題のほかに、電荷転送素
子の直流オフセット、利得不一致及び直線性の不一致に
よシクロツクに関連したノイズの問題が生じる。また、
２個の電荷転送素子間のこれらの差違は、温度に応じて
変化する。このクロックに関連したノイズの発生は、ク
ロック自体とは関係がなく、異なる素子を半クロック・
サイクル毎に交互にクロックすることから起こるのであ
る。
ット・プリダートφデバイス（ＢＢＤ）、ＭＯＳダイオ
ード・アレイの如き電荷転送素子とこれら素子の制御回
路とを具えている。当業者に周知の如く、電荷転送素子
とは、複数の電荷蓄積セルから成るアナログ・シフト・
レジスタである。従来の成る信号処理装置によれば、高
速クロック信号によりアナログ入力信号をサンプルして
セルからセルに転送させると共に、低速クロック信号に
より蓄積した電荷をシフトして読出し、低速アナログ信
号を得ている。この従来装置は、次のような欠点を有す
る。す々わち、信号取込み速度（周期）が電荷転送素子
の最高クロック周期に制限されると共に、この電荷転送
素子からの出力信号が素子の暗電流によシ変調されてし
まうのである。従来の他の信号処理装置は、この暗電流
の問題を解決するために、ツヤラフニーズ増幅器により
シングル・エンデッド入力信号をブツシュ・ゾル信号に
変換し、このブツシュ・プル信号を同じクロック信号に
よシクロツクされる２個の電荷転送素子に供給し、これ
ら２個の素子の出力信号を良好な同相抑圧比の差動増幅
器によって検出している。この方法は、不要な暗電流を
相殺できるが依然としてクロックの周期は１個の電荷転
送素子と同じ値に制限される。従来のその他の信号処理
装置は、入力アナログ信号を２個の電荷転送素子に並列
に供給して、信号取込み周期を改善している。すなわち
、入力信号を半クロック・サイクル毎に交互にサンノル
し且つこれら２個の電荷転送素子から半クロック・サイ
クル毎に交互に出力信号を得るように、これら２個の電
荷転送素子を異なる位相（１８０度の位相差）でクロッ
クしている。この場合、第１の従来装置と同じ周波数の
クロックを用いると、等測的なサンプリング周波数は２
倍になる。しかし、暗電流の問題のほかに、電荷転送素
子の直流オフセット、利得不一致及び直線性の不一致に
よシクロツクに関連したノイズの問題が生じる。また、
２個の電荷転送素子間のこれらの差違は、温度に応じて
変化する。このクロックに関連したノイズの発生は、ク
ロック自体とは関係がなく、異なる素子を半クロック・
サイクル毎に交互にクロックすることから起こるのであ
る。
したがって、本発明の目的の１つは、高速入力及び低速
出力型の信号取込みを行なう電荷転送素子を有する改善
された信号処理装置の提供にある。
出力型の信号取込みを行なう電荷転送素子を有する改善
された信号処理装置の提供にある。
本発明の他の目的は、電荷転送素子の暗電流を相殺し、
上述のクロックに関連したノイズを除去する改善された
信号処理装置の提供にある。
上述のクロックに関連したノイズを除去する改善された
信号処理装置の提供にある。
本発明の更に他の目的は、サンプリング周期を短くした
信号処理装置の提供にある。
信号処理装置の提供にある。
本発明の別の目的は、デノタル・オシロスコーグに適用
してＡＤＣの速度よりも高速の信号取込みを行ないうる
信号処理装置の提供にある。
してＡＤＣの速度よりも高速の信号取込みを行ないうる
信号処理装置の提供にある。
本発明の信号処理装置によれば、取込み（サンプリング
）周期を２分の１にすると共に暗電流を相殺し、上述の
クロックに関連したノイズの問題を回避できる。ツヤラ
フニーズ増幅器によりシングル・エンデッド信号をブツ
シュ・プル信号に変換し、このブツシュ・ゾル信号をＣ
ＣＤの如き２個の電荷転送素子に供給する。これらの素
子の特性は等しいのが理想であるから、２個の電荷転送
素子を同一のチップ上に設けた集積回路（ＩＣ）が最適
である。かかるＩＣによれば、第１チヤンネルに発生す
る暗電流及びノイズは第２チヤンネルに発生する暗電流
及びノイズと殆ど等しくなると考えられる。第２チヤン
ネル用のクロック信号は、第１チヤンネルに供給するク
ロック信号よシもクロック・サイクルの２分の１だけシ
フトさせる。これら２相のクロック信号によシ２チャン
ネルの電荷転送素子を交互にクロックするので、グツシ
ュ・プル信号は交互にサングルされ転送されて、サンプ
リング周期が２分の１になる。電荷転送素子の出力回路
は、この素子からの出力アナログ信号が更新されるまで
この信号を保持するので、サンプリングの位相が異なっ
ていても、常に２チャンネル同時に出力を発生できる。
）周期を２分の１にすると共に暗電流を相殺し、上述の
クロックに関連したノイズの問題を回避できる。ツヤラ
フニーズ増幅器によりシングル・エンデッド信号をブツ
シュ・プル信号に変換し、このブツシュ・ゾル信号をＣ
ＣＤの如き２個の電荷転送素子に供給する。これらの素
子の特性は等しいのが理想であるから、２個の電荷転送
素子を同一のチップ上に設けた集積回路（ＩＣ）が最適
である。かかるＩＣによれば、第１チヤンネルに発生す
る暗電流及びノイズは第２チヤンネルに発生する暗電流
及びノイズと殆ど等しくなると考えられる。第２チヤン
ネル用のクロック信号は、第１チヤンネルに供給するク
ロック信号よシもクロック・サイクルの２分の１だけシ
フトさせる。これら２相のクロック信号によシ２チャン
ネルの電荷転送素子を交互にクロックするので、グツシ
ュ・プル信号は交互にサングルされ転送されて、サンプ
リング周期が２分の１になる。電荷転送素子の出力回路
は、この素子からの出力アナログ信号が更新されるまで
この信号を保持するので、サンプリングの位相が異なっ
ていても、常に２チャンネル同時に出力を発生できる。
差動増幅器は２個の電荷転送素子からの出力アナログ信
号を差動的に結合するので、との差動増幅器からの出力
信号は、常に各電荷転送素子の最新の出力信号の和にな
る。
号を差動的に結合するので、との差動増幅器からの出力
信号は、常に各電荷転送素子の最新の出力信号の和にな
る。
各チャンネルの電荷転送素子のエラー出力は全サングル
において発生し、このエラーは出力にそのまま現われる
。しかし、このエラーすなわちクロック信号に関連する
ノイズの問題は、上記差動増幅器により解決される。ま
た、２個の電荷転送素子からの出力信号を差動的に結合
することによシ、これら２個の素子の暗電流は相殺され
る。なお、信号成分はダッシュ・グルなので、差動増幅
器により相殺されることはない。
において発生し、このエラーは出力にそのまま現われる
。しかし、このエラーすなわちクロック信号に関連する
ノイズの問題は、上記差動増幅器により解決される。ま
た、２個の電荷転送素子からの出力信号を差動的に結合
することによシ、これら２個の素子の暗電流は相殺され
る。なお、信号成分はダッシュ・グルなので、差動増幅
器により相殺されることはない。
本発明の信号処理装置をデシタル・オシロスコープに適
用する場合は、との装置を入力回路及びＡＤＣの間に配
置する。この場合、安価な低速Ａ Ｉ） Ｃを用いて高
速取込みを行なうことができる。
用する場合は、との装置を入力回路及びＡＤＣの間に配
置する。この場合、安価な低速Ａ Ｉ） Ｃを用いて高
速取込みを行なうことができる。
以下、添付図を参照して本発明の好適な実施例を説明す
る。
る。
第１図は、本発明の実施例を使用したデシタル・オシロ
スコープの！ロック図である。入力端子（１値及び減衰
器（１３を介して、シングル・エンデッド入力アナログ
信号を〕やラフニーズ増幅器ｏ４に供給する。この増幅
器（１荀としては、反転入力端子に基準電圧を供給した
差動増幅器が好適である。増幅器（１４）からのゾッシ
ュ・ゾル出力信号を２個の電荷転送素子を含む電荷転送
装置（ＩＩに供給する。この実施例においては、１対の
電荷注入ポート（１８Ａ） −（１８Ｂ）、１対のアナ
ログ・シフト・レジスタ（２ＯＡ）−（２０Ｂ）、及び
１対の出方増幅器（２２Ａ） −（２２Ｂ）を具えた２
チヤンネルＣＯＤのＩＣを電荷転送装置αｅとして用い
る。このＣＣＤ装置（ＩＩは、ＳＬ ９２０４型ＩＣ又
は３２１Ａ型ＩＣでもよい。こうして、増幅器α荀から
の反転及び非反転出方信号をそれぞれ電荷注入／ −）
（１８Ａ）及び（１８Ｂ）に供給する。このデュアル
（２チヤンネル）ＣＯＤ装置Ｈの動作は、ポー ） （
１８Ａ）及び（１８Ｂ） Ｋ供給する入力サンプリング
・クロック・パルスＳ−Ａ及びＳ−Ｂ、アナログ・シフ
ト・レジスタ（２ＯＡ）及び（２０Ｂ）に供給する転送
りロック・・やルスＴ−Ａ及び’Ｉ’−Ｂ、出カ増幅器
（２２Ａ ）及び（２２Ｂ）に供給する出方サンプリン
グ・クロック・ノ４ルスＳ／Ｈ−Ａ及びＳ／Ｈ−Ｂにょ
シ制御する。増幅器（２２Ａ）及び（２２Ｂ）からの出
方信号は、差動増幅器（２４に供給する。この増幅器Ｑ
４の同相抑圧比は、良好なことが望ましい。５３１８型
ＩＣの如きＡＤＣ＠は、変換開始信号ＳＣに応じて増幅
器ｃ！４からの出力アナログ信号をデジタル信号に変換
し、このデジタル信号をデシタル・メモリ（至）に記憶
させる。メモリ（至）に記憶された信号をデジタル・ア
ナログ変換器（ＤＡＣ）０３によりアナログ信号に変換
し、必要に応じて表示器（ロ）Ｋ表示させる。増幅器０
４からの出力信号の一部は、トリが回路（至）に供給す
る。このトリが回路（慢の出力信号に応じて、時間制御
回路嗜は、高速入力制御信号ＦＩ及び変換開始信号ＳＣ
を発生すると共に相補的り胃ツク・）母ルスＣＬＫ及び
Ｃ下の周波数を変化させる。時間制御回路（至）からの
信号ＦＩ、ＣＬＫ及びＣＬＫに応じて、クロック発生器
（４１は、上述の入力サンプリング・クロック・）母ル
ス８−Ａ及びＳ−Ｂ、転送りロック・パルスＴ−Ａ及び
Ｔ−Ｂ 、出力サンプリング−クロック・パルスＳ／Ｈ
−Ａ及びＳ／Ｈ−Ｂを発生する。
スコープの！ロック図である。入力端子（１値及び減衰
器（１３を介して、シングル・エンデッド入力アナログ
信号を〕やラフニーズ増幅器ｏ４に供給する。この増幅
器（１荀としては、反転入力端子に基準電圧を供給した
差動増幅器が好適である。増幅器（１４）からのゾッシ
ュ・ゾル出力信号を２個の電荷転送素子を含む電荷転送
装置（ＩＩに供給する。この実施例においては、１対の
電荷注入ポート（１８Ａ） −（１８Ｂ）、１対のアナ
ログ・シフト・レジスタ（２ＯＡ）−（２０Ｂ）、及び
１対の出方増幅器（２２Ａ） −（２２Ｂ）を具えた２
チヤンネルＣＯＤのＩＣを電荷転送装置αｅとして用い
る。このＣＣＤ装置（ＩＩは、ＳＬ ９２０４型ＩＣ又
は３２１Ａ型ＩＣでもよい。こうして、増幅器α荀から
の反転及び非反転出方信号をそれぞれ電荷注入／ −）
（１８Ａ）及び（１８Ｂ）に供給する。このデュアル
（２チヤンネル）ＣＯＤ装置Ｈの動作は、ポー ） （
１８Ａ）及び（１８Ｂ） Ｋ供給する入力サンプリング
・クロック・パルスＳ−Ａ及びＳ−Ｂ、アナログ・シフ
ト・レジスタ（２ＯＡ）及び（２０Ｂ）に供給する転送
りロック・・やルスＴ−Ａ及び’Ｉ’−Ｂ、出カ増幅器
（２２Ａ ）及び（２２Ｂ）に供給する出方サンプリン
グ・クロック・ノ４ルスＳ／Ｈ−Ａ及びＳ／Ｈ−Ｂにょ
シ制御する。増幅器（２２Ａ）及び（２２Ｂ）からの出
方信号は、差動増幅器（２４に供給する。この増幅器Ｑ
４の同相抑圧比は、良好なことが望ましい。５３１８型
ＩＣの如きＡＤＣ＠は、変換開始信号ＳＣに応じて増幅
器ｃ！４からの出力アナログ信号をデジタル信号に変換
し、このデジタル信号をデシタル・メモリ（至）に記憶
させる。メモリ（至）に記憶された信号をデジタル・ア
ナログ変換器（ＤＡＣ）０３によりアナログ信号に変換
し、必要に応じて表示器（ロ）Ｋ表示させる。増幅器０
４からの出力信号の一部は、トリが回路（至）に供給す
る。このトリが回路（慢の出力信号に応じて、時間制御
回路嗜は、高速入力制御信号ＦＩ及び変換開始信号ＳＣ
を発生すると共に相補的り胃ツク・）母ルスＣＬＫ及び
Ｃ下の周波数を変化させる。時間制御回路（至）からの
信号ＦＩ、ＣＬＫ及びＣＬＫに応じて、クロック発生器
（４１は、上述の入力サンプリング・クロック・）母ル
ス８−Ａ及びＳ−Ｂ、転送りロック・パルスＴ−Ａ及び
Ｔ−Ｂ 、出力サンプリング−クロック・パルスＳ／Ｈ
−Ａ及びＳ／Ｈ−Ｂを発生する。
第２図は、クロック発生器１４Ｇの回路図である。
クロック発生器（４１は、１対の入力サンプリング・ク
ロック発生部（４２−Ａ）及び（４２−Ｂ） 、１対の
転送／出力サンプリング・クロック発生部（４４−Ａ）
及び（４４−Ｂ） 、並びに付加的なロジック回路から
構成されている。次に、第３図のタイミング波形図を参
照してクロック発生器（４Ｇを詳細に説明する。入力サ
ンプリング・クロック発生部（４２−Ａ）において、バ
ッファ（４１１は時間制御回路（至）からのクロック信
号ＣＬＫを受ける。バッファｆ４１からの非反転出力信
号Ａはオア（ノア）ｅ−１（４８に直接供給し、反転出
力信号は遅延回路１！ｉＩによシ約６ナノ秒だけ遅延さ
せる。この遅延回路！５１は、抵抗器、２個のインダク
タ及び２個のコンデンサから構成されておシ、遅延した
信号Ｂをオア・ｅ−）（４９に供給する。オア・ｒ −
） （４檜からの非反転及び反転出力信号をバッファり
の反転及び非反転入力端子にそれぞれ供給すると、この
）々ソファ５りはクロック・パルスＣＬＫの立下がり縁
に同期して立上がる６ナノ秒の／ＩＰルス幅の出力パル
スＣを発生する。インノ９−タとしてのナンド・ｒ−ト
ロ４を介して、この出カッ譬ルスＣを相補的増幅器（ト
）Ｋ転送し、ノ平ルスＣに同期すると共にノ臂ルス幅が
６ナノ秒の入力サンプリング信号Ｓ−Ａを発生する。入
力サンプリング・クロック発生部（４２−Ｂ ）の構成
は、発生部（４２−Ａ）の構成と同じであるから詳細な
説明は省略する。しかし、クロック・パルスＣＬＫＫ対
し２分の１サイクルだけ位相のずれたクロック・ノ４ル
スＣＬＫを発生部（４２−Ｂ）に供給するので、クロッ
クリぐルスＳ−ＢハｏｅルスＳ−Ａよりも２分の１サイ
クルだけシフトしている。
ロック発生部（４２−Ａ）及び（４２−Ｂ） 、１対の
転送／出力サンプリング・クロック発生部（４４−Ａ）
及び（４４−Ｂ） 、並びに付加的なロジック回路から
構成されている。次に、第３図のタイミング波形図を参
照してクロック発生器（４Ｇを詳細に説明する。入力サ
ンプリング・クロック発生部（４２−Ａ）において、バ
ッファ（４１１は時間制御回路（至）からのクロック信
号ＣＬＫを受ける。バッファｆ４１からの非反転出力信
号Ａはオア（ノア）ｅ−１（４８に直接供給し、反転出
力信号は遅延回路１！ｉＩによシ約６ナノ秒だけ遅延さ
せる。この遅延回路！５１は、抵抗器、２個のインダク
タ及び２個のコンデンサから構成されておシ、遅延した
信号Ｂをオア・ｅ−）（４９に供給する。オア・ｒ −
） （４檜からの非反転及び反転出力信号をバッファり
の反転及び非反転入力端子にそれぞれ供給すると、この
）々ソファ５りはクロック・パルスＣＬＫの立下がり縁
に同期して立上がる６ナノ秒の／ＩＰルス幅の出力パル
スＣを発生する。インノ９−タとしてのナンド・ｒ−ト
ロ４を介して、この出カッ譬ルスＣを相補的増幅器（ト
）Ｋ転送し、ノ平ルスＣに同期すると共にノ臂ルス幅が
６ナノ秒の入力サンプリング信号Ｓ−Ａを発生する。入
力サンプリング・クロック発生部（４２−Ｂ ）の構成
は、発生部（４２−Ａ）の構成と同じであるから詳細な
説明は省略する。しかし、クロック・パルスＣＬＫＫ対
し２分の１サイクルだけ位相のずれたクロック・ノ４ル
スＣＬＫを発生部（４２−Ｂ）に供給するので、クロッ
クリぐルスＳ−ＢハｏｅルスＳ−Ａよりも２分の１サイ
クルだけシフトしている。
ノア・ｅ−ト（至）を介して、高速入力制御パルスＦＩ
をノア・ダート−に供給する。これらのｆ−）槌及び句
はインバータとして作用する。なお、とのパルスＦ工は
、高速入力モードにおいて「高」であり、低速出力モー
ドにおいて「低」である。ｔ４ルスＦ’Ｉのロジック・
レベルによシ、クロックＯパルスＣＬＫ及びＣＬＫの周
波数を制御する。すなわち、第３図に示す如く、ノ母ル
スＰＩが「高」のときのクロック・パルス周波数は、・
パルスＦＩが「低」のときの周波数よりも高い（図の例
では２倍）。
をノア・ダート−に供給する。これらのｆ−）槌及び句
はインバータとして作用する。なお、とのパルスＦ工は
、高速入力モードにおいて「高」であり、低速出力モー
ドにおいて「低」である。ｔ４ルスＦ’Ｉのロジック・
レベルによシ、クロックＯパルスＣＬＫ及びＣＬＫの周
波数を制御する。すなわち、第３図に示す如く、ノ母ル
スＰＩが「高」のときのクロック・パルス周波数は、・
パルスＦＩが「低」のときの周波数よりも高い（図の例
では２倍）。
インバーター及び６３４）は、クロック・パルスＣＬＫ
及びＣＬＫをそれぞれ反転する。転送／出力サンプリ
ング・クロック発生部（４４−Ａ）において、ナンド・
ダート（（至）に、ノア・ゲート−及びインバータ報の
出力パルスすなわちパルスｌｌ’Ｉ及び反転したクロッ
ク・ノＪ？ルスＣＬＫを印加し、このｒ−ト（６１１９
の出力パルスを遅延回路−により約１０ナノ秒だけ遅延
させる。この遅延回路−は抵抗器及びコンデンサから構
成されておシ、遅延されたパルスＤを発生する。
及びＣＬＫをそれぞれ反転する。転送／出力サンプリ
ング・クロック発生部（４４−Ａ）において、ナンド・
ダート（（至）に、ノア・ゲート−及びインバータ報の
出力パルスすなわちパルスｌｌ’Ｉ及び反転したクロッ
ク・ノＪ？ルスＣＬＫを印加し、このｒ−ト（６１１９
の出力パルスを遅延回路−により約１０ナノ秒だけ遅延
させる。この遅延回路−は抵抗器及びコンデンサから構
成されておシ、遅延されたパルスＤを発生する。
なお、）母ルスＦＩが「低」のとき、？−）（６Ｉから
の「低」レベルがｆ−）（至）を閉じるので、パルスＤ
が「高」になることに注意されたい。ナンド・ｒ−ト翰
に、ノア・ｆ −） ｆ５１からの出力レベル及びイン
・々−タ（６３からの出力パルスＨを印加し、とのｒ−
ト′（７呻からの出力・母ルスな遅延回路σりによシ約
３５ナノ秒だけ遅延させる。この遅延回路ｆｆ３は抵抗
器及びコンデンサから構成されておシ、遅延されたパル
スＥを発生する。パルスＦＩが「高」のとき、ｒ−）（
至）からの「低」レベルがｒ−）１７０を閉じるので、
パルスＥは「高」となることに注意されたい。ナンド・
ｆ−）σ荀はノ４ルスＤ及びＥを受け、その出力／？パ
ルスをナンド・ｒ−）σｅＫ２つの信号路を介して、す
なわち直接的に及び遅延回路σ樟を介して、供給する。
の「低」レベルがｆ−）（至）を閉じるので、パルスＤ
が「高」になることに注意されたい。ナンド・ｒ−ト翰
に、ノア・ｆ −） ｆ５１からの出力レベル及びイン
・々−タ（６３からの出力パルスＨを印加し、とのｒ−
ト′（７呻からの出力・母ルスな遅延回路σりによシ約
３５ナノ秒だけ遅延させる。この遅延回路ｆｆ３は抵抗
器及びコンデンサから構成されておシ、遅延されたパル
スＥを発生する。パルスＦＩが「高」のとき、ｒ−）（
至）からの「低」レベルがｒ−）１７０を閉じるので、
パルスＥは「高」となることに注意されたい。ナンド・
ｆ−）σ荀はノ４ルスＤ及びＥを受け、その出力／？パ
ルスをナンド・ｒ−）σｅＫ２つの信号路を介して、す
なわち直接的に及び遅延回路σ樟を介して、供給する。
ナンド・ｆｆ −） （７１の出力ノクルスは、ナンド
・ダートσ４の出力パルスＦを遅延回路（７υの出力・
ぐルスＧによシ多少変調したものであシ、これを相補的
増幅器■に供給する。この増幅器■は、入カサングリン
グ・パルスＳ−ＡよＣも遅れた転送りロック・パルスＴ
−Ａを発生する。ナンド・ｆ−）侶邊はパルスＤ、Ｅ及
びＨを受け、相補的増幅器（ロ）は、このｒ−ト（ハ）
の出力、４１ルスを受けて出力サンプリング・クロック
・パルスＳ／Ｈ−Ａを発生する。遅延回路（財）及びｇ
３０作用により、・母ルスＳ／Ｈ−Ａのノ臂ルス幅は、
パルスＦＩが「高」及び「低」のときそれぞれ約１０ナ
ノ秒及び３５ナノ秒である。転送／出力サンプリング・
クロック発生部（４４−Ｂ）の構成は、発生部（４４−
Ａ）と同一なので説明を省略する。なお、発生部（４４
−Ｂ）はイン・々−タ＠荀の出力・母ルスを受けるので
、転送りロック・パルスＴ−Ｂ及び出力サンプリング・
パルスＳ２どＩ（−Ｂは、それぞれパルスＴ−Ａ及びＳ
／Ｈ−Ａよりも２分の１サイクルだけシフトしている。
・ダートσ４の出力パルスＦを遅延回路（７υの出力・
ぐルスＧによシ多少変調したものであシ、これを相補的
増幅器■に供給する。この増幅器■は、入カサングリン
グ・パルスＳ−ＡよＣも遅れた転送りロック・パルスＴ
−Ａを発生する。ナンド・ｆ−）侶邊はパルスＤ、Ｅ及
びＨを受け、相補的増幅器（ロ）は、このｒ−ト（ハ）
の出力、４１ルスを受けて出力サンプリング・クロック
・パルスＳ／Ｈ−Ａを発生する。遅延回路（財）及びｇ
３０作用により、・母ルスＳ／Ｈ−Ａのノ臂ルス幅は、
パルスＦＩが「高」及び「低」のときそれぞれ約１０ナ
ノ秒及び３５ナノ秒である。転送／出力サンプリング・
クロック発生部（４４−Ｂ）の構成は、発生部（４４−
Ａ）と同一なので説明を省略する。なお、発生部（４４
−Ｂ）はイン・々−タ＠荀の出力・母ルスを受けるので
、転送りロック・パルスＴ−Ｂ及び出力サンプリング・
パルスＳ２どＩ（−Ｂは、それぞれパルスＴ−Ａ及びＳ
／Ｈ−Ａよりも２分の１サイクルだけシフトしている。
これらのパルスＳ、Ｔ及び８／Ｈの位相関係は、デュア
ルＣＯＤ装置ａｅの特性に依存している。この実施例に
おいては、高速入力モードの場合、入カサングリング及
ヒ出力サンプリング・）母ルスハクロツク・パルスの前
縁（立上がり縁）で発生する。転送りロック・パルスは
、出力サンプリング・Ｉ？パルス後縁（立下がシ縁）よ
シも１０ナノ秒だけ遅れる。低速出力モードにおいて、
入力サンプリング及び出力サンプリング・ノヤルスはク
ロック・パルスの前縁で発生し、転送りロック・１４ル
スは出力サンプリング・・母ルスの後縁よりも３５ナノ
秒だけ遅れて発生する。
ルＣＯＤ装置ａｅの特性に依存している。この実施例に
おいては、高速入力モードの場合、入カサングリング及
ヒ出力サンプリング・）母ルスハクロツク・パルスの前
縁（立上がり縁）で発生する。転送りロック・パルスは
、出力サンプリング・Ｉ？パルス後縁（立下がシ縁）よ
シも１０ナノ秒だけ遅れる。低速出力モードにおいて、
入力サンプリング及び出力サンプリング・ノヤルスはク
ロック・パルスの前縁で発生し、転送りロック・１４ル
スは出力サンプリング・・母ルスの後縁よりも３５ナノ
秒だけ遅れて発生する。
再び、第１図に戻シ、第４図を参照して本発明の詳細な
説明する。減衰器（１３は、入力波形例えば三角波を適
当な増幅に減衰し、増幅器０４は、この減衰した波形を
第４図に示す如くブツシュ・ゾル信号工及びＪに変換す
る。高速入力モードにおいて、入力サンｆ ＩＪング・
クロック・パルス５−Ａ７５１「高」に、すなわちクロ
ック・）ｆルスＣＬＫがｒＬＩになると、電荷注入ポー
） （１８Ａ）が波形工をサンダルする。同様に、入力
サンプリング・クロック・パルス８−Ｂが「高」に、す
なわちクロック・パルスｅＬＫが「高」になると、電荷
注入ポー） （４ｇａ）が波形Ｊをサンダルする。第４
図において、波形Ｉ及びＪの黒丸はサンダル点を示す。
説明する。減衰器（１３は、入力波形例えば三角波を適
当な増幅に減衰し、増幅器０４は、この減衰した波形を
第４図に示す如くブツシュ・ゾル信号工及びＪに変換す
る。高速入力モードにおいて、入力サンｆ ＩＪング・
クロック・パルス５−Ａ７５１「高」に、すなわちクロ
ック・）ｆルスＣＬＫがｒＬＩになると、電荷注入ポー
） （１８Ａ）が波形工をサンダルする。同様に、入力
サンプリング・クロック・パルス８−Ｂが「高」に、す
なわちクロック・パルスｅＬＫが「高」になると、電荷
注入ポー） （４ｇａ）が波形Ｊをサンダルする。第４
図において、波形Ｉ及びＪの黒丸はサンダル点を示す。
電荷注入ポート（１８Ａ）及び（１８Ｂ）は、サンダル
した電圧を電荷Ｋ及びＬに変換する。波形Ｊのサンダル
点が波形■のサンプル点よりも２分の１クロツク・サイ
クルだけシフトしている点に、注意されたい。次の転送
りロック・パルスＴ−Ａ及びＴ−Ｈにおいて、これら転
送りロック・パルスが電荷をアナログ・シフト・レジス
タ（２０Ａ）及び（２０Ｂ）にシフトする。
した電圧を電荷Ｋ及びＬに変換する。波形Ｊのサンダル
点が波形■のサンプル点よりも２分の１クロツク・サイ
クルだけシフトしている点に、注意されたい。次の転送
りロック・パルスＴ−Ａ及びＴ−Ｈにおいて、これら転
送りロック・パルスが電荷をアナログ・シフト・レジス
タ（２０Ａ）及び（２０Ｂ）にシフトする。
これらシフト・レジスタの各々は、例えば４５５個のセ
ルを有する。連続したクロック・サイクルにおいて、転
送りロック・・ぐルスは、電荷が第４５５番目のセルに
達するまで電荷をセルからセルに次々に転送する。第４
５５番目のセルに達した電荷は、転送りロック・パルス
Ｔ−Ａ及びＴ−Ｂが印加されるとアナログ・シフト・レ
ジスタ（２０Ａ）及び（２０Ｂ）から出力する（こぼれ
る）。最高クロック・パルス周波数は、ｆユアルＣＣＤ
装置（＋１１９の特性により決定する。
ルを有する。連続したクロック・サイクルにおいて、転
送りロック・・ぐルスは、電荷が第４５５番目のセルに
達するまで電荷をセルからセルに次々に転送する。第４
５５番目のセルに達した電荷は、転送りロック・パルス
Ｔ−Ａ及びＴ−Ｂが印加されるとアナログ・シフト・レ
ジスタ（２０Ａ）及び（２０Ｂ）から出力する（こぼれ
る）。最高クロック・パルス周波数は、ｆユアルＣＣＤ
装置（＋１１９の特性により決定する。
トリが回路（３６）が増幅器（１荀の出力波形からトリ
ガ点を検出すると、この回路（慢は、トリが・〕’？ル
スを発生してこれを時間制御回路（至）に供給する。ト
リが・パルス発生後所定期間が経過すると、時間制御回
路（至）は高速入力モードから低速出力モードになる。
ガ点を検出すると、この回路（慢は、トリが・〕’？ル
スを発生してこれを時間制御回路（至）に供給する。ト
リが・パルス発生後所定期間が経過すると、時間制御回
路（至）は高速入力モードから低速出力モードになる。
すなわち、高速入力制御パルスＦＩが「低」となり、ク
ロック・パルスＣＬＫ及びＣＬＫの周波数が高速入力モ
ード時よりも低くなる。低速出力モードが開始すると、
転送りロック・１４’ルス’Ｉ”−Ａ及びＴ−Ｂがアナ
ログ・シフト・レジスタ（２ＯＡ） 及び（２０Ｂ）の
各セルの電荷を順次転送すると共に、出力サンプリング
・クロック・／臂ルスＳ／Ｈ−Ａ及びＳ／Ｈ−Ｂは、ア
ナログ・シフト・レジスタ（２０Ａ）及び（２０Ｂ）の
第４５５番目のセルの電荷を出力増幅器（２２Ａ ）及
び（２２Ｂ）にそれぞれシフトする。これらの増幅器（
２２Ａ）及び（２２Ｂ）は、これらの電荷を電圧に′及
びＬ′に変換して差動増幅器０４に供給する。
ロック・パルスＣＬＫ及びＣＬＫの周波数が高速入力モ
ード時よりも低くなる。低速出力モードが開始すると、
転送りロック・１４’ルス’Ｉ”−Ａ及びＴ−Ｂがアナ
ログ・シフト・レジスタ（２ＯＡ） 及び（２０Ｂ）の
各セルの電荷を順次転送すると共に、出力サンプリング
・クロック・／臂ルスＳ／Ｈ−Ａ及びＳ／Ｈ−Ｂは、ア
ナログ・シフト・レジスタ（２０Ａ）及び（２０Ｂ）の
第４５５番目のセルの電荷を出力増幅器（２２Ａ ）及
び（２２Ｂ）にそれぞれシフトする。これらの増幅器（
２２Ａ）及び（２２Ｂ）は、これらの電荷を電圧に′及
びＬ′に変換して差動増幅器０４に供給する。
電圧に′及びＬ′の波形はそれぞれ電荷波形Ｋ及びＬに
類似しており、これらの電圧は更新されるまで保持され
る。したがって、増幅器（２２Ａ）及び（２２Ｂ）は最
新の出力電圧を常に発生している。デュアルＣＣＤ装置
（ＩＱの出力端に発生した電圧は、２個の異なるサンプ
リング・クロック・）母ルスの縁でサンプルされたもの
である。すなわち、チャンネル人（ブロック（１８Ａ）
、 （２０Ａ）及び（２２Ａ）によシ構成される。）
が増幅器（１４）のマイナス（−）側の出力信号をサン
プルする時点と、チャンネルＢ（ブロック（１８Ｂ）
、 （２０Ｂ）及び（２２Ｂ）によシ構成される。）が
プラス（＋）側の出力信号をサンダルする時点との間に
は、２分の１クロツク・サイクルの差がある。増幅器（
至）の出力波形Ｍは、常にデュアルＣＣＤ装置（Ｉｅの
２チヤンネルの最新出力電圧の和である。
類似しており、これらの電圧は更新されるまで保持され
る。したがって、増幅器（２２Ａ）及び（２２Ｂ）は最
新の出力電圧を常に発生している。デュアルＣＣＤ装置
（ＩＱの出力端に発生した電圧は、２個の異なるサンプ
リング・クロック・）母ルスの縁でサンプルされたもの
である。すなわち、チャンネル人（ブロック（１８Ａ）
、 （２０Ａ）及び（２２Ａ）によシ構成される。）
が増幅器（１４）のマイナス（−）側の出力信号をサン
プルする時点と、チャンネルＢ（ブロック（１８Ｂ）
、 （２０Ｂ）及び（２２Ｂ）によシ構成される。）が
プラス（＋）側の出力信号をサンダルする時点との間に
は、２分の１クロツク・サイクルの差がある。増幅器（
至）の出力波形Ｍは、常にデュアルＣＣＤ装置（Ｉｅの
２チヤンネルの最新出力電圧の和である。
一方のチャンネルのエラー出力は、すべてのサンプルに
生じそのｔま出力信号に現われる。しかし、他方のチャ
ンネルのエラー出力も、同様にすべてのサンノルに生じ
そのまま出力信号に現われる。
生じそのｔま出力信号に現われる。しかし、他方のチャ
ンネルのエラー出力も、同様にすべてのサンノルに生じ
そのまま出力信号に現われる。
そして、これら出力信号は上述の如く常に差動増幅器Ｃ
２４）に加わっているので、クロックに関連したノイズ
（サンダルに生じたエラー出力）は、上述の如く差動的
に加算されて相殺されるので、出力信号に現われること
はない。なお、信号成分は、グツシュ・ゾルのため差動
的に加算されてモ相殺されない。更に、デュアルＣＣＤ
装置Ｏｅの２つの出力電圧を差動的に結合することによ
り、とのＣＣＤ装置αｅの２チヤンネルに発生した暗電
流を相殺する。ＣＣＤ装置（１ｅの２チヤンネルをＩＣ
の同一のチップ上に設ければ、暗電流は一致するのでこ
の相殺動作は理想的になる。一方、増幅器−からの波形
Ｍのサンプル周期は、ＣＣＤ装置装置１９の各チャンネ
ルのサンプリング周期の２分の１となる。
２４）に加わっているので、クロックに関連したノイズ
（サンダルに生じたエラー出力）は、上述の如く差動的
に加算されて相殺されるので、出力信号に現われること
はない。なお、信号成分は、グツシュ・ゾルのため差動
的に加算されてモ相殺されない。更に、デュアルＣＣＤ
装置Ｏｅの２つの出力電圧を差動的に結合することによ
り、とのＣＣＤ装置αｅの２チヤンネルに発生した暗電
流を相殺する。ＣＣＤ装置（１ｅの２チヤンネルをＩＣ
の同一のチップ上に設ければ、暗電流は一致するのでこ
の相殺動作は理想的になる。一方、増幅器−からの波形
Ｍのサンプル周期は、ＣＣＤ装置装置１９の各チャンネ
ルのサンプリング周期の２分の１となる。
低速出力モードにおいて、時間制御回路（ト）が変換開
始信号ＳＣをＡＤＣ＠に供給すると、ＡＤＣ＠は波形Ｍ
をデジタル信号に変換し、メモリ（至）がこれを記憶す
る。ＣＯＤ装置Ｑｌのクロック周波数は低速出力モード
においては低いので、ＡＤＣ＠は安価な低速ＡＤＣでよ
い。よって、第１図に示すシステムは、高速アナログ信
号を低速ＡＤＣ＠によりデジタル化できる。メモリ（至
）のデシタル出力信号はＤＡＣＯ３によりアナログ信号
に変換し、表示器（財）によシ表示する。
始信号ＳＣをＡＤＣ＠に供給すると、ＡＤＣ＠は波形Ｍ
をデジタル信号に変換し、メモリ（至）がこれを記憶す
る。ＣＯＤ装置Ｑｌのクロック周波数は低速出力モード
においては低いので、ＡＤＣ＠は安価な低速ＡＤＣでよ
い。よって、第１図に示すシステムは、高速アナログ信
号を低速ＡＤＣ＠によりデジタル化できる。メモリ（至
）のデシタル出力信号はＤＡＣＯ３によりアナログ信号
に変換し、表示器（財）によシ表示する。
以上、本発明の好適な一実施例を説明したが、当業者に
は本発明の要旨を記載した特許請求の範囲内において種
々の変形・変更をしうろことが理解できるであろう。例
えば、電荷転送素子はＣＣＤの代わシにＢＢＤを使用し
てもよく、同一チッグ上に設けた２チヤンネルＣＣＤ装
置のＩＣの代わりに、１チヤンネルＣＯＤ装置のＩＣで
あっても２個のＩＣの特性が互いにほぼ等しければ、１
チヤンネルＣＯＤ装置のＩＣを２個用いてもよい。また
、他のｆユアルＣＣＤ装置、パラフェーズ増幅器及び差
動増幅器を更に第１図の実施例に付加してもよい。この
場合、付加した・ぐラフニーズ増幅器に増幅器Ｑ４と同
じ入力信号を供給し、付加したＣＣＤ装置に供給する入
力及び出力サンプリング・クロック・パルス並びに転送
りロック・パルスの位相をＣＣＤ装置（ＩＩに供給する
ノルスと９０度ずらし、付加した差動増幅器の出力信号
を増幅器（２勾の出力信号と加算する。
は本発明の要旨を記載した特許請求の範囲内において種
々の変形・変更をしうろことが理解できるであろう。例
えば、電荷転送素子はＣＣＤの代わシにＢＢＤを使用し
てもよく、同一チッグ上に設けた２チヤンネルＣＣＤ装
置のＩＣの代わりに、１チヤンネルＣＯＤ装置のＩＣで
あっても２個のＩＣの特性が互いにほぼ等しければ、１
チヤンネルＣＯＤ装置のＩＣを２個用いてもよい。また
、他のｆユアルＣＣＤ装置、パラフェーズ増幅器及び差
動増幅器を更に第１図の実施例に付加してもよい。この
場合、付加した・ぐラフニーズ増幅器に増幅器Ｑ４と同
じ入力信号を供給し、付加したＣＣＤ装置に供給する入
力及び出力サンプリング・クロック・パルス並びに転送
りロック・パルスの位相をＣＣＤ装置（ＩＩに供給する
ノルスと９０度ずらし、付加した差動増幅器の出力信号
を増幅器（２勾の出力信号と加算する。
なお、この場合、増幅器（１４が充分な出力信号を発生
するならば、パラフェーズ増幅器を付加する必要はない
。このようにすれば、サンプリング周波数を４倍にする
こともできる。
するならば、パラフェーズ増幅器を付加する必要はない
。このようにすれば、サンプリング周波数を４倍にする
こともできる。
上述の如く、本発明は、入力信号をメツシュ・プル信号
に変換し、１対の電荷転送素子によりグツシュ・プル入
力信号を交互にサンダルし、これら素子の出力信号を差
動増幅器に供給しているので、暗電流を相殺できるばか
シでなく、サングル周期を２分の１又はそれ以上（すな
わち、す／ｆリング周波数を２又はその複数倍）にでき
、したがって２又はその複数倍のサンプル点を得ること
ができ、且つクロックに関連したノイズを除去すること
ができる。
に変換し、１対の電荷転送素子によりグツシュ・プル入
力信号を交互にサンダルし、これら素子の出力信号を差
動増幅器に供給しているので、暗電流を相殺できるばか
シでなく、サングル周期を２分の１又はそれ以上（すな
わち、す／ｆリング周波数を２又はその複数倍）にでき
、したがって２又はその複数倍のサンプル点を得ること
ができ、且つクロックに関連したノイズを除去すること
ができる。
第１図は本発明の実施例を使用したデシタル・オシロス
コーグのブロック図、第２図は第１図のクロック発生器
の回路図、第３図は第２図の動作を説明する波形図、第
４図は第１図の動作を説明する波形図である。 （２０Ａ）・・・第１の電荷転送素子、（２０Ｂ）・・
・第２の電荷転送素子、（ロ）・・・差動増幅器、（４
Ｇ・・・クロック発生器、ＣＬＫ、ＣＬＫ・・・第１及
び第２クロツク信号。 Ｆ工 ５至ｂ−
コーグのブロック図、第２図は第１図のクロック発生器
の回路図、第３図は第２図の動作を説明する波形図、第
４図は第１図の動作を説明する波形図である。 （２０Ａ）・・・第１の電荷転送素子、（２０Ｂ）・・
・第２の電荷転送素子、（ロ）・・・差動増幅器、（４
Ｇ・・・クロック発生器、ＣＬＫ、ＣＬＫ・・・第１及
び第２クロツク信号。 Ｆ工 ５至ｂ−
Claims (1)
- ブツシュ・ゾル信号を受ける第１及び第２電荷転送素子
と、互いに２分の１サイクルだけ位相が異なる第１及び
第２クロツク信号を上記第１及び第２電荷転送素子に供
給するクロック発生器と、上記第１及び第２電荷転送素
子の出力信号を受ける差動増幅器とを具えた電荷転送素
子を有する信号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US434976 | 1982-10-18 | ||
| US06/434,976 US4527117A (en) | 1982-10-18 | 1982-10-18 | Signal processing system employing charge transfer devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994299A true JPS5994299A (ja) | 1984-05-30 |
| JPS6314439B2 JPS6314439B2 (ja) | 1988-03-30 |
Family
ID=23726481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195134A Granted JPS5994299A (ja) | 1982-10-18 | 1983-10-18 | 電荷転送素子を有する信号処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4527117A (ja) |
| JP (1) | JPS5994299A (ja) |
| DE (1) | DE3333989C2 (ja) |
| FR (1) | FR2534729B1 (ja) |
| GB (1) | GB2128433B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100649086B1 (ko) * | 1998-06-08 | 2006-11-24 | 텍트로닉스 인코포레이티드 | 교류라인에서 트리거 신호를 유도하기 위한 장치 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197867A (ja) * | 1983-04-26 | 1984-11-09 | Shin Kobe Electric Mach Co Ltd | オシロスコ−プ |
| US4623837A (en) | 1985-06-14 | 1986-11-18 | Discovision Associates | Audio/video quality monitoring system |
| DE3881071T2 (de) * | 1987-02-17 | 1993-10-07 | Electronic Decisions Inc | Komplementäre akustische Ladungstransportanordnung und Verfahren. |
| US4808936A (en) * | 1988-03-25 | 1989-02-28 | Tektronix, Inc. | Continuously variable clock delay circuit |
| US5119224A (en) * | 1989-12-14 | 1992-06-02 | Fiber Options Corporation | Apparatus and method for fiber optics communication with dark current correction |
| US5235270A (en) * | 1990-03-19 | 1993-08-10 | Yokogawa Electric Corporation | Waveform measuring device |
| US5235269A (en) * | 1990-03-19 | 1993-08-10 | Yokogawa Electric Corporation | Waveform measuring device |
| DE4030512A1 (de) * | 1990-09-27 | 1992-04-02 | Basf Ag | Verfahren zur herstellung von abs-formmassen |
| FR2670064A1 (fr) * | 1990-11-30 | 1992-06-05 | Philips Electronique Lab | Circuit d'acquisition et appareil de restitution de formes d'ondes. |
| US9531341B2 (en) | 2011-08-30 | 2016-12-27 | Keysight Technoloiges, Inc. | Method and apparatus for converting single-ended signals into differential signals |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128445A (ja) * | 1974-09-03 | 1976-03-10 | Fujitsu Ltd | Teizatsuondenkatensososhi |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3816815A (en) * | 1971-07-06 | 1974-06-11 | Nicolet Instrument Corp | Digital oscilloscope and method of storing and displaying waveforms |
| US3819953A (en) * | 1972-11-22 | 1974-06-25 | Gen Electric | Differential bucket-brigade circuit |
-
1982
- 1982-10-18 US US06/434,976 patent/US4527117A/en not_active Expired - Lifetime
-
1983
- 1983-09-20 DE DE3333989A patent/DE3333989C2/de not_active Expired
- 1983-09-23 GB GB08325487A patent/GB2128433B/en not_active Expired
- 1983-10-18 JP JP58195134A patent/JPS5994299A/ja active Granted
- 1983-10-18 FR FR8316563A patent/FR2534729B1/fr not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128445A (ja) * | 1974-09-03 | 1976-03-10 | Fujitsu Ltd | Teizatsuondenkatensososhi |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100649086B1 (ko) * | 1998-06-08 | 2006-11-24 | 텍트로닉스 인코포레이티드 | 교류라인에서 트리거 신호를 유도하기 위한 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2534729A1 (fr) | 1984-04-20 |
| FR2534729B1 (fr) | 1988-08-26 |
| GB2128433B (en) | 1986-02-12 |
| DE3333989A1 (de) | 1984-04-19 |
| DE3333989C2 (de) | 1986-05-22 |
| GB2128433A (en) | 1984-04-26 |
| US4527117A (en) | 1985-07-02 |
| GB8325487D0 (en) | 1983-10-26 |
| JPS6314439B2 (ja) | 1988-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4947171A (en) | Circuit arrangement for averaging signals during pulse-density D/A or A/D conversion | |
| JPH10229378A (ja) | マッチドフィルタ | |
| JPS5994299A (ja) | 電荷転送素子を有する信号処理装置 | |
| US6252441B1 (en) | Synchronous data sampling circuit | |
| CN101133556A (zh) | 具有缩放参考电压的开关电容器电路 | |
| US6313780B1 (en) | Analogue to digital converter | |
| KR910005584A (ko) | 디지탈 신호처리회로와 아나로그 신호처리 회로를 갖는 원칩 반도체 집적회로장치 | |
| JPH0661812A (ja) | デイジタル処理装置 | |
| JP2000174572A (ja) | 電圧増幅器 | |
| US6946986B2 (en) | Differential sampling circuit for generating a differential input signal DC offset | |
| JPS62128620A (ja) | デジタル−アナログ変換器のサンプラ・スイツチ | |
| JPS6150540B2 (ja) | ||
| JPS59229779A (ja) | 直・並・直形集積メモリ回路 | |
| JP3986214B2 (ja) | レシーバ回路 | |
| JPH05191238A (ja) | Ｐｗｍ回路 | |
| US5418533A (en) | Method and circuit for conditioning a signal for use in systems having analog-to-digital converter circuits | |
| Athreya et al. | Clock synchronous reset and skew calibration of 65gs/s adcs in a multi-lane coherent receiver | |
| Sin et al. | A generalized timing-skew-free, multi-phase clock generation platform for parallel sampled-data systems | |
| JP2764808B2 (ja) | ｃｃｄデータをデジタル化する方法及び装置 | |
| JPH08214193A (ja) | 接地駆動遅延線相関器 | |
| JP3865234B2 (ja) | Ｎｒｚ／ｒｚ変換回路 | |
| JPH01103016A (ja) | 電圧比較半導体集積回路 | |
| JPH08212784A (ja) | 多ポートメモリ装置 | |
| KR19990031077A (ko) | 전하 결합 소자를 위한 클럭 발생 회로 | |
| JPH04133521A (ja) | デジタル／アナログ変換器 |